DE102007006567B3 - Resistive memory cell for use in a memory component, comprises resistive memory element with two resistive conditions, where selection unit is provided with interconnected and disconnected condition - Google Patents

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Abstract

The resistive memory cell comprises a resistive memory element (11) with two resistive conditions. A selection unit is provided with an interconnected and a disconnected condition. A conductor (1) is connected with a connection (102) of the selection unit. A current is applied on the conductor for determining the resistive condition of the resistive memory element by the selection unit in the interconnected condition. An independent claim is also included for a method for operating an integrated circuit with a resistive memory cell.

Description

Die vorliegende Erfindung betrifft eine resistive Speicherzelle und einen Speicherbaustein mit einer resitiven Speicherzelle. Die Erfindung betrifft außerdem ein Verfahren zum Betreiben einer integrierten Schaltung mit einer resistiven Speicherzelle.The The present invention relates to a resistive memory cell and a memory module with a resitive memory cell. The invention also concerns a method for operating an integrated circuit with a resistive memory cell.

Die Anforderungen an hochintegrierte elektronische Schaltungen wachsen stetig. Um den wirtschaftlichen Erfolg moderner elektronischer Schaltungen sicherzustellen, wie z. B. elektronischer Datenspeicher, programmierbarer Logikmodule oder Mikroprozessoren, konzentriert sich die fortlaufende Entwicklung hauptsächlich auf die Strukturdichte, die Geschwindigkeit und auf eine Verbesserung des Energieverbrauchs.The Requirements for highly integrated electronic circuits grow steadily. To the economic success of modern electronic circuits to ensure such B. electronic data storage, programmable Logic modules or microprocessors, the continuous development focuses mainly on structure density, speed and improvement of energy consumption.

Letzteres, nämlich die Verbesserung des Energieverbrauchs, wird seit der Verbreitung mobiler handbetriebener Anwendungen leistungsstarker integrierter Schaltungen immer wichtiger. Bei solchen mobilen Anwendungen ist die zur Verfügung stehende Energiemenge in der Regel begrenzt, und eine Optimierung des Energieverbrauchs ist häufig erforderlich. Darüber hinaus kann auch für stationäre Anwendungen eine Verringerung des Energieverbrauchs notwendig sein, da die Anwendung Umweltbestimmungen gerecht werden muss oder die Anwendung selbst Begrenzungen mit sich bringt, beispielsweise aufgrund einer begrenzten Wärmemenge, die auf sichere Weise von dem entsprechenden elektronischen Schaltkreis in die Umgebung abgeführt werden kann.The latter, namely The improvement of energy consumption, has been spreading since mobile handheld applications powerful integrated Circuits more important. In such mobile applications is the available standing amount of energy is usually limited, and an optimization Energy consumption is frequent required. About that In addition, also for stationary Applications a reduction in energy consumption will be necessary because the application needs to meet environmental regulations or the Application itself brings limitations, for example, due a limited amount of heat, the safe way from the corresponding electronic circuit discharged into the environment can be.

Während die bereits erwähnten Datenspeicher, Logikbausteine und Mikroprozessoren bereits breite Anwendung in integrierten elektronischen Geräten finden, wird in der Wissenschaft und der industriellen Forschung vor Allem der Entwicklung neuer Konzepte für elektronische Datenspeicherung ein beträchtlicher Aufwand betrieben. Herkömmliche elektronische Datenspeicher, wie z. B. DRAMs (Dynamic Random Access Memory) oder Flash-RAMs, bringen immer noch zu enge Begrenzungen mit sich und sind daher nicht zufriedenstellend. Daher ist die Entwicklung zuverlässiger Alternativen wünschenswert, die beispielsweise kein kontinuierliches Auffrischen oder keine hohen Betriebsspannungen benötigen.While the already mentioned Datastores, logic devices and microprocessors already wide Find application in integrated electronic devices is used in science and industrial research, especially the development of new concepts for electronic Data storage a considerable Effort operated. conventional electronic data storage, such. B. DRAMs (Dynamic Random Access Memory) or flash RAMs, still bring too tight limits with them and are therefore not satisfactory. Therefore, the development reliable Alternatives desirable, for example, no continuous refresh or no need high operating voltages.

Ein bedeutendes Beispiel für einen modernen elektronischen Speicher ist ein elektronischer Datenspeicher mit resistiven Speicherzellen. Diese resistiven Speicherzellen verändern ihren elektrischen Widerstand durch das Anlegen elektrischer Signale, während der elektrische Widerstand bei Abwesenheit von Signalen stabil bleibt. Auf diese Weise kann eine solche Speicherzelle zwei oder mehr logische Zustände durch geeignete Programmierung ihres elektrischen Widerstands speichern. Eine binär codierte Speicherzelle kann beispielsweise einen Informationszustand „0" durch Annehmen eines hochohmigen Zustands, und einen Informationszustand „1" durch Annehmen eines niederohmigen Zustands speichern. Vielversprechende Konzepte für solche resistiven Speicherzellen umfassen MRAM-Speicherzellen, PC-RAM-Speicherzellen und CB-RAM-Speicherzellen.One important example for A modern electronic memory is an electronic data storage with resistive memory cells. These resistive memory cells are changing theirs electrical resistance by applying electrical signals, while the electrical resistance remains stable in the absence of signals. In this way, such a memory cell can be two or more logical conditions by appropriate programming of their electrical resistance. A binary coded Memory cell, for example, an information state "0" by accepting a high resistance state, and an information state "1" by accepting a Save low-impedance state. Promising concepts for such resistive Memory cells include MRAM memory cells, PC RAM memory cells and CB RAM memory cells.

In der praktischen Anwendung eines elektronischen Datenspeichers werden viele Speicherzellen auf einem einzelnen Speicherchip integriert und in der Regel in einem Speicherzellenfeld entlang von Wortleitungen und dazu senkrechten Bitlei tungen angeordnet. Eine einzelne Speicherzelle kann dann durch Aktivieren der entsprechenden Wortleitung und der entsprechenden Bitleitung adressiert werden. Am Kreuzungspunkt der beiden jeweiligen Leitungen wird eine Auswahleinheit, etwa ein Auswahltransistor, in einen leitenden bzw. durchgeschalteten Zustand versetzt, sodass Schreib- oder Lesesignale durch die Speicherzelle zu einer gemeinsamen Referenzelektrode geleitet werden können.In the practical application of an electronic data store many memory cells integrated on a single memory chip and typically in a memory cell array along word lines and perpendicular to Bitlei lines arranged. A single memory cell can then by activating the appropriate word line and the corresponding bit line are addressed. At the intersection of the both respective lines is a selection unit, such as a selection transistor, placed in a conductive state, so that Write or read signals through the memory cell to a common Reference electrode can be passed.

Herkömmliche resistive Speicherzellen können ferner ein Back-Gate des Auswahltransistors aufweisen, um Leckströme zu vermeiden und um den Energieverbrauch der Vorrichtung zu minimieren. Darüber hinaus kann das Potenzial der Adressierungsleitungen in herkömmlichen Speichervorrichtungen oberhalb oder unterhalb eines Massepotentials gezogen werden, um einen bidirektionalen Strom durch die resistive Speicherzelle zu erzielen.conventional Resistive memory cells can also a back gate of the selection transistor to avoid leakage currents and the energy consumption to minimize the device. In addition, the potential may be the addressing lines in conventional memory devices above or below a ground potential to a bidirectional current through the resistive memory cell too achieve.

Aus der DE 10 2004 640 753 A1 ist eine resistive Speicherzelle mit den Merkmalen des Oberbegriffs des Anspruchs 1 und ein Verfahren zum Betreiben einer integrierten Schaltung mit einer solchen resistiven Speicherzelle mit dem Merkmal des Oberbegriffs des Anspruchs 10 bekannt.From the DE 10 2004 640 753 A1 a resistive memory cell having the features of the preamble of claim 1 and a method for operating an integrated circuit with such a resistive memory cell having the feature of the preamble of claim 10 is known.

In der US 6,873,561 B2 ist weiter ein resistiver Speicher beschrieben, bei dem zur Verringerung von Leckageströmen die Substratvorspannung der Treiberschaltungen für die Zellenfeldsignalleitungen den verschiedenen Betriebsarten angepasst wird.In the US 6,873,561 B2 Furthermore, a resistive memory is described in which, in order to reduce leakage currents, the substrate bias voltage of the driver circuits for the cell field signal lines is adapted to the different operating modes.

Es ist daher Aufgabe der vorliegenden Erfindung, den Stromfluss in einer resistiven Speicherzelle zu optimieren, wobei auf einfache Weise wohldefinierte Spannungen und Ströme an ein resistives Speicherelement angelegt werden können bzw. durch ein resistives Speicherelement geleitet werden können.It is therefore an object of the present invention, the current flow in to optimize a resistive memory cell, with simple Give well-defined voltages and currents to a resistive storage element can be created or can be passed through a resistive memory element.

Diese Aufgabe wird durch eine resistive Speicherzelle gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 10 gelöst. Bevorzugten Weiterbildungen sind in den abhängigen Ansprüchen angegeben.These The object is achieved by a resistive memory cell according to claim 1 and a method according to claim 10 solved. Preferred developments are specified in the dependent claims.

Gemäß der vorliegenden Erfindung umfasst eine resistive Speicherzelle ein resistives Speicherelement mit einem ersten Widerstandszustand und einem zweiten Widerstandszustand; eine Auswahleinheit, wobei ein erster Anschluss der Auswahleinheit mit einem ersten Anschluss des resistiven Speicherelements verbunden ist und wobei die Auswahleinheit einen durchgeschalteten und einen ausgeschalteten Zustand aufweist; eine Leitung, wobei die Leitung mit einem zweiten Anschluss der Auswahleinheit verbunden ist, wobei an der Leitung eine erste Spannung anliegt, um den ersten Widerstandszustand des resistiven Speicherelements über die Auswahleinheit im durchgeschalteten Zustand festzulegen, und wobei an der Leitung eine zweite Spannung, die niedriger ist als die erste Spannung, anliegt, um den zweiten Widerstandszustand des resistiven Speicherelements über die Auswahleinheit im durchgeschalteten Zustand festzulegen; eine Referenzelektrode, wobei die Referenzelektrode mit einem zweiten Anschluss des resistiven Speicherelements verbunden ist; und eine zweite Elektrode, wobei die zweite Elektrode mit einem dritten Anschluss der Auswahleinheit verbunden ist, wobei eine dritte Spannung an der zweiten Elektrode während des Festlegens des ersten Widerstandszustands anliegt, und wobei eine vierte Spannung an der zweiten Elektrode während des Festlegens des zweiten Widerstandszustands anliegt.According to the present In the invention, a resistive memory cell comprises a resistive memory element having a first resistance state and a second resistance state; a selection unit, wherein a first terminal of the selection unit with connected to a first terminal of the resistive memory element is and wherein the selection unit is a through-connected and a turned off state; a line, the line is connected to a second terminal of the selection unit, wherein on the line a first voltage is applied to the first resistance state of the resistive memory element via set the selection unit in the through-connected state, and wherein on the line a second voltage which is lower than the first voltage is applied to the second resistance state of resistive memory element via determine the selection unit in the switched-through state; a Reference electrode, wherein the reference electrode with a second Connection of the resistive memory element is connected; and a second electrode, wherein the second electrode with a third terminal of Selection unit is connected, wherein a third voltage at the second electrode during of setting the first resistance state, and wherein a fourth voltage on the second electrode during the setting of the second Resistive state is applied.

Gemäß der vorliegenden Erfindung ist ferner ein Verfahren zum Betreiben einer integrierten Schaltung mit einer derartigen Speicherzelle vorgesehen. Das Verfahren umfasst dabei die folgenden Verfahrensschritte: Setzen der Auswahleinheit in den durchgeschalteten Zustand; Anlegen eines Spannungspegels an die Referenzelektrode; Anlegen einer ersten Spannung an die Auswahleinheit, um den ersten Widerstandszustand des resistiven Speicherelements festzulegen; Anlegen einer zweiten Spannung, die niedriger ist als die erste Spannung, an die Auswahleinheit, um den zweiten Widerstandszustand des resistiven Speicherelements festzulegen; Anlegen einer dritten Spannung an die zweite Elektrode, während des Festlegens des ersten Widerstandszustands des resistiven Speicherelements und Anlegen einer vierten Spannung an die zweite Elektrode, während des Festlegens des zweiten Widerstandszustands des resistiven Speicherelements.According to the present The invention is further a method for operating an integrated Circuit provided with such a memory cell. The procedure includes the following process steps: Setting the selection unit in the switched state; Apply a voltage level to the reference electrode; Applying a first voltage to the selection unit, around the first resistance state of the resistive memory element set; Apply a second voltage that is lower than the first voltage, to the selector, to the second resistance state set the resistive memory element; Create a third Voltage to the second electrode while setting the first Resistance state of the resistive memory element and applying a fourth voltage to the second electrode during the Determining the second resistance state of the resistive memory element.

Demgemäß können in vorteilhafter Weise wohldefinierte Spannungen an ein resistives Speicherelement einer resistiven Speicherzelle angelegt werden. Bei einer Serienschaltung eines resitiven Speicherelements und einer Auswahleinheit variieren die effektiv anliegenden Spannungen, je nachdem in welchem Widerstandszustand sich das resistive Speicherelement befindet. Durch das erfindungsgemäße Vorsehen einer zweiten Elektrode, die an einen dritten Anschluss der Auswahleinheit, beispielsweise einem Back-Gate eines Auswahltransistors, angeschlossen ist, kann je nach Widerstandszustand der Speicherzelle eine Spannung an die zweite Elektrode angelegt werden, sodass sich wohldefinierte Spannungen einstellen und/oder Leckströme wirsam unterdrückt sind.Accordingly, in advantageously well-defined voltages to a resistive Memory element of a resistive memory cell are applied. In a series connection of a resistive memory element and a Selection unit varies the effective voltages, depending after in which resistance state the resistive memory element located. By providing a second electrode according to the invention, to a third port of the selection unit, for example a back gate of a selection transistor is connected depending on the resistance state of the memory cell, a voltage to the second electrode can be applied, so that well-defined voltages adjust and / or leakage currents suppressed wirsam are.

Gemäß einer Ausführungsform ist die Referenzelektrode mit eifern zweiten Anschluss des resistiven Speicherelements verbun den, wobei ein Spannungspegel der Referenzelektrode zwischen der ersten Spannung und der zweiten Spannung liegt.According to one embodiment is the reference electrode with the second terminal of the resistive Memory element verbun the, wherein a voltage level of the reference electrode between the first voltage and the second voltage.

Demgemäß kann in vorteilhafter Weise der Stromfluss durch das resistive Speicherelement in beiden Richtungen erfolgen, wobei das aufwändige Generieren von Spannungen über der ersten Spannung und/oder unter der zweiten Spannung entfallen kann. Die erste Spannung kann dabei in etwa einer Versorgungsspannung, beispielsweise 3 oder 5 Volt, und die zweite Spannung einem Erdepotenzial, beispielsweise 0 Volt, entsprechen. Der Spannungspegel zwischen der zweiten und dritten Spannung kann durch einen Spannungsteiler, beispielsweise umfassend Widerstände, bereitgestellt werden. Aufwändige Inverter, Ladungspumpen oder Step-Up-Converter können entfallen.Accordingly, in Advantageously, the current flow through the resistive memory element in both directions, whereby the elaborate generation of voltages over the first voltage and / or under the second voltage can be omitted. The first voltage can be in about a supply voltage, for example, 3 or 5 volts, and the second voltage an earth potential, for example, 0 volts, correspond. The voltage level between the second and third voltage can be divided by a voltage divider, for example, comprising resistors, to be provided. elaborate Inverters, charge pumps or step-up converters can be omitted.

Gemäß der vorliegenden Erfindung ist auch ein Speicherbaustein mit einer der oben beschriebenen Speicherzellen vorgesehen.According to the present Invention is also a memory device with one of the above Memory cells provided.

Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachfolgend anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:preferred embodiments The present invention will now be described with reference to the accompanying drawings explained in more detail. It demonstrate:

1 eine schematische Darstellung einer Speicherzelle gemäß einer ersten Ausführungsform der vorliegenden Erfindung; 1 a schematic representation of a memory cell according to a first embodiment of the present invention;

2 eine schematische Darstellung einer Speicherzelle gemäß einer zweiten Ausführungsform der vorliegenden Erfindung; 2 a schematic representation of a memory cell according to a second embodiment of the present invention;

3A und 3B schematische Darstellungen einer Speicherzelle gemäß einer dritten und einer vierten Ausführungsform der vorliegenden Erfindung; 3A and 3B schematic representations of a memory cell according to a third and a fourth embodiment of the present invention;

4A und 4B schematische Darstellungen von Speicherzellen gemäß einer fünften und einer sechsten Ausführungsform der vorliegenden Erfindung; 4A and 4B schematic representations of memory cells according to a fifth and a sixth embodiment of the present invention;

5A und 5B schematische Darstellungen von Speicherzellen gemäß einer siebten und einer achten Ausführungsform der vorliegenden Erfindung; 5A and 5B schematic representations of memory cells according to a seventh and a eighth embodiment of the present invention;

6 eine schematische Darstellung eines Speicherzellenfeldes mit resistiven Speicherzellen gemäß einer neunten Ausführungsform der vorliegenden Erfindung; 6 a schematic representation of a Memory cell array with resistive memory cells according to a ninth embodiment of the present invention;

7 eine schematische Darstellung einer Speichervorrichtung mit resistiven Speicherzellen gemäß einer zehnten Ausführungsform der vorliegenden Erfindung; und 7 a schematic representation of a memory device with resistive memory cells according to a tenth embodiment of the present invention; and

8 schematisch eine Querschnittsdarstellung eines Speicherbausteins mit resistiven Speicherzellen gemäß einer elften Ausführungsform der vorliegenden Erfindung. 8th schematically a cross-sectional view of a memory device with resistive memory cells according to an eleventh embodiment of the present invention.

1 zeigt eine schematische Darstellung einer resistiven Speicherzelle gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Die Speicherzelle umfasst einen Auswahltransistor 10 und ein resistives Speicherelement 11. Ein erster Anschluss 101 des Auswahltransistors 10, der in der Regel auch als Source- oder Drain-Anschluss bezeichnet wird, ist an einen ersten Anschluss des resistiven Speicherelements 11 gekoppelt. Ein zweiter Anschluss 102 des Auswahltransistors 10, der in der Regel als das Gegenstück zum ersten Anschluss 101 bezeichnet wird, d. h. Drain- oder Source-Anschluss, ist an eine erste Leitung 1 gekoppelt. Ein weiterer Anschluss 104 des Auswahltransistors 10, der in der Regel als Gate bezeichnet wird, ist an eine zweite Leitung 2 gekoppelt. Die erste Leitung 1 kann eine Bitleitung und die zweite Leitung 2 kann eine Wortleitung sein, sodass die Speicherzelle durch ein entsprechendes Einstellen der Spannungen auf der ersten Leitung 1 und auf der zweiten Leitung 2 adressiert werden kann. Ein zweiter Anschluss des resistiven Speicherelements 11 ist an eine Referenzelektrode 12 gekoppelt. 1 shows a schematic representation of a resistive memory cell according to a first embodiment of the present invention. The memory cell comprises a selection transistor 10 and a resistive memory element 11 , A first connection 101 of the selection transistor 10 , which is also commonly referred to as a source or drain terminal, is connected to a first terminal of the resistive memory element 11 coupled. A second connection 102 of the selection transistor 10 which is usually considered the counterpart to the first connection 101 is denoted, ie drain or source terminal, is connected to a first line 1 coupled. Another connection 104 of the selection transistor 10 , which is usually referred to as a gate, is connected to a second line 2 coupled. The first line 1 can be a bit line and the second line 2 may be a word line, so that the memory cell by adjusting the voltages on the first line 1 and on the second line 2 can be addressed. A second terminal of the resistive memory element 11 is to a reference electrode 12 coupled.

Das resistive Speicherelement 11 speichert eine Informationseinheit durch das Annehmen von mindestens zwei unterschiedlichen und unterscheidbaren Widerstandszuständen. Ein niederohmiger Zustand, bei dem der elektrische Widerstand des resistiven Speicherelements 11 unterhalb von etwa 10 kΩ liegen kann, kann einen Informationszustand „1" darstellen, während ein hochohmiger Zustand, bei dem der elektrische Widerstand zwischen 10 kΩ und bis zu 1 GΩ und mehr beträgt, kann einen Informationszustand „0" darstellen. Der oben genannte Schwellenwiderstand kann auch beträchtlich unter 10 kΩ oder beträchtlich über 10 kΩ liegen. Das resistive Speicherelement 11 kann, wie jedes andere in der vorliegenden Erfindung beschriebene resistive Speicherelement, darüber hinaus mehr als zwei Informationszustände darstellen, indem mehr als zwei unterscheidbare Widerstandszustände angenommen werden. Beispielsweise können zwei binäre Bits in einem einzelnen Resistiven Speicherelement 11 gespeichert werden, wenn das resistive Speicherelement 11 vier unterscheidbare Widerstandszustände annimmt. Der Auswahltransistor 10 ist in der Regel ein Feldeffekttransistor und kann ein NMOS-Feldeffekttransistor sein.The resistive memory element 11 stores an information unit by accepting at least two different and distinguishable resistance states. A low-resistance state in which the electrical resistance of the resistive memory element 11 may be an information state of "1", while a high resistance state in which the electrical resistance is between 10 kΩ and up to 1 GΩ and more may represent an information state of "0". The above threshold resistance can also be considerably less than 10 kΩ, or considerably more than 10 kΩ. The resistive memory element 11 For example, like any other resistive memory element described in the present invention, it may represent more than two states of information by assuming more than two distinguishable resistance states. For example, two binary bits may be in a single resistive memory element 11 are stored when the resistive memory element 11 assumes four distinguishable resistance states. The selection transistor 10 is typically a field effect transistor and may be an NMOS field effect transistor.

Mögliche Umsetzungen des resistiven Speicherelements 11 umfassen ein MRAM-Speicherelement, ein PCRAM-Speicherelement oder ein CBRAM-Speicherelement.Possible implementations of the resistive memory element 11 comprise an MRAM memory element, a PCRAM memory element or a CBRAM memory element.

Als Materialsystem für CBRAM-Speicherelemente eignen sich die sogenannten Festkörperelektrolyte. In solchen Materialien kann durch das Anlegen elektrischer Signale ein leitender Pfad gebildet werden. Der Schaltmechanismus basiert auf dem polaritätsabhängigen elektrochemischen Aufbringen und Entfernen von Metal in einer dünnen Festkörperelektrolytschicht. Bei diesem Ansatz wird ein Durchschalten oder ein niedriger Widerstandszustand durch Anlegen einer positiven Vorspannung an eine oxidierbare Anode erreicht, was eine Redox-Reaktion zur Folge hat, die Ionen, beispielsweise Silberionen, in ein Chalcogenid-Glas, z. B. Germanium-Selenid, eintreibt. Dies führt zu einer Bildung metallhaltiger Anhäufungen, die eine leitende Brücke bilden. Das Element kann durch Anlegen einer entgegengesetzten Spannung in einen gesperrten Zustand oder in einen hochohmigen Zustand zurückgeschaltet werden, wobei die Metallionen zumindest teilweise entfernt werden. Sobald ein kontinuierlicher Ionenpfad ausgebildet wurde, kann dieser Pfad das ansonsten hochohmige Festkörperelektrolyt zwischen zwei Elektroden kurzschließen, wodurch der effektive elektrische Widerstand verringert wird. Auf diese Weise können durch einen bidirektionalen Programmierstrom zwei unterschiedliche Widerstandszustände in ein solches CBRAM-Speicherelement eingeschrieben werden.When Material system for CBRAM memory elements are the so-called solid state electrolytes. In such materials, by applying electrical signals be formed a conductive path. The switching mechanism is based on the polarity-dependent electrochemical Applying and removing metal in a thin solid electrolyte layer. at This approach is a turn-on or a low resistance state by Applying a positive bias to an oxidizable anode, which results in a redox reaction, the ions, for example Silver ions, in a chalcogenide glass, z. As germanium selenide, drives. this leads to to a formation of metal-containing aggregates, which is a conductive bridge form. The element can by applying an opposite voltage be switched back into a locked state or in a high-impedance state, wherein the metal ions are at least partially removed. As soon as a continuous ion path has been formed, this path can the otherwise high-resistance solid-state electrolyte short-circuit between two electrodes, reducing the effective electrical Resistance is reduced. In this way, through a bidirectional Programming current two different resistance states in one such CBRAM memory element are written.

Ein weiteres Beispiel für ein resistives Speicherelement ist ein magnetoresistives Speicherelement, wie z. B. ein sogenanntes Spin-Transfer-MRAM-Speicherelement (sein torque). Ein solches Speicherelement weist in der Regel eine dünne freie und eine dicke fixierte Magnetschicht mit einer dazwischen liegenden isolierten Barriereschicht auf. Die dicke fixierte Schicht stellt ein magnetisches Material mit einem magnetischen Moment einer festen Orientierung zur Verfügung, sodass seine Magnetisierung gleichmäßig ist und in der Regel unverändert bleibt. Die dünne freie Schicht weist jedoch ein magnetisches Material mit einem magnetischen Moment einer variierbaren Orientierung auf. Es kann so verändert werden, dass das magnetische Moment parallel oder antiparallel zu dem magnetischen Moment der fixierten Schicht ausgerichtet werden kann.One another example of a resistive memory element is a magnetoresistive memory element, such as B. a so-called spin-transfer MRAM memory element (be torque). Such a memory element usually has a thin free and a thick fixed magnetic layer with an intermediate one isolated barrier layer on. The thick pinned layer sets a magnetic material with a magnetic moment of a fixed orientation to disposal, so that its magnetization is uniform and usually unchanged. The thin one However, free layer has a magnetic material with a magnetic Moment of a variable orientation. It can be changed that way that the magnetic moment parallel or antiparallel to the magnetic Moment the pinned layer can be aligned.

Die dazwischen liegende Isolationsschicht stellt eine Tunnelbarriere zwischen den zwei leitenden Magnetschichten zur Verfügung. Bei einer parallelen Ausrichtung der magnetischen Orientierungen der dünnen und der dicken Schicht wird der Tunneleffekt verstärkt und das Element befindet sich in einem niedrigen Widerstandszustand, während die anti-parallele Aus richtung der magnetischen Orientierung der dünnen und der dicken Schicht einen abgeschwächten Tunneleffekt zur Folge hat, was wiederum einem hohen Widerstandszustand des Speicherelements entspricht. Solange die durch die Speicherzelle fließenden Ströme einen Schwellenstrom nicht überschreiten, bleibt die magnetische Orientierung der freien Schicht stabil und das Speicherelement kann zuverlässig seinen Widerstandszustand auch ohne weitere Energiezufuhr behalten.The intervening insulating layer provides a tunnel barrier between the two conductive magnetic layers. With a parallel orientation of the magnetic orientations the thin and the thick layer, the tunnel effect is amplified and the element is in a low resistance state, while the anti-parallel direction from the magnetic orientation of the thin and the thick layer has a weakened tunnel effect resulting in a high resistance state of the memory element equivalent. As long as the currents flowing through the memory cell do not exceed a threshold current, the magnetic orientation of the free layer remains stable and the memory element can reliably maintain its resistance state even without further energy input.

Die durch die feste Schicht fließenden Elektroden werden so spin-polarisiert, dass ihr Spin an der magnetischen Orientierung der fixierten Schicht ausgerichtet wird. Spin-polarisierte Elektronen, die von der festen Schicht zur dünnen Schicht fließen, können die Magnetisierung der freien Schicht so verändern, dass die magnetischen Orientierungen der dünnen und dicken Schicht parallel ausgerichtet werden. Ebenso werden Elektronen, die in die entgegengesetzte Richtung, d. h. von der freien Schicht zur festen Schicht fließen, reflektiert, wenn ihr Spin anti-parallel zum magnetischen Moment der festen Schicht ausgerichtet wird. Daher können sie die Magnetisierung der freien Schicht so verändern, dass die magnetischen Momente der dünnen und dicken Schichten antiparallel ausgerichtet werden. Ein elektronischer Schreibstrom programmiert daher während eines Schreibvorgangs je nach Richtung des Stroms entweder einen niederohmigen Zustand oder einen hochohmigen Zustand. Auf diese Weise können mithilfe eines bidirektionalen Programmierstroms zwei unterschiedliche Widerstandszustände in ein solches MRAM-Speicherelement eingeschrieben werden.The flowing through the solid layer Electrodes become so spin-polarized that their spin on the magnetic Orientation of the pinned layer is aligned. Spin-polarized electrons, from the solid layer to the thin one Layer can flow, the Magnetization of the free layer so that the magnetic Orientations of the thin and thick layer to be aligned in parallel. Likewise, electrons, in the opposite direction, d. H. from the free layer flow to the solid layer, reflects when your spin is anti-parallel to the magnetic moment the solid layer is aligned. Therefore, they can magnetize so change the free layer that the magnetic moments of the thin and thick layers are antiparallel be aligned. Programmed an electronic write current therefore during a write depending on the direction of the current either one low-resistance state or a high-impedance state. To this Way you can two different ones using a bidirectional programming current Resistance states in such an MRAM memory element is written.

In dieser Ausführungsform der vorliegenden Erfindung wird die zweite Leitung 2 auf eine Spannung gesetzt, sodass der Auswahltransistor 10 leitend wird, d. h. durchgeschaltet wird.In this embodiment of the present invention, the second conduit 2 set to a voltage, so the select transistor 10 becomes conductive, ie is switched through.

Eine erste Spannung wird an die erste Leitung 1 angelegt, um einen ersten Widerstandszustand des resistiven Speicherelements 11 festzulegen, während eine zweite Spannung an der ersten Leitung 1 angelegt wird, um einen zweiten Widerstandszustand des resistiven Speicherelements 11 zu erzeugen. Die Spannung an der Referenzelektrode 12, d. h. die Referenzspannung, kann zwischen der ersten Spannung und der zweiten Spannung liegen. Auf diese Weise wird die Richtung des durch das resistive Speicherelement 11 fließenden Stroms durch Hin- und Herschalten der Spannung auf der ersten Leitung zwischen der ersten und der zweiten Spannung umgekehrt. Wenn die erste Leitung auf die erste Spannung gesetzt wird, welche höher als die zweite Spannung und höher als die Referenzspannung ist, fließt ein Strom von der ersten Leitung 1 durch den Auswahltransistor 10 und das resistive Speicherelement 11 zur Referenzelektrode 12. Wenn die erste Leitung 1 auf eine zweite Spannung gesetzt wird, welche niedriger als die erste Spannung und die Referenzspannung ist, fließt ein Strom von der Referenzelektrode 12 durch das resistive Speicherelement 11 und den Auswahltransistor 10 zu der ersten Leitung 1. Im Allgemeinen wird im Zusammenhang der vorliegenden Erfindung die jeweilige technische Stromrichtung beschrieben. Die tatsächliche Flussrichtung von Ladungsträgern, z. B. Elektronen, kann sich von der Richtung des entsprechenden technischen Stroms unterscheiden.A first voltage is applied to the first line 1 applied to a first resistance state of the resistive memory element 11 set while a second voltage on the first line 1 is applied to a second resistance state of the resistive memory element 11 to create. The voltage at the reference electrode 12 , ie the reference voltage, may be between the first voltage and the second voltage. In this way, the direction of the through the resistive memory element 11 flowing current by toggling the voltage on the first line between the first and the second voltage reversed. When the first line is set to the first voltage which is higher than the second voltage and higher than the reference voltage, a current flows from the first line 1 through the selection transistor 10 and the resistive memory element 11 to the reference electrode 12 , If the first line 1 is set to a second voltage which is lower than the first voltage and the reference voltage, a current flows from the reference electrode 12 through the resistive memory element 11 and the selection transistor 10 to the first line 1 , In general, the respective technical current direction is described in the context of the present invention. The actual flow direction of charge carriers, z. As electrons, may differ from the direction of the corresponding technical stream.

Daher ist es möglich, dass der Strom durch das resistive Speicherelement 11 durch Hin- und Herschalten der ersten Leitung 1 zwischen einer ersten Spannung und einer zweiten Spannung umgekehrt wird, während der Auswahltransistor 10 durchgeschaltet bzw. angeschaltet bleibt. Letzteres wird erreicht, indem eine entsprechende Spannung an der zweiten Leitung 2 angelegt wird, um den weiteren Anschluss 104 des Auswahltran sistors 10 anzusteuern. Da die Referenzelektrode 12 mit einer zwischen der ersten Spannung und der zweiten Spannung liegenden Spannung verbunden ist, wobei die zweite Spannung so niedrig wie ein Massepotential, z. B. 0 V, sein kann, muss das Potential der ersten Leitung 1 nicht auf einen Pegel unterhalb der zweiten Spannung gezogen werden, um einen bidirektionalen Strom zu erreichen. Im Allgemeinen kann das Erzeugen einer niedrigen Spannung in einer elektronischen Schaltung, insbesondere einer Spannung unterhalb des Massepotentials, zusätzliche Bauteile erfordern und die Schaltung aufwändiger gestalten.Therefore, it is possible that the current through the resistive storage element 11 by switching the first line back and forth 1 is reversed between a first voltage and a second voltage while the selection transistor 10 remains switched on or turned on. The latter is achieved by applying a corresponding voltage to the second line 2 is created to the further connection 104 of the selection transistor sistor 10 head for. Because the reference electrode 12 is connected to a voltage lying between the first voltage and the second voltage, wherein the second voltage as low as a ground potential, for. B. 0 V, the potential of the first line must be 1 are not pulled to a level below the second voltage to achieve a bidirectional current. In general, generating a low voltage in an electronic circuit, in particular a voltage below the ground potential, may require additional components and make the circuit more expensive.

Gemäß dieser Ausführungsform der vorliegenden Erfindung kann die Referenzspannung an der Referenzelektrode zwischen 50% und 150% einer mittleren Spannung betragen, wobei die mittlere Spannung der zweiten Spannung plus der Hälfte des Unterschieds zwischen der ersten und der zweiten Spannung entspricht. Die Referenzspannung an der Referenzelektrode kann ebenfalls zwischen 75% und 125% der mittleren Spannung betragen. Die Referenzspannung an der Referenzelektrode kann außerdem in etwa der mittleren Spannung entsprechen. Beispielsweise kann die erste Spannung eine hohe Spannung von 3 V betragen und die zweite Spannung kann einem Massepotential von 0 V entsprechen, wodurch die mittlere Spannung 1,5 V beträgt.According to this embodiment According to the present invention, the reference voltage at the reference electrode between 50% and 150% of a mean voltage, the mean voltage of the second voltage plus half of the difference between the first and second voltages. The reference voltage at the reference electrode can also be between 75% and 125% of average voltage. The reference voltage at the reference electrode can also approximately equal to the mean voltage. For example, can the first voltage is a high voltage of 3V and the second Voltage can correspond to a ground potential of 0 V, causing the mean voltage is 1.5V.

Eine dritte Spannung an der ersten Leitung 1 kann zum Bestimmen des Widerstandszustands des resistiven Speicherelements 11 angelegt werden. Der Unterschied zwischen der dritten Spannung und der Referenzspannung reicht nicht aus, um den Widerstandszustand des Speicherelements 11 beträchtlich zu verändern. Daher kann das Speicherelement 11 zerstörungsfrei ausgelesen werden. Das Speicherelement 11 kann den Informati onsgehalt sogar ohne Signale oder Spannungen aufrecht erhalten. Ein sogenanntes nicht-flüchtiges Speicherelement 11 erhält die Information folglich ohne Energiezufuhr aufrecht, wohingegen z. B. ein DRAM-Speicherelement kontinuierlich aufgefrischt werden muss, um eine entsprechende Information zu behalten.A third voltage on the first line 1 may be used to determine the resistance state of the resistive memory element 11 be created. The difference between the third voltage and the reference voltage is insufficient to determine the resistance state of the memory element 11 to change considerably. Therefore, the memory can ment 11 be read out non-destructively. The storage element 11 can maintain the information content even without signals or voltages. A so-called non-volatile memory element 11 receives the information thus without energy supply, whereas z. B. a DRAM memory element must be refreshed continuously to retain appropriate information.

2 zeigt schematisch eine resistive Speicherzelle gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Die Speicherzelle weist einen Auswahltransistor 13 und ein resistives Speicherelement 11 auf. Ein erster Anschluss 101 des Auswahltransistors 13 ist an einen ersten Anschluss des resistiven Speicherelements 11 gekoppelt. Ein zweiter Anschluss 102 des Auswahltransistors 13 ist an eine erste Leitung 1 gekoppelt. Ein dritter Anschluss 103 des Auswahltransistors 13 ist an die zweite Elektrode 3 gekoppelt. Ein weiterer Anschluss 104 des Auswahltransistors 13 ist an eine zweite Leitung 2 gekoppelt. Ein zweiter Anschluss des Widerstandselements 11 ist an die Referenzelektrode 12 gekoppelt. Die zweite Elektrode 3 kann als eine unten liegende oder vergrabene Elektrode oder als Verbindung mit einer zusätzlichen Leitung ausgeführt sein. Was Umsetzungen des resistiven Speicherelements 11 betrifft, so wird darauf hingewiesen, dass die detaillierte Beschreibung in Verbindung mit 1 des resistiven Speicherelements 11 von 1 auch auf das resistive Speicherelement 11 von 2 zutreffen kann. 2 schematically shows a resistive memory cell according to a second embodiment of the present invention. The memory cell has a selection transistor 13 and a resistive memory element 11 on. A first connection 101 of the selection transistor 13 is connected to a first terminal of the resistive memory element 11 coupled. A second connection 102 of the selection transistor 13 is at a first line 1 coupled. A third connection 103 of the selection transistor 13 is to the second electrode 3 coupled. Another connection 104 of the selection transistor 13 is to a second line 2 coupled. A second connection of the resistor element 11 is to the reference electrode 12 coupled. The second electrode 3 may be embodied as an underlying or buried electrode or as a connection to an additional lead. What implementations of the resistive memory element 11 It should be noted that the detailed description in conjunction with 1 of the resistive memory element 11 from 1 also on the resistive memory element 11 from 2 can apply.

Der zweite Anschluss 102 des Auswahltransistors 13 ist mit der zweiten Leitung 2 gekoppelt, die eine Wortleitung darstellen kann. Daher kann der weitere Anschluss 104 des Auswahltransistors 13 einen Gate-Kontakt darstellen. Durch das Anlegen einer entsprechenden Spannung an das Gate 104 wird der Auswahltransistor 13 leitend und somit durchgeschaltet.The second connection 102 of the selection transistor 13 is with the second line 2 coupled, which may represent a word line. Therefore, the further connection 104 of the selection transistor 13 represent a gate contact. By applying a corresponding voltage to the gate 104 becomes the selection transistor 13 conductive and thus switched through.

Der dritte Anschluss 103 des Auswahltransistors 13 kann als Back-Gate dienen und ermöglicht ein weiteres Abstimmen der Leitfähigkeit des Transistorkanals.The third connection 103 of the selection transistor 13 can serve as a back gate and allows further tuning of the conductivity of the transistor channel.

Die effektive Spannung am vierten Anschluss 104 verbreitert entweder den leitenden Kanal oder verschmälert ihn. Auf diese Weise kann der leitende Kanal des Transistors 13 vergrößert oder verringert werden. Selbst wenn die Spannungen am ersten Anschluss 101 und am zweiten Anschluss 102 so ausfallen, dass eine Gate-Spannung am weiteren Anschluss 104 über die zweite Leitung 2 nicht ausreicht, um den Transistor 13 durchzuschalten oder zu sperren, ermöglicht das Anlegen einer geeigneten Spannung am dritten Anschluss 103 ein komplettes Öffnen oder Schließen des leitenden Kanals.The effective voltage at the fourth connection 104 either widens the leading channel or narrows it. In this way, the conductive channel of the transistor 13 be increased or decreased. Even if the voltages at the first terminal 101 and at the second port 102 so fail, that a gate voltage at the other terminal 104 over the second line 2 is not enough to the transistor 13 to turn on or off, allows the application of a suitable voltage at the third terminal 103 a complete opening or closing of the conductive channel.

Gemäß dieser Ausführungsform der vorliegenden Erfindung wird die zweite Leitung 2 auf eine Spannung gesetzt, sodass der Auswahltransistor 13 während eines Programmiervorgangs leitend wird. Während des Programmiervorgangs wird weiterhin eine erste Spannung an die erste Leitung 1 angelegt, um einen ersten Widerstandszustand des resistiven Speicherelements 11 festzulegen. Dieser erste Widerstandszustand des Elements 11 kann einem niederohmigen Zustand entsprechen.According to this embodiment of the present invention, the second line 2 set to a voltage, so the select transistor 13 during a programming operation becomes conductive. During the programming process continues to be a first voltage to the first line 1 applied to a first resistance state of the resistive memory element 11 set. This first resistance state of the element 11 can correspond to a low-resistance state.

Während eines Löschvorgangs wird die zweite Leitung 2 auf eine Spannung gelegt, sodass der Auswahltransistor 13 leitend wird. Während des Löschvorgangs wird weiterhin eine zweite Spannung an die erste Leitung 1 angelegt, um einen zweiten Widerstandszustand des resistiven Speicherelements 11 zu erzeugen. Dieser zweite Widerstandszustand des Elements 11 kann einem hochohmigen Zustand entsprechen.During a deletion, the second line becomes 2 put on a voltage, so that the selection transistor 13 becomes conductive. During the erase operation, a second voltage continues to be applied to the first line 1 applied to a second resistance state of the resistive memory element 11 to create. This second resistance state of the element 11 can correspond to a high-impedance state.

Die Spannung an der Referenzelektrode 12, d. h. die Referenzspannung, kann zwischen der ersten und der zweiten Spannung liegen. Auf diese Weise wird die Stromrichtung durch das resistive Speicherelement 11 durch Hin- und Herschalten der Spannung auf der ersten Leitung zwischen der ersten Spannung und der zweiten Spannung umgekehrt. Wenn die erste Leitung auf die erste Spannung gesetzt wird, die höher als die zweite Spannung und höher als die Referenzspannung ist, fließt ein Strom von der ersten Leitung 1 durch den Auswahltransistor 13 und das resistive Speicherelement 11 zu der Referenzelektrode 12. Wenn die erste Leitung 1 auf eine zweite Spannung gesetzt wird, die geringer als die erste Spannung und die Referenzspannung ist, fließt ein Strom von der Referenzelektrode 12 durch das resistive Speicherelement 11 und den Auswahltransistor 13 zur ersten Leitung 1.The voltage at the reference electrode 12 , ie, the reference voltage, may be between the first and second voltages. In this way, the current direction through the resistive memory element 11 by toggling the voltage on the first line between the first voltage and the second voltage vice versa. When the first line is set to the first voltage higher than the second voltage and higher than the reference voltage, a current flows from the first line 1 through the selection transistor 13 and the resistive memory element 11 to the reference electrode 12 , If the first line 1 is set to a second voltage lower than the first voltage and the reference voltage, a current flows from the reference electrode 12 through the resistive memory element 11 and the selection transistor 13 to the first line 1 ,

Dadurch ist es möglich, den durch das resistive Speicherelement 11 fließenden Strom durch Hin- und Herschalten der ersten Leitung 1 zwischen einer ersten Spannung und einer zweiten Spannung umzukehren, während der Auswahltransistor 13 durch eine entsprechende Spannung an der zweiten Leitung 2 zum Antreiben des weiteren Anschlusses 104 des Auswahltransistors 13 im durchgeschalteten Zustand verbleibt.This makes it possible to pass through the resistive memory element 11 flowing current by switching back and forth the first line 1 inverting between a first voltage and a second voltage while the selection transistor 13 by a corresponding voltage on the second line 2 to drive the further connection 104 of the selection transistor 13 remains in the through-connected state.

Eine dritte Spannung auf der ersten Leitung 1 kann während eines Lesevorgangs zum Bestimmen des Widerstandszustands des resistiven Speicherelements 11 angelegt werden. Der Unterschied zwischen der dritten Spannung und der Referenzspannung ist möglicherweise nicht ausreichend, um eine wesentliche Veränderung des Widerstandszustands des Widerstandselements 11 zu erreichen. Daher kann das Element 11 zerstörungsfrei ausgelesen werden.A third voltage on the first wire 1 may during a read operation for determining the resistance state of the resistive memory element 11 be created. The difference between the third voltage and the reference voltage may not be sufficient to significantly change the resistance state of the resistive element 11 to reach. Therefore, the element 11 be read out non-destructively.

Gemäß dieser Ausführungsform der vorliegenden Erfindung kann die Referenzspannung an der Referenzelektrode zwischen 50% und 150% einer mittleren Spannung betragen, wobei die mittlere Spannung der zweiten Spannung plus die Hälfte des Unterschieds zwischen der ersten Spannung und der zweiten Spannung entspricht. Die Referenzspannung an der Referenzelektrode kann auch zwischen 75% und 125% der mittleren Spannung betragen. Die Referenzspannung an der Referenzelektrode kann weiterhin in etwa der mittleren Spannung entsprechen. Beispielsweise kann die erste Spannung eine hohe Spannung von 3 V und die zweite Spannung ein Massepotential von 0 V sein, wodurch die mittlere Spannung bei 1,5 V liegt.According to this embodiment According to the present invention, the reference voltage at the reference electrode between 50% and 150% of a mean voltage, the mean voltage of the second voltage plus half of the difference between the first voltage and the second voltage. The reference voltage at the reference electrode can also be between 75% and 125% of the mean voltage. The reference voltage on the reference electrode can continue to be at about the average voltage correspond. For example, the first voltage may be a high voltage of 3V and the second voltage will be a ground potential of 0V, whereby the mean voltage is 1.5V.

3A zeigt schematisch einen Auswahltransistor 312 mit einem resistiven Speicherelement 313 gemäß einer dritten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform befindet sich das resistive Speicherelement 313, wie z. B. das im Zusammenhang mit den 1 oder 2 beschriebene Widerstandselement 11, in einem niederohmigen Zustand. Während eines Programmiervorgangs wird eine Spannung V1 am Punkt 310 angelegt, während eine Referenzspannung, die höher als die Spannung V1 ist, an die Referenzelektrode 314 angelegt wird. In dieser Ausführungsform beträgt die erste Spannung V1 etwa 0 V, während an der Referenzelektrode eine Spannung von etwa 1,5 V anliegt. 3A schematically shows a selection transistor 312 with a resistive memory element 313 according to a third embodiment of the present invention. In this embodiment, the resistive memory element is located 313 , such as B. in connection with the 1 or 2 described resistance element 11 , in a low-resistance state. During a programming operation, a voltage V 1 at the point 310 while a reference voltage higher than the voltage V 1 is applied to the reference electrode 314 is created. In this embodiment, the first voltage V 1 is about 0 V, while at the reference electrode, a voltage of about 1.5 V is applied.

Um den Auswahltransistor 312 leitfähig zu machen, wird am Punkt 317 eine Gate-Spannung VG angelegt, die etwa 3 V beträgt. Zwischen dem Punkt 310 und dem Punkt 315 (VL) am Auswahltransistor 312 kann ein effektiver Widerstand 311, beispielsweise der Widerstand der Bitleitung, auftreten. Der Widerstand 311 hat einen Spannungsabfall |V1 – VL| zwischen dem Punkt 310 und dem Punkt 315 zur Folge. Darüber hinaus kann der Auswahltransistor 312 auch einen effektiven Widerstand aufweisen, der zu einem Spannungsabfall |VL – VR| zwischen den Punkten 315 und 318 führen kann. Wenn sich das resistive Speicherelement 313 in einem niederohmigen Zustand befindet, beispielsweise unter 10 kΩ, können die resultierenden Spannungen für VL etwa 0,5 V und für VR etwa 1 V betragen.To the selection transistor 312 to make conductive becomes at the point 317 applied a gate voltage V G which is about 3V. Between the point 310 and the point 315 (V L ) on the selection transistor 312 can be an effective resistance 311 , For example, the resistance of the bit line occur. The resistance 311 has a voltage drop | V 1 - V L | between the point 310 and the point 315 result. In addition, the selection transistor 312 also have an effective resistance resulting in a voltage drop | V L - V R | between the points 315 and 318 can lead. When the resistive memory element 313 In a low-resistance state, for example below 10 kΩ, the resulting voltages for V L can be about 0.5 V and for V R about 1 V.

In der vorliegenden Erfindung kann einem Auswahltransistor, z. B. dem Auswahltransistor 312, 412 oder 512, eine Schwellenspannung Vth zugewiesen werden. Die Schwellenspannung Vth kann ein Wert einer typischen Spannung sein, die einen durchgeschalteten Zustand des Transistors von einem gesperrten Zustand des Transistors unterscheidet. Diese Spannung Vth kann außerdem eine Funktion des Spannungsabfalls VBB sein, wobei diese Spannung als Unterschied zwischen einer Source-Spannung VS und einer Back-Gate-Vorspannung VBG durch die Formel VBB = VS – VBG, (1)bestimmt werden kann, wobei die Source-Spannung VS entweder VL oder VR entsprechen kann. Eine lineare Näherung an Vth wird durch die Formel Vth = Vth 0 + αVBB, (2)angegeben, mit einem Offset Vth 0 ≥ 0 und einem linearen Koeffizienten α > 0. Gleichung (2) zeigt, dass sich bei Erhöhung des Spannungsabfalls VBB auch die Schwellenspannung Vth erhöhen kann. Da eine erhöhte Schwellenspannung Vth eine höhere Gate-Spannung VG mit sich bringt, die angelegt werden muss, um einen Transistor im durchgeschalteten Zustand zu halten, kann es vorteilhaft sein, Vth auf einem Minimum zu halten. Das Anlegen einer geeigneten Back-Gate-Vorspannung VBB kann den leitenden Kanal des Auswahltransistors 312 vollständig öffnen und innerhalb des Transistors 312 kann weniger Energie verloren gehen, die in der Regel in Form von Wärme abgegeben wird.In the present invention, a selection transistor, e.g. B. the selection transistor 312 . 412 or 512 , be assigned a threshold voltage V th . The threshold voltage V th may be a value of a typical voltage that distinguishes a switched state of the transistor from a locked state of the transistor. This voltage V th can also be a function of the voltage drop V BB , this voltage being the difference between a source voltage V S and a back gate bias V BG by the formula V BB = V S - V BG , (1) can be determined, wherein the source voltage V S can correspond to either V L or V R. A linear approximation to V th is given by the formula V th = V th 0 + αV BB , (2) with an offset V th 0 ≥ 0 and a linear coefficient α> 0. Equation (2) shows that as the voltage drop V BB increases, the threshold voltage V th can also increase. Since an increased threshold voltage V th involves a higher gate voltage V G which must be applied to maintain a transistor in the on state, it may be advantageous to keep V th to a minimum. The application of a suitable back-gate bias voltage V BB may be the conducting channel of the selection transistor 312 completely open and inside the transistor 312 Less energy can be lost, which is usually released in the form of heat.

In dieser Ausführungsform der vorliegenden Erfindung wird eine Back-Gate-Vorspannung VBG = V4 an den Punkt 316 angelegt. Die Spannung V4 ist vorzugsweise eine Spannung, die sowohl im Schaltkreis auf einfache Weise verfügbar ist, als auch niedriger als VS oder gleich VS ist. Spannungen, die in einer Schaltung, z. B. in einer integrierten Schaltung oder in einem Speicherbaustein, auf einfache Weise verfügbar sind, sind Spannungen, für die keine zusätzlichen Spannungsteiler und/oder Spannungsgeneratoren, z. B. Aufwärtswandler oder Ladungspumpen, erforderlich sind. In dieser Ausführungsform entspricht eine Spannung von 0 V am ehesten diesen beiden Bedingungen. Wenn VS entweder VL oder VR entspricht und folglich im Bereich zwischen 0,5 V und 1,0 V liegt, und V4 in etwa 0 V beträgt, so lässt sich der Spannungsabfall VBB anhand von Gleichung (1) auf einen Bereich von 0,5 V bis 1,0 V berechnen.In this embodiment of the present invention, a back gate bias voltage V BG = V 4 becomes the point 316 created. The voltage V 4 is preferably a voltage that is easily available both in the circuit and lower than V S or equal to V s . Voltages that are in a circuit, eg. B. in an integrated circuit or in a memory module, are available in a simple manner, are voltages for which no additional voltage divider and / or voltage generators, z. As up-converters or charge pumps are required. In this embodiment, a voltage of 0 V most closely matches these two conditions. If V S corresponds to either V L or V R , and thus ranges between 0.5 V and 1.0 V, and V 4 is approximately 0 V, then the voltage drop V BB can be reduced to one using Equation (1) Range from 0.5V to 1.0V.

3B zeigt schematisch einen Auswahltransistor 312 mit einem resistiven Speicherelement 319 gemäß einer vierten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform befindet sich das resistive Speicherelement 319, wie z. B. das im Zusammenhang mit den 1 oder 2 beschriebene Element 11, in einem hochohmigen Zustand. Bei einem Programmiervorgang wird am Punkt 310 eine Spannung V1 angelegt, während eine Referenzspannung, die niedriger als die Spannung V1 ist, an die Referenzelektrode 314 angelegt wird. In dieser Ausführungsform kann die erste Spannung V1 in etwa 0 V betragen, während an der Referenzelektrode 314 eine Spannung von etwa 1,5 V angelegt ist. 3B schematically shows a selection transistor 312 with a resistive memory element 319 according to a fourth embodiment of the present invention. In this embodiment, the resistive memory element is located 319 , such as B. in connection with the 1 or 2 described element 11 , in a high-resistance state. During a programming process is at the point 310 a voltage V 1 is applied while a reference voltage lower than the voltage V 1 is applied to the reference electrode 314 is created. In this embodiment, the first voltage V 1 may be about 0 V, while at the reference electrode 314 a voltage of about 1.5V is applied.

Um den Auswahltransistor 312 leitfähig zu machen, wird eine Gate-Spannung VG am Punkt 317 angelegt, die in etwa 3 V beträgt. Es kann ein effektiver Widerstand 311 zwischen den Punkten 310 und 320 (VL) am Auswahltransistor 312 auftreten, z. B. der Widerstand einer Bitleitung. Der Widerstand 311 hat einen Spannungsabfall |V1 – VL| zwischen den Punkten 310 und 320 zur Folge. Darüber hinaus kann der Auswahltransistor 312 ebenfalls einen effektiven Widerstand aufweisen, der einen Spannungsabfall |VL – VR| zwischen den Punkten 320 und 321 zur Folge haben kann. Befindet sich das resistive Speicherelement 319 in einem hochohmigen Zustand, beispielsweise oberhalb von 10 kΩ und bis zu 1 GΩ und höher, so können die resultierenden Spannungen aufgrund des hohen Widerstands des Elements 319 0 V für VL und etwa 0 V für VR betragen.To the selection transistor 312 to make conductive, a gate voltage V G at the point 317 created, which is about 3 volts. It can be an effective ver resistance 311 between the points 310 and 320 (V L ) on the selection transistor 312 occur, for. B. the resistance of a bit line. The resistance 311 has a voltage drop | V 1 - V L | between the points 310 and 320 result. In addition, the selection transistor 312 also have an effective resistance, a voltage drop | V L - V R | between the points 320 and 321 can result. Is the resistive memory element 319 in a high resistance state, for example, above 10 kΩ and up to 1 GΩ and higher, the resulting voltages may be due to the high resistance of the element 319 0 V for V L and about 0 V for V R.

In dieser Ausführungsform der vorliegenden Erfindung wird eine Back-Gate-Vorspannung VBG = V4 am Punkt 316 angelegt. In dieser Ausführungsform entspricht eine Spannung von 0 V am ehesten den Anforderungen, einfach verfügbar zu sein und weniger als VS zu betragen oder VS zu entsprechen. Wenn VS entweder VL oder VR entspricht und daher etwa 0 V beträgt, und V4 ungefähr 0 V beträgt, so lässt sich der Spannungsabfall VBB anhand von Gleichung (1) ebenfalls auf etwa 0 V berechnen. Dies entspricht beinahe einem Idealzustand, da Vth, wie sich anhand von Gleichung (2) berechnen lässt, minimiert wird.In this embodiment of the present invention, a back gate bias voltage V BG = V 4 at the point 316 created. In this embodiment, a voltage of 0 V most closely matches the requirements of being readily available and less than V s or equal to V s . If V S is either V L or V R and is therefore about 0 V, and V 4 is about 0 V, the voltage drop V BB can also be calculated to about 0 V from equation (1). This is close to an ideal state since V th , as can be calculated from Equation (2), is minimized.

4A zeigt eine schematische Darstellung eines Auswahltransistors 412 mit einem resistiven Speicherelement 413 gemäß einer fünften Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform befindet sich das resistive Spei cherelement 413, wie z. B. das im Zusammenhang mit den 1 oder 2 beschriebene Element 11, in einem niederohmigen Zustand. Bei einem Löschvorgang wird eine Spannung V2 an den Punkt 410 angelegt, während an die Referenzelektrode 414 eine Referenzspannung angelegt wird, die niedriger als die Spannung V2 ist. Gemäß dieser Ausführungsform kann die Spannung V2 etwa 2,7 V betragen, während an die Referenzelektrode 414 eine Spannung von etwa 1,5 V angelegt ist. 4A shows a schematic representation of a selection transistor 412 with a resistive memory element 413 according to a fifth embodiment of the present invention. In this embodiment, the resistive memory element is located 413 , such as B. in connection with the 1 or 2 described element 11 , in a low-resistance state. In an erase operation, a voltage V 2 at the point 410 applied while to the reference electrode 414 a reference voltage is applied which is lower than the voltage V 2 . According to this embodiment, the voltage V 2 may be about 2.7 V while applied to the reference electrode 414 a voltage of about 1.5V is applied.

Um den Auswahltransistor 412 leitend zu machen, wird eine Gate-Spannung VG an den Punkt 417 angelegt, die etwa 3 V beträgt. Zwischen dem Punkt 410 und dem Punkt 415 (VL) am Auswahltransistor 412 kann ein effektiver Widerstand 411, z. B. der Widerstand einer Bitleitung, auftreten. Der Widerstand 411 bewirkt einen Spannungsabfall |V2 – VL| zwischen dem Punkt 410 und dem Punkt 415. Darüber hinaus kann der Auswahltransistor 412 ebenfalls einen effektiven Widerstand aufweisen, der zu einem Spannungsabfall |VL – VR| zwischen dem Punkt 415 und dem Punkt 418 führen kann. Wenn sich das resistive Speicherelement 413 in einem niederohmigen Zustand, z. B. unter 10 kΩ, befindet, können die resultierenden Spannungen in etwa 2,3 V für VL und ungefähr 1,9 V für VR betragen.To the selection transistor 412 To make conductive, a gate voltage V G to the point 417 created, which is about 3 volts. Between the point 410 and the point 415 (V L ) on the selection transistor 412 can be an effective resistance 411 , z. As the resistance of a bit line occur. The resistance 411 causes a voltage drop | V 2 - V L | between the point 410 and the point 415 , In addition, the selection transistor 412 also have an effective resistance resulting in a voltage drop | V L - V R | between the point 415 and the point 418 can lead. When the resistive memory element 413 in a low-resistance state, eg. Below 10 kΩ, the resulting voltages may be about 2.3 V for V L and about 1.9 V for V R.

Gemäß dieser Ausführungsform der vorliegenden Erfindung wird eine Back-Gate-Vorspannung VBG = V5 am Punkt 416 angelegt. Die Spannung V5 ist vorzugsweise eine Spannung, die im Schaltkreis auf einfache Weise verfügbar ist und entweder niedriger als oder gleich VS ist. In dieser Ausführungsform entspricht eine Spannung von 1,5 V am ehesten beiden Bedingungen. Da VS entweder VL oder VR entspricht und daher im Bereich zwischen 1,9 V und 2,3 V liegt, und V5 in etwa 1,5 V beträgt, lässt sich der Spannungsabfall VBB anhand von Gleichung (1) auf den Bereich von 0,4 V bis 0,8 V berechnen. Im Vergleich zu einem Nicht-Anlegen einer Back-Gate-Vorspannung ist die Schwellenspannung Vth daher verringert, was vorteilhafte Auswirkungen auf die Leitfähigkeit des Auswahltransistors 412 haben und eine zuverlässige Einstellung des Transistors auf einen durchgeschalteten Zustand ermöglichen kann.According to this embodiment of the present invention, a back gate bias voltage V BG = V 5 at the point 416 created. The voltage V 5 is preferably a voltage which is readily available in the circuit and is either lower than or equal to V s . In this embodiment, a voltage of 1.5 V most closely matches both conditions. Since V S is either V L or V R and therefore in the range between 1.9 V and 2.3 V, and V 5 is approximately 1.5 V, the voltage drop V BB can be calculated from Equation (1) calculate the range from 0.4V to 0.8V. Therefore, compared to not applying a back gate bias, the threshold voltage V th is reduced, which has a beneficial effect on the conductivity of the select transistor 412 and allow a reliable adjustment of the transistor to a through state.

4B zeigt eine schematische Darstellung eines Auswahltransistors 412 mit einem resistiven Speicherelement 419 gemäß einer sechsten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform befindet sich das resistive Speicherelement 419, z. B. das im Zusammenhang mit den 1 oder 2 beschriebene Element 11, in einem hochohmigen Zustand. Bei einem Löschvorgang wird eine Spannung V2 an dem Punkt 410 angelegt, während eine Referenzspannung, die niedriger als die Spannung V2 ist, an der Referenzelektrode 414 angelegt wird. In dieser Ausführungsform kann die Spannung V2 in etwa 2,7 V betragen, während an der Referenzelektrode eine Spannung von etwa 1,5 V anliegt. 4B shows a schematic representation of a selection transistor 412 with a resistive memory element 419 according to a sixth embodiment of the present invention. In this embodiment, the resistive memory element is located 419 , z. B. in connection with the 1 or 2 described element 11 , in a high-resistance state. In an erase operation, a voltage V 2 at the point 410 while a reference voltage lower than the voltage V 2 is applied to the reference electrode 414 is created. In this embodiment, the voltage V 2 may be about 2.7 V while the reference electrode has a voltage of about 1.5 V.

Um den Auswahltransistor 412 leitend zu machen, wird eine Gate-Spannung VG am Punkt 417 angelegt, die ungefähr 3 V beträgt. Zwischen dem Punkt 410 und dem Punkt 420 (VL) am Auswahltransistor 412 kann ein effektiver Widerstand 411, z. B. der Widerstand einer Bitleitung, auftreten. Der Widerstand 411 bewirkt einen Spannungsabfall |V2 – VL| zwischen dem Punkt 410 und dem Punkt 420. Darüber hinaus kann der Auswahltransistor 412 ebenfalls einen effektiven Widerstand aufweisen, der einen Spannungsabfall |VL – VR| zwischen dem Punkt 420 und dem Punkt 421 zur Folge haben kann. Wenn Sich das resistive Speicherelement 419 in einem hochohmigen Zustand, z. B. über 10 kΩ und bis zu 1 GΩ, befindet, können die resultierenden Spannungen aufgrund des hohen Widerstands des Ele ments 419 in etwa 2,7 V für VL und ungefähr 2,7 V für VR betragen.To the selection transistor 412 to make conductive, a gate voltage V G at the point 417 created, which is about 3 volts. Between the point 410 and the point 420 (V L ) on the selection transistor 412 can be an effective resistance 411 , z. As the resistance of a bit line occur. The resistance 411 causes a voltage drop | V 2 - V L | between the point 410 and the point 420 , In addition, the selection transistor 412 also have an effective resistance, a voltage drop | V L - V R | between the point 420 and the point 421 can result. When the resistive memory element 419 in a high-impedance state, eg. B. over 10 kΩ and up to 1 GΩ, the resulting voltages due to the high resistance of Ele ment 419 in about 2.7 V for V L and about 2.7 V for V R.

Gemäß dieser Ausführungsform der vorliegenden Erfindung wird eine Back-Gate-Vorspannung VBG = V5 am Punkt 416 angelegt. Die Spannung V5 ist vorzugsweise eine Spannung, die im Schaltkreis auf einfache Weise verfügbar ist und entweder niedriger als oder gleich VS ist. In dieser Ausführungsform entspricht eine Spannung von 1,5 V am ehesten beiden Bedingungen. Da VS entweder VL oder VR entspricht und daher etwa 2,7 V beträgt, und V5 in etwa 1,5 V beträgt, lässt sich der Spannungsabfall VBB anhand von Gleichung (1) auf etwa 1,2 V berechnen. Im Vergleich zu einem Nicht-Anlegen einer Back-Gate-Vorspannung ist die Schwellenspannung Vth daher verringert, was vorteilhafte Auswirkungen auf die Leitfähigkeit des Auswahltransistors 412 haben und eine zuverlässige Einstellung des Transistors auf einen durchgeschalteten Zustand ermöglichen kann.According to this embodiment of the present invention, a back gate bias voltage V BG = V 5 at the point 416 created. The voltage V 5 is preferably a voltage in the circuit simple way is available and is either lower than or equal to V s . In this embodiment, a voltage of 1.5 V most closely matches both conditions. Since V S is either V L or V R and therefore about 2.7 V, and V 5 is about 1.5 V, the voltage drop V BB can be calculated from equation (1) to about 1.2V. Therefore, compared to not applying a back gate bias, the threshold voltage V th is reduced, which has a beneficial effect on the conductivity of the select transistor 412 and allow a reliable adjustment of the transistor to a through state.

5A zeigt eine schematische Darstellung eines Auswahltransistors 512 mit einem resistiven Speicherelement 513 gemäß einer siebten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform befindet sich das resistive Speicherelement 513, wie z. B das im Zusammenhang mit den 1 oder 2 beschriebene Element 11, in einem niederohmigen Zustand. Während eines Lesevorgangs wird eine Spannung V3 am Punkt 510 angelegt, während eine Referenzspannung, die höher als die Spannung V3 ist, an die Referenzelektrode 514 angelegt wird. In dieser Ausführungsform kann die Spannung V3 in etwa 1,2 V betragen, während an die Referenzelektrode 514 eine Spannung von etwa 1,5 V angelegt ist. Während eines Lesevorgangs kann der absolute Spannungsabfall zwischen V3 und der Referenzspannung geringer sein als bei einem Programmier- oder Löschvorgang. Obwohl während eines Lesevorgangs ein re sultierender Lesestrom eine bevorzugte Richtung haben kann, was vom jeweils verwendeten Typ des resistiven Speicherelements abhängt, kann die Spannung V3 ebenfalls höher als die Referenzspannung an der Referenzelektrode 514 sein. Ein Beispiel, das die Bedingung eines ausreichend geringen absoluten Spannungsabfalls dennoch erfüllt, kann eine Spannung von etwa 1,8 V für V3 sein, während die Spannung von 1,5 V an der Referenzelektrode erhalten werden kann. 5A shows a schematic representation of a selection transistor 512 with a resistive memory element 513 according to a seventh embodiment of the present invention. In this embodiment, the resistive memory element is located 513 , such as B that in connection with the 1 or 2 described element 11 , in a low-resistance state. During a read operation, a voltage V 3 at the point 510 while a reference voltage higher than the voltage V 3 is applied to the reference electrode 514 is created. In this embodiment, the voltage V 3 may be approximately 1.2V while applied to the reference electrode 514 a voltage of about 1.5V is applied. During a read operation, the absolute voltage drop between V 3 and the reference voltage may be less than during a program or erase operation. Although during a read operation a resulting read current may have a preferred direction, depending on the particular type of resistive memory element used, the voltage V 3 may also be higher than the reference voltage at the reference electrode 514 be. An example that still satisfies the condition of a sufficiently small absolute voltage drop may be a voltage of about 1.8 V for V 3 , while the voltage of 1.5 V at the reference electrode can be obtained.

Um den Auswahltransistor 512 leitend zu machen, wird eine Gate-Spannung VG am Punkt 517 angelegt, die ungefähr 3 V beträgt. Zwischen dem Punkt 510 und dem Punkt 515 (VL) am Auswahltransistor 512 kann ein effektiver Widerstand 511, z. B. der Widerstand einer Bitleitung, auftreten. Der Widerstand 511 bewirkt einen Spannungsabfall |V3 – VL| zwischen dem Punkt 510 und dem Punkt 515. Darüber hinaus kann der Auswahltransistor 512 ebenfalls einen effektiven Widerstand aufweisen, der einen Spannungsabfall |VL – VR| zwischen dem Punkt 515 und dem Punkt 518 zur Folge haben kann. Wenn sich das Resistives Speicherelement 513 in einem niederohmigen Zustand, z. B. unter 10 kΩ, befindet, können die resultierenden Spannungen in etwa 1,3 V für VL und ungefähr 1,4 V für VR betragen.To the selection transistor 512 to make conductive, a gate voltage V G at the point 517 created, which is about 3 volts. Between the point 510 and the point 515 (V L ) on the selection transistor 512 can be an effective resistance 511 , z. As the resistance of a bit line occur. The resistance 511 causes a voltage drop | V 3 - V L | between the point 510 and the point 515 , In addition, the selection transistor 512 also have an effective resistance, a voltage drop | V L - V R | between the point 515 and the point 518 can result. When the resistive memory element 513 in a low-resistance state, eg. Below 10 kΩ, the resulting voltages may be about 1.3 V for V L and about 1.4 V for V R.

Gemäß dieser Ausführungsform der vorliegenden Erfindung wird eine Back-Gate-Vorspannung VBG = V6 am Punkt 516 angelegt. Die Spannung V6 ist vorzugsweise eine Spannung, die im Schaltkreis auf einfache Weise verfügbar ist und entweder niedriger als oder gleich VS ist. In dieser Ausführungsform entspricht eine Spannung von 1,2 V am ehesten beiden Bedingungen. Da VS entweder VL oder VR entspricht und im Bereich von 1,3 V bis 1,4 V liegt, und V6 in etwa 1,2 V beträgt, lässt sich der Spannungsabfall VBB anhand von Gleichung (1) auf einen Bereich von 0,1 V bis 0,2 V berechnen. Im Vergleich zu einem Nicht- Anlegen einer Back-Gate-Vorspannung ist die Schwellenspannung Vth daher verringert, was vorteilhafte Auswirkungen auf die Leitfähigkeit des Auswahltransistors 512 haben und eine zuverlässige Einstellung des Transistors auf einen durchgeschalteten Zustand ermöglichen kann.According to this embodiment of the present invention, a back gate bias voltage V BG = V 6 at the point 516 created. The voltage V 6 is preferably a voltage that is readily available in the circuit and is either lower than or equal to V s . In this embodiment, a voltage of 1.2 V most closely matches both conditions. Since V S is either V L or V R , and is in the range of 1.3V to 1.4V, and V 6 is about 1.2V, the voltage drop V BB can be reduced to one using Equation (1) Range from 0.1V to 0.2V. Therefore, compared to not applying a back gate bias, the threshold voltage V th is reduced, which has a beneficial effect on the conductivity of the select transistor 512 and allow a reliable adjustment of the transistor to a through state.

5B zeigt eine schematische Darstellung eines Auswahltransistors 512 mit einem resistiven Speicherelement 519 gemäß einer achten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform befindet sich das resistive Speicherelement 519, wie z. B das im Zusammenhang mit den 1 oder 2 beschriebene Element 11, in einem hochohmigen Zustand. Während eines Lesevorgangs wird eine Spannung V3 am Punkt 510 angelegt, während eine Referenzspannung, die höher als die Spannung V3 ist, an die Referenzelektrode 514 angelegt wird. In dieser Ausführungsform kann die Spannung V3 in etwa 1,2 V betragen, während an die Referenzelektrode 514 eine Spannung von etwa 1,5 V angelegt ist. 5B shows a schematic representation of a selection transistor 512 with a resistive memory element 519 according to an eighth embodiment of the present invention. In this embodiment, the resistive memory element is located 519 , such as B that in connection with the 1 or 2 described element 11 , in a high-resistance state. During a read operation, a voltage V3 at the point 510 while a reference voltage higher than the voltage V 3 is applied to the reference electrode 514 is created. In this embodiment, the voltage V 3 may be approximately 1.2V while applied to the reference electrode 514 a voltage of about 1.5V is applied.

Um den Auswahltransistor 512 leitend zu machen, wird eine Gate-Spannung VG am Punkt 517 angelegt, die ungefähr 3 V beträgt. Zwischen dem Punkt 510 und dem Punkt 520 (VL) am Auswahltransistor 512 kann ein effektiver Widerstand 511, z. B. der Widerstand einer Bitleitung, auftreten. Der Widerstand 511 bewirkt einen Spannungsabfall |V3 – VL| zwischen dem Punkt 510 und dem Punkt 520. Darüber hinaus kann der Auswahltransistor 512 ebenfalls einen effektiven Widerstand aufweisen, der einen Spannungsabfall |VL – VR| zwischen dem Punkt 520 und dem Punkt 521 zur Folge haben kann. Wenn sich das resistive Speicherelement 519 in einem hochohmigen Zustand, z. B. über 10 kΩ bis zu 1 GQ und mehr, befindet, können die resultierenden Spannungen aufgrund des hohen Widerstands des Elements 519 in etwa 1,2 V für VL und ungefähr 1,2 V für VR betragen.To the selection transistor 512 to make conductive, a gate voltage V G at the point 517 created, which is about 3 volts. Between the point 510 and the point 520 (V L ) on the selection transistor 512 can be an effective resistance 511 , z. As the resistance of a bit line occur. The resistance 511 causes a voltage drop | V 3 - V L | between the point 510 and the point 520 , In addition, the selection transistor 512 also have an effective resistance, a voltage drop | V L - V R | between the point 520 and the point 521 can result. When the resistive memory element 519 in a high-impedance state, eg. Over 10 kΩ up to 1 GQ and more, the resulting voltages can be due to the high resistance of the element 519 in about 1.2 V for V L and about 1.2 V for V R.

Gemäß dieser Ausführungsform der vorliegenden Erfindung wird eine Back-Gate-Vorspannung VBG = V6 am Punkt 516 angelegt. Die Spannung V6 ist vorzugsweise eine Spannung, die im Schaltkreis auf einfache Weise verfügbar ist und entweder niedriger als oder gleich Vs ist. In dieser Ausführungsform entspricht eine Spannung von 1,2 V am ehesten beiden Bedingungen. Da VS entweder VL oder VR entspricht und daher bei etwa 1,2 V liegt, und V6 in etwa 1,2 V beträgt, lässt sich anhand von Gleichung (1) berechnen, dass der Spannungsabfall VBB nahezu verschwindet. Dies kann beinahe einem Idealzustand entsprechen, da Vth, wie sich anhand von Gleichung (2) berechnen lässt, minimiert wird.According to this embodiment of the present invention, a back gate bias voltage V BG = V 6 at the point 516 created. The voltage V 6 is preferably a voltage that is readily available in the circuit and is either less than or equal to Vs. In this embodiment ent A voltage of 1.2 V most likely speaks both conditions. Since V S is either V L or V R and is therefore about 1.2V, and V 6 is about 1.2V, it can be calculated from equation (1) that the voltage drop V BB almost disappears. This may be close to an ideal state since V th , as can be calculated from Equation (2), is minimized.

6 ist eine schematische Darstellung eines Speicherzellenfeldes gemäß einer neunten Ausführungsform der vorliegenden Erfindung. Ein Feld 600 aus resistiven Speicherzellen 604 ist in Verbindung mit Bitleitungen 601 und Wortleitungen 603 gezeigt. Die Speicherzellen 604 sind in Spalten und Reihen entlang von Bitleitungen 601 bzw. Wortleitungen 603 angeordnet. Eine Speicherzelle 604 weist einen Auswahltransistor 605 und ein resistives Speicherelement 606 auf. Eine bestimmte Speicherzelle 604 wird durch entsprechendes Adressieren der entsprechenden Bitleitung 601 und der entsprechenden Wortleitung 603 ausgewählt. Die resistiven Speicherelemente 606 können programmierbare Widerstandselemente, wie z. B. das Element 11, sein, wie in Verbindung mit den 1 oder 2 beschrieben, und sind an den Auswahltransistor 605 und an eine Referenzleitung 602 gekoppelt. 6 FIG. 12 is a schematic diagram of a memory cell array according to a ninth embodiment of the present invention. FIG. A field 600 from resistive memory cells 604 is in connection with bit lines 601 and wordlines 603 shown. The memory cells 604 are in columns and rows along bit lines 601 or word lines 603 arranged. A memory cell 604 has a selection transistor 605 and a resistive memory element 606 on. A specific memory cell 604 is done by appropriately addressing the corresponding bit line 601 and the corresponding word line 603 selected. The resistive memory elements 606 can programmable resistance elements, such as. For example, the item 11 be, as in connection with the 1 or 2 described, and are connected to the selection transistor 605 and to a reference line 602 coupled.

In dieser Ausführungsform der vorliegenden Erfindung wird eine der Wortleitungen 603 auf eine Spannung gesetzt, sodass die Auswahltransistoren 605, die mit der jeweiligen Wortleitung 603 gekoppelt sind, leitend werden, d. h. durchgeschaltet werden. Eine erste Spannung oder eine zweite Spannung wird an eine der Bitleitungen 601 angelegt, um eine entsprechende Speicherzelle 604 am Kreuzungspunkt der jeweiligen Wortleitung 603 und der jeweiligen Bitleitung 601 zu aktivieren. Die erste Spannung wird angelegt, um einen ersten Widerstandszustand des ausgewählten resistiven Speicherelements 606 festzulegen, während die zweite Spannung angelegt wird, um einen zweiten Widerstandszustand des ausgewählten resistiven Speicherelements 606 festzulegen.In this embodiment of the present invention, one of the word lines becomes 603 put on a voltage so that the selection transistors 605 that with the respective word line 603 are coupled, become conductive, ie be switched through. A first voltage or a second voltage is applied to one of the bit lines 601 created to a corresponding memory cell 604 at the intersection of the respective word line 603 and the respective bit line 601 to activate. The first voltage is applied to a first resistance state of the selected resistive memory element 606 while applying the second voltage to a second resistance state of the selected resistive memory element 606 set.

Die Spannung an der Referenzleitung 602, d. h. die Referenzspannung, kann zwischen der ersten Spannung und der zweiten Spannung liegen. Auf diese Weise wird die Richtung des durch das resistive Speicherelement 606 fließenden Stroms durch Hin- und Herschalten der Spannung auf der Bitleitung 601 zwischen der ersten Spannung und der zweiten Spannung umgekehrt. Wenn diese Bitleitung 601 auf die erste Spannung gesetzt wird, welche höher als die zweite Spannung und höher als die Referenzspannung ist, fließt ein Strom von der Bitleitung 601 durch den Auswahltransistor 605 und das resistive Speicherelement 606 zu der Referenzleitung 602. Wenn die Bitleitung 601 auf die zweite Spannung gesetzt wird, die niedriger als die erste Spannung und die Referenzspannung ist, fließt ein Strom von der Referenzleitung 602 durch das resistive Speicherelement 606 und den Auswahltransistor 605 zur Bitleitung 601.The voltage at the reference line 602 , ie the reference voltage, may be between the first voltage and the second voltage. In this way, the direction of the through the resistive memory element 606 flowing current by switching the voltage on the bit line back and forth 601 vice versa between the first voltage and the second voltage. If this bit line 601 is set to the first voltage which is higher than the second voltage and higher than the reference voltage, a current flows from the bit line 601 through the selection transistor 605 and the resistive memory element 606 to the reference line 602 , When the bit line 601 is set to the second voltage lower than the first voltage and the reference voltage, a current flows from the reference line 602 through the resistive memory element 606 and the selection transistor 605 to the bit line 601 ,

Daher ist es möglich, dass der elektronische Strom durch das resistive Speicherelement 601 durch Hin- und Herschalten der Bitleitung 601 zwischen einer ersten Spannung und einer zweiten Spannung umgekehrt wird, während der Auswahltransistor 605 durch die entsprechende Spannung auf der Wortleitung 603 durchgeschaltet bleibt. Da die Referenzelektrode an eine Spannung gebunden ist, die zwischen der ersten Spannung und der zweiten Spannung liegt, wobei die zweite Spannung so niedrig wie ein Massepotential sein kann, wie beispielsweise 0 V, muss das Potenzial der Bitleitung 601 nicht unter den Pegel der zweiten Spannung gezogen werden, um einen bidirektionalen Strom zu erzeugen. Das Erzeugen einer niedrigen Spannung in einer elektronischen Schaltung, insbesondere einer Spannung unterhalb eines Massepotentials, kann zusätzliche Bauteile notwendig machen und die Komplexität der Schaltung erhöhen.Therefore, it is possible that the electronic current through the resistive memory element 601 by toggling the bit line 601 is reversed between a first voltage and a second voltage while the selection transistor 605 by the appropriate voltage on the word line 603 remains switched through. Since the reference electrode is tied to a voltage that is between the first voltage and the second voltage, where the second voltage may be as low as a ground potential, such as 0 V, the potential of the bit line must be 601 are not pulled below the level of the second voltage to produce a bidirectional current. Generating a low voltage in an electronic circuit, in particular a voltage below a ground potential, may necessitate additional components and increase the complexity of the circuit.

In dieser Ausführungsform der vorliegenden Erfindung kann die Referenzspannung auf der Referenzleitung zwischen 50% und 150% einer mittleren Spannung betragen, wobei die mittlere Spannung einer zweiten Spannung plus der Hälfte des Unterschieds zwischen der ersten Spannung und der zweiten Spannung entspricht. Die Referenzspannung auf der Referenzleitung kann auch zwischen 75% und 125% der mittleren Spannung betragen. Die Referenzspannung auf der Referenzleitung kann außerdem in etwa der mittleren Spannung entsprechen. Zum Beispiel kann die erste Spannung einem hohen Spannungspegel von 3 V und die zweite Spannung einem Massepotential von 0 V entsprechen, wobei die mittlere Spannung entsprechend bei 1,5 V liegt.In this embodiment In the present invention, the reference voltage may be on the reference line between 50% and 150% of a mean voltage, the mean voltage of a second voltage plus half of Difference between the first voltage and the second voltage equivalent. The reference voltage on the reference line can also between 75% and 125% of the mean voltage. The reference voltage on the reference line can also approximately equal to the mean voltage. For example, the first voltage a high voltage level of 3 V and the second Voltage correspond to a ground potential of 0 V, the average Voltage corresponding to 1.5V.

7 zeigt eine schematische Darstellung eines Speicherzellenfeldes gemäß einer zehnten Ausführungsform der vorliegenden Erfindung. Ein Feld 700 mit resistiven Speicherzellen 704 ist in Verbindung mit Bitleitungen 701 und Wortleitungen 703 gezeigt. Die Speicherzellen 704 sind in Spalten und Rei hen entlang der Bitleitungen 701 bzw. Wortleitungen 703 angeordnet. Eine Speicherzelle 704 weist einen Auswahltransistor 705 und ein resistives Speicherelement 706 auf. Eine bestimmte Speicherzelle 704 wird durch entsprechende Aktivierung der jeweiligen Bitleitung 701 und der jeweiligen Wortleitung 703 ausgewählt. Die resistiven Speicherelemente 706 können Widerstandselemente wie z. B. das Element 11 sein, das in Verbindung mit den 1 oder 2 beschrieben wurde, und können mit dem Auswahltransistor 705 und einer Referenzleitung 702 verbunden sein. Die Auswahltransistoren 705 weisen ein Back-Gate 711 auf, das mit einer Back-Gate-Elektrode 707 verbunden ist. 7 shows a schematic representation of a memory cell array according to a tenth embodiment of the present invention. A field 700 with resistive memory cells 704 is in connection with bit lines 701 and wordlines 703 shown. The memory cells 704 are in columns and rows along the bitlines 701 or word lines 703 arranged. A memory cell 704 has a selection transistor 705 and a resistive memory element 706 on. A specific memory cell 704 is activated by activation of the respective bit line 701 and the respective word line 703 selected. The resistive memory elements 706 can resistive elements such. For example, the item 11 be that in conjunction with the 1 or 2 has been described and can be used with the selection transistor 705 and a reference line 702 be connected. The selection transistors 705 have a back gate 711 on that with one Back-gate electrode 707 connected is.

In dieser Ausführungsform der vorliegenden Erfindung wird eine der Wortleitungen 703 auf eine Spannung gesetzt, sodass die Auswahltransistoren 705, die an die jeweilige Wortleitung 703 gekoppelt sind, leitend werden, d. h. durchgeschaltet werden. Eine erste Spannung oder eine zweite Spannung wird an eine der Bitleitungen 701 angelegt, um eine entsprechende Speicherzelle 704 am Kreuzungspunkt der jeweiligen Wortleitung 703 und der jeweiligen Bitleitung 701 zu adressieren. Die erste Spannung wird angelegt, um während eines Programmiervorgangs einen ersten Widerstandszustand des ausgewählten resistiven Speicherelements 706 festzulegen, während die zweite Spannung angelegt wird, um einen zweiten Widerstandszustand des ausgewählten resistiven Speicherelements 706 während eines Löschvorgangs festzulegen. Der erste Widerstandszustand kann einem niederohmigen Zustand entsprechen und der zweite Widerstandszustand kann einem hochohmigen Zustand entsprechen.In this embodiment of the present invention, one of the word lines becomes 703 put on a voltage so that the selection transistors 705 to the respective word line 703 are coupled, become conductive, ie be switched through. A first voltage or a second voltage is applied to one of the bit lines 701 created to a corresponding memory cell 704 at the intersection of the respective word line 703 and the respective bit line 701 to address. The first voltage is applied to a first resistance state of the selected resistive memory element during a program operation 706 while applying the second voltage to a second resistance state of the selected resistive memory element 706 during a deletion. The first resistance state may correspond to a low-resistance state, and the second resistance state may correspond to a high-resistance state.

Die Spannung an der Referenzleitung 702, d. h. die Referenzspannung, kann zwischen der ersten Spannung und der zweiten Spannung liegen. Auf diese Weise wird die Richtung des durch das resistive Speicherelement 706 fließenden Stroms durch Hin- und Herschalten der Spannung auf der Bitleitung 701 zwischen der ersten Spannung und der zweiten Spannung umgekehrt.The voltage at the reference line 702 , ie the reference voltage, may be between the first voltage and the second voltage. In this way, the direction of the through the resistive memory element 706 flowing current by switching the voltage on the bit line back and forth 701 vice versa between the first voltage and the second voltage.

Wenn die Bitleitung 701 auf die erste Spannung gesetzt wird, die höher als die zweite Spannung und höher als die Referenzspannung ist, fließt ein Strom von der Bitleitung 701 durch den Auswahltransistor 705 und das resistive Speicherelement 706 zur Referenzleitung 702. Wenn die Bitleitung 701 auf die zweite Spannung gesetzt wird, die niedriger als die erste Spannung und die Referenzspannung ist, fließt ein Strom von der Referenzleitung 702 durch das resistive Speicherelement 706 und den Auswahltransistor 705 zur Bitleitung 701.When the bit line 701 is set to the first voltage higher than the second voltage and higher than the reference voltage, a current flows from the bit line 701 through the selection transistor 705 and the resistive memory element 706 to the reference line 702 , When the bit line 701 is set to the second voltage lower than the first voltage and the reference voltage, a current flows from the reference line 702 through the resistive memory element 706 and the selection transistor 705 to the bit line 701 ,

Es ist möglich, dass der Strom durch das resistive Speicherelement 701 durch Hin- und Herschalten der Bitleitung 701 zwischen einer ersten Spannung und einer zweiten Spannung umgekehrt wird, während der Auswahltransistor 705 durch eine entsprechende Spannung auf der Wortleitung 703 durchgeschaltet bleibt. Da die Referenzelektrode an eine Spannung zwischen der ersten Spannung und der zweiten Spannung gehalten wird, wobei die zweite Spannung so gering wie ein Massepotential sein kann, z. B. 0 V, muss das Potenzial der Bitleitung 701 nicht unter den Pegel der zweiten Spannung gezogen werden, um einen bidirektionalen Strom zu erzeugen. Das Erzeugen einer niedrigen Spannung in einer elektronischen Schaltung, insbesondere einer Spannung unterhalb des Massepotentials, kann zusätzliche Bauteile erfordern und die Komplexität der Schaltung erhöhen.It is possible that the current through the resistive storage element 701 by toggling the bit line 701 is reversed between a first voltage and a second voltage while the selection transistor 705 by an appropriate voltage on the word line 703 remains switched through. Since the reference electrode is held at a voltage between the first voltage and the second voltage, wherein the second voltage may be as low as a ground potential, z. For example, 0V, must have the potential of the bit line 701 are not pulled below the level of the second voltage to produce a bidirectional current. Generating a low voltage in an electronic circuit, in particular a voltage below the ground potential, may require additional components and increase the complexity of the circuit.

In dieser Ausführungsform der vorliegenden Erfindung kann die Referenzspannung auf der Referenzleitung 50% bis 150% einer mittleren Spannung betragen, wobei die mittlere Spannung der zweiten Spannung plus der Hälfte des Unterschieds zwischen der ersten Spannung und der zweiten Spannung beträgt. Die Referenzspannung auf der Referenzleitung kann auch bei zwischen 75% und 125% der mittleren Spannung liegen. Die Referenzspannung auf der Referenzleitung kann weiterhin in etwa der mittleren Spannung entsprechen. Beispielsweise kann die erste Spannung einem hohen Spannungspegel von 3 V und die zweite Spannung einem Massepotential von 0 V entsprechen, und die mittlere Spannung infolgedessen 1,5 V betragen.In this embodiment In the present invention, the reference voltage may be on the reference line 50% to 150% of a mean voltage, the average Voltage of the second voltage plus half of the difference between the first voltage and the second voltage is. The Reference voltage on the reference line can also be at between 75% and 125% of the mean voltage are. The reference voltage on the reference line can continue in about the middle voltage correspond. For example, the first voltage may be high Voltage level of 3 V and the second voltage to a ground potential corresponding to 0 V, and the average voltage consequently 1.5 V amount.

Bei einem Lesevorgang kann eine dritte Spannung an der Bitleitung 701 angelegt werden, um den Widerstandszustand des ausgewählten resistiven Speicherelements 706 zu bestimmen. Der Unterschied zwischen der dritten Spannung und der Referenzspannung reicht nicht aus, um den Widerstandszustand des Speicherelements 706 wesentlich zu verändern. Daher kann das Element 706 zerstörungsfrei ausgelesen werden.In a read operation, a third voltage on the bit line 701 be applied to the resistance state of the selected resistive memory element 706 to determine. The difference between the third voltage and the reference voltage is insufficient to determine the resistance state of the memory element 706 to change significantly. Therefore, the element 706 be read out non-destructively.

Die Back-Gate-Elektrode 707 ist mit einer Back-Gate-Treibereinheit 710 gekoppelt. Die Back-Gate-Treibereinheit 710 stellt die Spannung an der Back-Gate-Elektrode 707 je nach Betriebsmodus ein, d. h. je nachdem, ob ein Programmier-, ein Lösch- oder ein Lesevorgang durchgeführt wird. Da das Potenzial auf den Bitleitungen 701 und/oder den Wortleitungen 703 vom Betriebsmodus abhängig sein kann, kann die Schwellenspannung des Transistor 705 ebenfalls in Abhängigkeit vom Betriebsmodus variieren. Um das Leitvermögen der Auswahltransistoren 705 in jedem Betriebsmodus, d. h. beim Programmieren, Löschen oder Lesen, zu erhöhen oder zu verringern, stellt die Back-Gate-Treibereinheit 710 die Spannung der Back-Gate-Elektrode 707 entsprechend für jeden Betriebsmodus ein. De taillierte Beispiele für Spannungen sind im Zusammenhang mit der Beschreibung der 3A bis 5B angegeben.The back gate electrode 707 is with a back gate driver unit 710 coupled. The back gate driver unit 710 represents the voltage at the back gate electrode 707 Depending on the operating mode, ie depending on whether a programming, a delete or a read operation is performed. Because the potential on the bitlines 701 and / or the wordlines 703 may depend on the operating mode, the threshold voltage of the transistor 705 also vary depending on the operating mode. To the conductivity of the selection transistors 705 in each mode of operation, ie programming, erasing or reading, increasing or decreasing, represents the back gate driver unit 710 the voltage of the back gate electrode 707 accordingly for each operating mode. Detailed examples of voltages are to be found in the description of the 3A to 5B specified.

8 zeigt eine schematische Querschnittsansicht eines Speicherbausteins mit resistiven Speicherzellen gemäß einer elften Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform wird ein Speicherzellenfeld auf einem Substrat 831 strukturiert. Das Substrat 831 kann ein p-dotiertes Siliziumsubstrat sein und weist einen isolierten Bereich 830 auf, der elektrisch von dem Substrat 831 isoliert ist, und kann über einen Kontakt 832 an ein Potential angelegt werden. Das Potenzial des isolierten Bereichs 830 kann sich daher von dem Potenzial des Substrats 831 unterscheiden, welches ein Massepotenzial sein kann. Die Isolation des Substrats 831 von dem isolierten Bereich 830 kann durch eine vergrabene horizontal und/oder vertikal ausgerichtete p-Wanne erreicht werden. Ein erster Transistoranschluss 820, ein zweiter Transistoranschluss 822 und ein Transistorkanal 821 können direkt angrenzend an den isolierten Bereich 830 angeordnet sein. Der erste Anschluss 820 und der zweite Anschluss 822 können Source- bzw. Drain-Bereiche darstellen, z. B. dotierte Bereiche eines Halbleitersubstrats. 8th shows a schematic cross-sectional view of a memory chip with resistive memory cells according to an eleventh embodiment of the present invention. In this embodiment, a memory cell array is formed on a substrate 831 structured. The substrate 831 may be a p-doped silicon substrate and has an isolated region 830 which is electrically from the substrate 831 is isolated, and can be through a contact 832 be applied to a potential. The potential of the isolated area 830 can therefore differ from the potential of the substrate 831 distinguish what can be a ground potential. The isolation of the substrate 831 from the isolated area 830 can be achieved by a buried horizontally and / or vertically oriented p-tub. A first transistor connection 820 , a second transistor connection 822 and a transistor channel 821 can be directly adjacent to the isolated area 830 be arranged. The first connection 820 and the second connection 822 may represent source and drain regions, z. B. doped regions of a semiconductor substrate.

Eine Wortleitung 802 ist in der Umgebung des Transistorkanals 821 angeordnet und eine Bitleitung 801 ist an den zweiten Transistoranschluss 822 gekoppelt. Der erste Transistoranschluss 820 ist an eine erste Elektrode 812 gekoppelt, und eine zweite Elektrode 810 ist an eine Referenzelektrode 804 gekoppelt. Eine programmierbare Widerstandsschicht 811 ist zwischen der ersten Elektrode 812 und der zweiten Elektrode 810 angeordnet.A wordline 802 is in the vicinity of the transistor channel 821 arranged and a bit line 801 is to the second transistor connection 822 coupled. The first transistor connection 820 is to a first electrode 812 coupled, and a second electrode 810 is to a reference electrode 804 coupled. A programmable resistance layer 811 is between the first electrode 812 and the second electrode 810 arranged.

Die programmierbare Widerstandsschicht 811 verändert ihren elektrischen Widerstand durch das Anlegen elektrischer Signale, während der elektrische Widerstand ohne Signale stabil bleibt. Auf diese Weise kann eine solche Schicht, oder ein Bereich einer solchen Schicht, zwei oder mehrere logische Zustände durch geeignetes Programmieren ihres elektrischen Widerstands speichern und stellt so ein Speicherelement dar. Ein binär codiertes Speicherelement kann beispielsweise einen Informationszustand „0" durch Annehmen eines hochohmigen Zustands und einen Informationszustand „1" durch Annehmen eines niederohmigen Zustands speichern.The programmable resistance layer 811 changes its electrical resistance by applying electrical signals, while the electrical resistance remains stable without signals. In this way, such a layer, or portion of such a layer, can store two or more logic states by properly programming its electrical resistance, thus constituting a memory element. For example, a binary-coded memory element may have a "0" information state by assuming a high impedance state and store an information state "1" by accepting a low-resistance state.

Handelt es sich bei der resistiven Speicherzelle um eine MRAM-Speicherzelle oder eine Spin-Torque-MRAM-Speicherzelle, kann die Speicherzelle eine dünne freie Magnetschicht aufweisen, sowie eine dünne fixierte Magnetschicht und eine isolierende Zwischensicht. Ist die resistive Speicherzelle eine PCRAM-Speicherzelle, kann die Speicherzelle ein PC-Material aufweisen, das je nach Phase unterschiedliche elektrische Widerstandszustände annimmt. Darüber hinaus kann sie einen baulichen Widerstand oder ein Heizelement aufweisen. Wenn die resistive Speicherzelle eine leitfähige CBRAM-Speicherzelle ist, kann die Schicht 811 ein Chalcogenid, wie z. B. GeSe, und ein Metall, wie z. B. Ag, aufweisen. Außerdem kann eine der Elektroden 810, 812 ein Material umfassen, beispielsweise Ag, welches in der Schicht 811 leitende Brücken ausbilden kann.When the resistive memory cell is an MRAM memory cell or a spin-torque MRAM memory cell, the memory cell may have a thin free magnetic layer, a thin fixed magnetic layer, and an intermediate insulating layer. If the resistive memory cell is a PCRAM memory cell, the memory cell may comprise a PC material which assumes different electrical resistance states depending on the phase. In addition, it may have a structural resistance or a heating element. If the resistive memory cell is a conductive CBRAM memory cell, the layer may 811 a chalcogenide, such as B. GeSe, and a metal, such as. B. Ag, have. In addition, one of the electrodes 810 . 812 comprise a material, for example Ag, which is present in the layer 811 can form conductive bridges.

Da die Wortleitung 802 eine Spannung in der Umgebung des Transistorkanals 821 anlegen kann, kann sie als Gate dienen und die elektrische Leitfähigkeit des Kanals 821 abstimmen. Der isolierte Bereich 831 kann über einen Kontakt 832 an eine Vorspannung angeschlossen werden und kann als Back-Gate die nen, wie im Verbindung mit den vorhergehenden 3A und 5B beschrieben.Because the wordline 802 a voltage in the vicinity of the transistor channel 821 can serve as a gate and the electrical conductivity of the channel 821 vote. The isolated area 831 can via a contact 832 can be connected to a bias and can be used as a back gate, as in connection with the previous ones 3A and 5B described.

Ein Programmierstrom, ein Löschstrom oder ein Lesestrom kann auf einem Pfad entlang der Bitleitung 801, dem zweiten Transistoranschluss 822, dem Transistorkanal 821, dem ersten Transistoranschluss 820, der ersten Elektrode 812, der programmierbaren Widerstandsschicht 811, der zweiten Elektrode 810 und der Referenzelektrode 804 in beide Richtungen fließen. Um das Leitvermögen des Transistorkanals in jedem Betriebsmodus, z. B. beim Programmieren, Löschen oder Lesen, zu vergrößern oder zu verringern, kann für jeden Betriebsmodus eine entsprechende Back-Gate-Spannung an das Substrat 830 angelegt werden. Detaillierte Beispiele für Spannungen sind in Verbindung mit der Beschreibung der 3A bis 5B angegeben.A program current, erase current, or read current may be on a path along the bit line 801 , the second transistor terminal 822 , the transistor channel 821 , the first transistor connection 820 , the first electrode 812 , the programmable resistance layer 811 , the second electrode 810 and the reference electrode 804 flow in both directions. In order to increase the conductivity of the transistor channel in each operating mode, e.g. As programming, erasing or reading, to increase or decrease, for each mode of operation, a corresponding back-gate voltage to the substrate 830 be created. Detailed examples of voltages are given in connection with the description of 3A to 5B specified.

Außerdem kann die Referenzelektrode 804 auf einer Spannung gehalten werden, die zwischen einer ersten Spannung auf der Bitleitung 801 und einer zweiten Spannung auf der Bitleitung 801 liegt. Durch Hin- und Herschalten der Spannung auf der Bitleitung 801 zwischen der ersten und der zweiten Spannung wird die Richtung des durch die programmierbare Widerstandsschicht 811 fließenden Stroms umgekehrt. Da die Referenzelektrode an eine Spannung zwischen der ersten und der zweiten Spannung gebunden ist, wobei die zweite Spannung so niedrig wie ein Massepotenzial, beispielsweise 0 V, sein kann, muss das Potenzial der Bitleitung 801 nicht unter die zweite Spannung gezogen werden, um einen bidirektionalen Strom zu erzeugen. Das Erzeugen einer niedrigen Spannung in einem elektronischen Schaltkreis, insbesondere einer Spannung unterhalb des Massepotenzials, kann zusätzliche Bauteile erfordern und die Schaltung aufwändiger machen.In addition, the reference electrode 804 be held at a voltage between a first voltage on the bit line 801 and a second voltage on the bit line 801 lies. By toggling the voltage on the bit line 801 between the first and second voltages, the direction of the through the programmable resistor layer 811 flowing current reversed. Since the reference electrode is tied to a voltage between the first and second voltages, where the second voltage may be as low as a ground potential, for example 0 V, the potential of the bit line must be 801 are not pulled under the second voltage to produce a bidirectional current. Generating a low voltage in an electronic circuit, particularly a voltage below ground potential, may require additional components and make the circuit more expensive.

In der vorliegenden Erfindung kann der Auswahltransistor auch durch eine Auswahleinheit ersetzt werden. Diese Auswahleinheit kann auch eine Dioden, einen Schalter, einen n-Kanal-Feldeffekttransistor, einen p-Kanal-Feldeffekttransistor, einen bipolaren Transistor oder eine SRAM-Speicherzelle aufweisen. Es wird darauf hingewiesen, dass die oben genannten Ausführungsformen im Hinblick auf einen n-Kanal-Feldeffekttransistor angegeben wurden. Es ist jedoch alternativ die Verwendung eines p-Kanal-Feldeffekttransistors möglich und von der vorliegenden Erfindung umfasst. In diesem Fall wird die Bedeutung von „höheren" und „niedrigeren" Spannungspegeln entsprechend gedeutet.In According to the present invention, the selection transistor can also by a selection unit will be replaced. This selection unit can also a diode, a switch, an n-channel field effect transistor, a p-channel field effect transistor, a bipolar transistor or an SRAM memory cell. It should be noted that the above embodiments with regard to an n-channel field effect transistor were specified. However, it is alternatively the use of a p-channel field effect transistor possible and encompassed by the present invention. In this case, the Meaning of "higher" and "lower" voltage levels interpreted accordingly.

In der vorliegenden Erfindung kann eine Speicherzelle in einer integrierten Schaltung angeordnet sein, beispielsweise als Speicherbaustein, als Speichermodul, als Mikroprozessor oder als Logikbaustein. Daher kann eine integrierte Schaltung als Schaltungsanordnung aufgefasst werden, die in und auf einem einzelnen Substrat oder in und auf mehreren Substraten umgesetzt wird. Die integrierte Schaltung kann außerdem ein Gehäuse für die Substrate und Zwischenverbindungen zur Verfügung stellen, wie z. B. Speicherchipträger und/oder Leiterplatten. In der Regel weist ein Speicherbaustein ein oder mehrere Substrat(e) mit je einer Vielzahl von Speicherzellen auf.In the present invention, a memory cell can be arranged in an integrated circuit, for example as a memory module, as a memory module, as a microprocessor or as a logic module. Therefore, an integrated circuit can be regarded as a circuit arrangement, which in and is reacted on a single substrate or in and on multiple substrates. The integrated circuit may also provide a housing for the substrates and interconnects, such as. B. memory chip carrier and / or printed circuit boards. In general, a memory module on one or more substrate (s), each having a plurality of memory cells.

11
erste Leitungfirst management
22
zweite Leitungsecond management
33
zweite Elektrodesecond electrode
1010
Auswahltransistorselection transistor
1111
resistives Speicherelementresistive storage element
1212
Referenzelektrodereference electrode
1313
Auswahltransistorselection transistor
101101
erster Anschlussfirst connection
102102
zweiter Anschlusssecond connection
103103
dritter Anschlussthird connection
104104
weiterer AnschlussAnother connection
310310
Spannung V1 Voltage V 1
311311
Widerstandresistance
312312
Auswahltransistorselection transistor
313313
resistives Speicherelementresistive storage element
314314
Referenzelektrodereference electrode
315315
Spannung VL Voltage V L
316316
Spannung V4 Voltage V 4
317317
Spannung VG Voltage V G
318318
Spannung VR Voltage V R
319319
resistives Speicherelementresistive storage element
320320
Spannung VL Voltage V L
321321
Spannung VR Voltage V R
410410
Spannung V2 Voltage V 2
411411
Widerstandresistance
412412
Auswahltransistorselection transistor
413413
resistives Speicherelementresistive storage element
414414
Referenzelektrodereference electrode
415415
Spannung VL Voltage V L
416416
Spannung V5 Voltage V 5
417417
Spannung VG Voltage V G
418418
Spannung VR Voltage V R
419419
resistives Speicherelementresistive storage element
420420
Spannung VL Voltage V L
421421
Spannung VR Voltage V R
510510
Spannung V3 Voltage V 3
511511
Widerstandresistance
512512
Auswahltransistorselection transistor
513513
resistives Speicherelementresistive storage element
514514
Referenzelektrodereference electrode
515515
Spannung VL Voltage V L
516516
Spannung V6 Voltage V 6
517517
Spannung VG Voltage V G
518518
Spannung VR Voltage V R
519519
resistives Speicherelementresistive storage element
520520
Spannung VL Voltage V L
521521
Spannung VR Voltage V R
600600
Feldfield
601601
Bitleitungbit
602602
Referenzleitungreference line
603603
Wortleitungwordline
604604
Speicherzellememory cell
605605
Auswahltransistorselection transistor
606606
resistives Speicherelementresistive storage element
700700
Feldfield
701701
Bitleitungbit
702702
Referenzleitungreference line
703703
Wortleitungwordline
704704
Speicherzellememory cell
705705
Auswahltransistorselection transistor
706706
resistives Speicherelementresistive storage element
707707
Back-Gate-ElektrodeBack-gate electrode
710710
Back-Gate-TreibereinheitBack-gate driver unit
711711
Back-GateBack-gate
801801
Bitleitungbit
802802
Wortleitungwordline
804804
Referenzelektrodereference electrode
810810
zweite Elektrodesecond electrode
811811
programmierbare Widerstandsschichtprogrammable resistance layer
812812
erste Elektrodefirst electrode
820820
erster Transistoranschlussfirst transistor terminal
821821
Transistorkanaltransistor channel
822822
zweiter Transistoranschlusssecond transistor terminal
830830
isolierter Bereichisolated Area
831831
Substratsubstratum
832832
KontaktContact

Claims (17)

Resistive Speicherzelle umfassend: – ein resistives Speicherelement (11) mit einem ersten Widerstandszustand und einem zweiten Widerstandszustand; – eine einen durchgeschalteten und einen ausgeschalteten Zustand aufweisende Auswahleinheit (13), deren erster Anschluss (101) mit einem ersten Anschluss des resistiven Speicherelements (11) verbunden ist; – eine mit einem zweiten Anschluss (102) der Auswahleinheit (13) verbundene Leitung (1), an der eine erste Spannung anliegt, um den ersten Widerstandszustand des resistiven Speicherelements (11) über die Auswahleinheit (13) im durchgeschalteten Zustand festzulegen, und an der eine zweite Spannung, die niedriger ist als die erste Spannung, anliegt, um den zweiten Widerstandszustand des resistiven Speicherelements (11) über die Auswahleinheit (13) im durchgeschalteten Zustand festzulegen; und – eine mit einem zweiten Anschluss des resistiven Speicherelements (11) verbundene Referenzelektrode (12); gekennzeichnet durch eine mit einem dritten Anschluss (103) der Auswahleinheit (13) verbundene zweite Elektrode (3), an der eine dritte Spannung während des Festlegens des ersten Widerstandszustands anliegt, und an der eine vierte Spannung während des Festlegens des zweiten Widerstandszustands anliegt.Resistive memory cell comprising: - a resistive memory element ( 11 ) having a first resistance state and a second resistance state; A selection unit having a through-connected and a switched-off state ( 13 ), whose first connection ( 101 ) with a first terminal of the resistive memory element ( 11 ) connected is; - one with a second connection ( 102 ) of the selection unit ( 13 ) connected line ( 1 ), to which a first voltage is applied in order to determine the first resistance state of the resistive memory element ( 11 ) via the selection unit ( 13 ) in the switched-through state, and at which a second voltage, which is lower than the first voltage, applied to the second resistance state of the resistive memory element ( 11 ) via the selection unit ( 13 ) in the switched-through state; and - one with a second terminal of the resistive memory element ( 11 ) connected reference electrode ( 12 ); characterized by a with a third port ( 103 ) of the selection unit ( 13 ) connected second electrode ( 3 ) to which a third voltage is applied during the determination of the first resistance state, and to which a fourth voltage is applied during the determination of the second resistance state. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass das resistive Speicherelement (11) ein Chalcogenid-Widerstandselement, ein Phasenübergangs-Widerstandselement oder ein Spin-Transfer-Widerstandselement (sein torque) umfasst.Memory cell according to claim 1, characterized in that the resistive memory element ( 11 ) comprises a chalcogenide resistance element, a phase transition resistance element or a spin transfer resistance element (its torque). Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine fünfte Spannung an der Leitung (1) anliegt, um den Zustand des resistiven Speicherelements (11) über die Auswahleinheit (13) im durchgeschalteten Zustand zu ermitteln, wobei die fünfte Spannung zwischen der ersten Spannung und der zweiten Spannung liegt.Memory cell according to claim 1 or 2, characterized in that a fifth voltage on the line ( 1 ) is applied to the state of the resistive memory element ( 11 ) via the selection unit ( 13 ) in the switched-through state, wherein the fifth voltage is between the first voltage and the second voltage. Speicherzelle nach Anspruch 3, dadurch gekennzeichnet, dass eine sechste Spannung während des Ermittelns des Zustands des resistiven Speicherelements (11) an der zweiten Elektrode anliegt (3).Memory cell according to claim 3, characterized in that a sixth voltage during the determination of the state of the resistive memory element ( 11 ) is applied to the second electrode ( 3 ). Speicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass ein Spannungspegel der Referenzelektrode (12) zwischen der ersten Spannung und der zweiten Spannung liegt.Memory cell according to one of Claims 1 to 4, characterized in that a voltage level of the reference electrode ( 12 ) is between the first voltage and the second voltage. Speicherzelle nach Anspruch 5, dadurch gekennzeichnet, dass der Spannungspegel der Referenzelektrode (12) zwischen 50% und 150% einer mittleren Spannung liegt, wobei die mittlere Spannung der zweiten Spannung plus der Hälfte des Unterschieds zwischen der ersten Spannung und der zweiten Spannung entspricht.Memory cell according to claim 5, characterized in that the voltage level of the reference electrode ( 12 ) is between 50% and 150% of a mean voltage, the average voltage corresponding to the second voltage plus one half of the difference between the first voltage and the second voltage. Speicherzelle nach Anspruch 5, dadurch gekennzeichnet, dass der Spannungspegel der Referenzelektrode (12) zwischen 75% und 125% einer mittleren Spannung liegt, wobei die mittlere Spannung der zweiten Spannung plus der Hälfte des Unterschieds zwischen der ersten Spannung und der zweiten Spannung entspricht.Memory cell according to claim 5, characterized in that the voltage level of the reference electrode ( 12 ) is between 75% and 125% of a mean voltage, the average voltage corresponding to the second voltage plus one-half the difference between the first voltage and the second voltage. Speicherzelle nach Anspruch 5, dadurch gekennzeichnet, dass der Spannungspegel der Referenzelektrode (12) in etwa einer mittleren Spannung entspricht, wobei die mittlere Spannung der zweiten Spannung plus der Hälfte des Unterschieds zwischen der ersten Spannung und der zweiten Spannung entspricht.Memory cell according to claim 5, characterized in that the voltage level of the reference electrode ( 12 ) corresponds approximately to an average voltage, wherein the average voltage corresponds to the second voltage plus half of the difference between the first voltage and the second voltage. Speicherbaustein, umfassend eine Speicherzelle gemäß einem der Ansprüche 1 bis 8.Memory module comprising a memory cell according to a the claims 1 to 8. Verfahren zum Betreiben einer integrierten Schaltung mit einer resistiven Speicherzelle, die – ein resistives Speicherelement (11) mit einem ersten Widerstandszustand und einem zweiten Widerstandszustand; – eine einen durchgeschalteten und einen ausgeschalteten Zustand aufweisende Auswahleinheit (13), deren erster Anschluss (101) mit einem ersten Anschluss des resistiven Speicherelements (11) verbunden ist; – eine mit einem zweiten Anschluss des resistiven Speicherelements (11) verbundene Referenzelektrode (12); und – eine mit einem dritten Anschluss (103) der Auswahleinheit (13) verbundene zweite Elektrode (3) aufweist, mit den Verfahrensschritten: – Setzen der Auswahleinheit (13) in den durchgeschalteten Zustand; – Anlegen eines Spannungspegels an die Referenzelektrode (12); – Anlegen einer ersten Spannung an die Auswahleinheit (13), um den ersten Widerstandszustand des resistiven Speicherelements (11) festzulegen; und – Anlegen einer zweiten Spannung, die niedriger ist als die erste Spannung, an die Auswahleinheit (13), um den zweiten Widerstandszustand des resistiven Speicherelements (11) festzulegen; gekennzeichnet durch die weiteren Verfahrensschritten: – Anlegen einer dritten Spannung an die zweite Elektrode (3) während des Festlegens des ersten Widerstandszustands des resistiven Speicherelements (11); und – Anlegen einer vierten Spannung an die zweite Elektrode (3) während des Festlegens des zweiten Widerstandszustands des resistiven Speicherelements (11).Method for operating an integrated circuit with a resistive memory cell, comprising - a resistive memory element ( 11 ) having a first resistance state and a second resistance state; A selection unit having a through-connected and a switched-off state ( 13 ), whose first connection ( 101 ) with a first terminal of the resistive memory element ( 11 ) connected is; One with a second terminal of the resistive memory element ( 11 ) connected reference electrode ( 12 ); and - one with a third port ( 103 ) of the selection unit ( 13 ) connected second electrode ( 3 ), with the method steps: - setting the selection unit ( 13 ) in the through-connected state; - applying a voltage level to the reference electrode ( 12 ); Applying a first voltage to the selection unit ( 13 ) to determine the first resistance state of the resistive memory element ( 11 ); and - applying a second voltage, which is lower than the first voltage, to the selection unit ( 13 ) to determine the second resistance state of the resistive memory element ( 11 ); characterized by the further method steps: - application of a third voltage to the second electrode ( 3 ) during the determination of the first resistance state of the resistive memory element ( 11 ); and - applying a fourth voltage to the second electrode ( 3 ) during the determination of the second resistance state of the resistive memory element ( 11 ). Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das resistive Speicherelement (11) ein Chalcogenid-Widerstandselement, ein Phasenübergangs-Widerstandselement oder ein Spin-Transfer-Widerstandselement (sein torque) umfasst.A method according to claim 10, characterized in that the resistive memory element ( 11 ) comprises a chalcogenide resistance element, a phase transition resistance element or a spin transfer resistance element (its torque). Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass eine fünfte Spannung an die Auswahleinheit (13) anliegt, um den Zustand des resistiven Speicherelements (11) zu ermitteln, wobei die fünfte Spannung zwischen der ersten Spannung und der zweiten Spannung liegt.Method according to claim 10 or 11, characterized in that a fifth voltage is applied to the selection unit ( 13 ) is applied to the state of the resistive memory element ( 11 ), the fifth voltage being between the first voltage and the second voltage. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass eine sechste Spannung an die zweite Elektrode (3) während des Ermittelns des Zustandes des resistiven Speicherelements (11) anliegt.A method according to claim 12, characterized in that a sixth voltage to the second electrode ( 3 ) during the determination of the state of the resistive memory element ( 11 ) is present. Verfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass ein Spannungspegel, der an die Referenz elektrode (12) angelegt wird, zwischen der ersten Spannung und der zweiten Spannung liegt.Method according to one of Claims 10 to 13, characterized in that a voltage level which is applied to the reference electrode ( 12 ) is applied between the first voltage and the second voltage. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass der Spannungspegel, der an der Referenzelektrode (3) angelegt wird, zwischen 50% und 150% einer mittleren Spannung liegt, wobei die mittlere Spannung der zweiten Spannung plus der Hälfte des Unterschieds zwischen der ersten Spannung und der zweiten Spannung entspricht.Method according to claim 14, characterized in that the voltage level applied to the reference electrode ( 3 ), between 50% and 150% of a mean voltage, the average voltage corresponding to the second voltage plus one half of the difference between the first voltage and the second voltage. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass der Spannungspegel, der an der Referenzelektrode (3) angelegt wird, zwischen 75% und 125% einer mittleren Spannung liegt, wobei die mittlere Spannung der zweiten Spannung plus der Hälfte des Unterschieds zwischen der ersten Spannung und der zweiten Spannung entspricht.Method according to claim 14, characterized in that the voltage level applied to the reference electrode ( 3 ) is between 75% and 125% of a mean voltage, the average voltage corresponding to the second voltage plus one half of the difference between the first voltage and the second voltage. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass der Spannungspegel, der an der Referenzelektrode (3) angelegt wird, in etwa einer mittleren Spannung entspricht, wobei die mittlere Spannung der zweiten Spannung plus der Hälfte des Unterschieds zwischen der ersten Spannung und der zweiten Spannung entspricht.Method according to claim 14, characterized in that the voltage level applied to the reference electrode ( 3 ), approximately equal to an average voltage, the average voltage corresponding to the second voltage plus half the difference between the first voltage and the second voltage.
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US6873561B2 (en) * 2002-08-12 2005-03-29 Renesas Technology Corp. Semiconductor memory device operating with low current consumption
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