DE102006058865B4 - Semiconductor memory device and method for writing data - Google Patents

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Abstract

Halbleiterspeicherbauelement mit
– einem Speicherzellenfeld mit einer Mehrzahl von Einheitsspeicherzellen, wobei eine jeweilige Einheitsspeicherzelle eine erste kapazitätslose Floating-Body-Transistor-Speicherzelle (MC), die in einem ersten Speicherblockfeld angeordnet ist, und eine zweite, komplementäre kapazitätslose Floating-Body-Transistor-Speicherzelle (MCB) umfasst, die in einem zweiten Speicherblockfeld angeordnet ist, wobei die erste Speicherzelle der Einheitsspeicherzelle Daten speichert und die zweite Speicherzelle der Einheitsspeicherzelle hier zu komplementäre Daten speichert,
– einer Mehrzahl von ersten Bitleitungen, die mit korrespondierenden ersten kapazitätslosen Floating-Body-Transistor-Speicherzellen verbunden sind, die im ersten Speicherblockfeld angeordnet sind,
– einer Mehrzahl von zweiten Bitleitungen, die operativ mit korrespondierenden zweiten kapazitätslosen Floating-Body-Transistor-Speicherzellen verbunden sind, die im zweiten Speicherblockfeld angeordnet sind,
– einem Abtastschaltkreis, der operativ zwischen dem ersten und dem zweiten Speicherblockfeld eingeschleift ist,
– einem Abtastbitleitungspaar, das operativ mit dem Abtastschaltkreis gekoppelt ist,
– einem ersten Bitleitungsauswahlschaltkreis, der selektiv eine erste Bitleitung aus der Mehrzahl von ersten Bitleitungen mit einer Abtastbitleitung des...Semiconductor memory device with
A memory cell array having a plurality of unit memory cells, each respective memory cell having a first floating body transistor memory cell (MC) disposed in a first memory block array and a second complementary floating body transistor memory cell (MCB ), which is arranged in a second memory block array, wherein the first memory cell of the unit memory cell stores data and stores the second memory cell of the unit memory cell here to complementary data,
A plurality of first bit lines connected to corresponding first floating body transistorless capacitance memory cells arranged in the first memory block array,
A plurality of second bitlines operatively connected to corresponding second capacitive floating body transistor memory cells arranged in the second memory block array,
A sense circuit operatively connected between the first and second memory block arrays,
A sample bit line pair operably coupled to the sample circuit,
A first bit line selection circuit which selectively connects a first bit line of the plurality of first bit lines to a sense bit line of the first bit line.

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung bezieht sich auf ein Haibleiterspeicherbauelement und auf ein Verfahren zum Schreiben von Daten in ein HalbleiterspeicherbauelementThe The present invention relates to a semiconductor memory device and to a method of writing data to a semiconductor memory device

Typischerweise sind Speicherzellen eines dynamischen Speicherbauelements mit direktem Zugriff (DRAM) aus einem Kondensator zum Speichern von Ladungen und aus einem Transistor zum Zugreifen auf den Kondensator aufgebaut. Ein logischer Wert einer jeden Speicherzelle wird durch eine Spannung des Kondensators bestimmt. Bei dem Versuch die Bauelementintegration zu erhöhen, werden jedoch DRAM-Speicherzellen vorgeschlagen, die aus einem einzelnen Transistor aufgebaut sind. Diese Einzeltransistorspeicherzellentypen werden hier als „kapazitätslose Floating-Body-Transistor-Speicherzellen” bezeichnet und bei einigen Ausführungen wird die Kurzform „Transistorzelle” verwendet. Während eines Schreibmodus wird die Schwellenspannung der kapazitätslosen Floating-Body-Transistor-Speicherzelle durch Wechseln des Kanalsubstratpotentials der Zelle variiert und während eines Lesevorgangs werden logische Zustände basierend auf einem Stromwert unter schieden, der durch die Zelle fließt. Dies wird nachfolgend unter Bezugnahme auf 1 detaillierter beschrieben.Typically, memory cells of a dynamic random access memory device (DRAM) are constructed of a capacitor for storing charges and a transistor for accessing the capacitor. A logical value of each memory cell is determined by a voltage of the capacitor. However, in an attempt to increase device integration, DRAM memory cells constructed from a single transistor are proposed. These single transistor memory cell types are referred to herein as "capacitive floating body transistor memory cells" and in some embodiments, the short form "transistor cell" is used. During a write mode, the threshold voltage of the floating body-transistor capacitanceless memory cell is varied by changing the channel substrate potential of the cell, and during a read operation, logic states are distinguished based on a current value flowing through the cell. This will be explained below with reference to 1 described in more detail.

1 zeigt einen schematischen Querschnitt eines Ausführungsbeispiels einer kapazitätslosen Floating-Body-Transistor-Speicherzelle. Wie dargestellt, umfasst die kapazitätslose Floating-Body-Transistor-Speicherzelle in diesem Beispiel ein Siliziumsubstrat (Si-Substrat) 100 und eine vergrabene Oxidschicht 101. Über der vergrabenen Oxidschicht 101 ist ein floatender Kanalsubstratbereich 102 positioniert, der zwischen einem Source- und Drainbereich 103 und 104 angeordnet ist. Ein Gatedielektrikum 105 und eine Gateelektrode 106 sind über dem floatenden Kanalsubstratbereich 102 ausgerichtet und Isolierschichten 107, z. B. SiO2-Schichten, werden ausgebildet, um die kapazitätslose Floating-Body-Transistor-Speicherzelle von anderen Bauelementen auf dem Substrat 100 zu trennen. 1 shows a schematic cross section of an embodiment of a capacitive floating body transistor memory cell. As shown, the capacitive floating body transistor memory cell in this example comprises a silicon substrate (Si substrate). 100 and a buried oxide layer 101 , Above the buried oxide layer 101 is a floating channel substrate area 102 positioned between a source and drain region 103 and 104 is arranged. A gate dielectric 105 and a gate electrode 106 are above the floating channel substrate area 102 aligned and insulating layers 107 , z. SiO 2 layers, are formed around the capacitive floating body transistor memory cell of other devices on the substrate 100 to separate.

Logischen Zustände „1” und „0” sind von einer Schwellenspannung Vth der kapazitätslosen Floating-Body-Transistor-Speicherzelle abhängig und Beispiele von Schreib- und Lesespannungen, die an die kapazitätslose Floating-Body-Transistor-Speicherzelle angelegt werden, sind in der nachfolgenden Tabelle 1 dargestellt. Tabelle 1 Schwellwert (Vth) Source (Vs) Gate (Vg) Drain (Vd) Schreiben „1” Niedrig 0 V 1,5 V 1,5 V Schreiben „0” Hoch 0 V 1,5 V –1,5 V Lesen n/a 0 V 1,5 V 0,2 V Logical states "1" and "0" are dependent on a threshold voltage Vth of the capacitive floating body transistor memory cell, and examples of write and read voltages applied to the capacitance floating body transistor memory cell are as follows Table 1 shown. Table 1 Threshold (Vth) Source (Vs) Gate (Vg) Drain (Vd) Write "1" Low 0V 1.5V 1.5V Write "0" High 0V 1.5V -1.5 V Read n / A 0V 1.5V 0.2V

Bei einem Schreibvorgang von Daten mit dem Wert „1” werden Vorspannungsbedingungen gesetzt, in denen Vgs > Vth und Vgd < Vth sind. Dies bewirkt, dass die Transistorzelle in einem gesättigten Bereich ar beitet. In diesem Zustand tritt am Übergang zwischen dem Drainbereich 104 und dem floatenden Kanalsubstratbereich 102 eine Stoßionisation auf. Daraus resultiert, dass Löcher in den floatenden Kanalsubstratbereich 102 injiziert werden. Dies erhöht das Potential des floatenden Kanalsubstratbereichs 102 und reduziert die Schwellenspannung Vth der kapazitätslosen Floating-Body-Transistor-Speicherzelle.When writing data of value "1", bias conditions are set in which Vgs> Vth and Vgd <Vth. This causes the transistor cell to operate in a saturated region. In this state occurs at the junction between the drain region 104 and the floating channel substrate region 102 an impact ionization on. As a result, holes in the floating channel substrate area 102 be injected. This increases the potential of the floating channel substrate region 102 and reduces the threshold voltage Vth of the capacitanceless floating body transistor memory cell.

Bei einem Schreibvorgang von Daten mit dem Wert „0” fällt die Drainspannung Vd auf eine negative Spannung ab, um eine Durchlassvorspannungsbedingung am Übergang zwischen dem floatenden Kanalsubstratbereich 102 und dem Drainbereich 104 zu erzeugen. Die Durchlassvorspannungsbedingung bewirkt, dass im floatenden Kanalsubstratbereich 102 enthaltene Löcher in den Drainbereich 104 wandern. Dies reduziert das Potential des floatenden Kanalsubstratbereichs 102 und erhöht die Schwellenspannung Vth.In a write operation of data of "0", the drain voltage Vd drops to a negative voltage to a forward bias condition at the junction between the floating channel substrate region 102 and the drain area 104 to create. The forward bias condition causes the floating channel substrate region 102 contained holes in the drainage area 104 hike. This reduces the potential of the floating channel substrate region 102 and increases the threshold voltage Vth.

Bei einem Lesevorgang werden Vorspannungsbedingungen so gesetzt, dass Vgs > Vth und Vgd > Vth gilt, so dass die Transistorzelle in ihrem linearen Bereich arbeitet. Ein Drainstrom wird gemessen und mit einem Referenzzellenstrom verglichen, um zu unterscheiden, ob die kapazitätslose Floating-Body-Transistor-Speicherzelle in einem hohen, d. h. logischen Zustand „0”, oder einem niedrigen, d. h. logischen Zustand „1”, Zustand der Schwellenspannung Vth ist. Insbesondere wird ein logischer Zustand „0” gelesen, wenn der gemessene Drainstrom niedriger als der Referenzstrom ist. Wenn der gemessene Drainstrom höher als der Referenzstrom ist, wird ein logischer Wert „1” gelesen.at For a read operation, bias conditions are set such that Vgs> Vth and Vgd> Vth applies, so that the transistor cell operates in its linear region. A drain current is measured and compared with a reference cell current to distinguish whether the capacity-less Floating body transistor memory cell in a high, d. H. logic State "0", or a low, d. H. logic state "1", state of the threshold voltage Vth is. In particular, a logic state "0" is read, when the measured drain current is lower than the reference current. When the measured drain current is higher when the reference current is, a logical value "1" is read.

Herkömmlicherweise wird der Referenzzellenstrom unter Verwendung von Referenz- oder Dummytransistorzellen erzeugt, die jeweils mit einem Zustand „0” oder „1” programmiert sind. Zusätzlich werden Referenzspannungsgeneratoren oder andere Schaltungen verwendet, um einen Referenzstrom zu erzeugen, der zwischen den Drainströmen von Referenztransistorzellen mit dem Zustand „0” und dem Zustand „1” liegt. Siehe beispielsweise US-Patent 6,567,330 vom 20. Mai 2003 von Fujita et al.Conventionally, the reference cell current is generated using reference or dummy transistor cells, each programmed with a "0" or "1" state. In addition, reference voltage generators or other circuits are used to generate a reference current that lies between the drain currents of reference transistor cells having the "0" state and the "1" state. See for example U.S. Patent 6,567,330 dated May 20, 2003 by Fujita et al.

Das Lesen der kapazitätslosen Floating-Body-Transistor-Speicherzellen ist für eine Vielzahl von Fehlern anfällig. Beispiele für solche Fehler werden nun unter Bezugnahme auf 2A bis 2C beschrieben.Reading the capacitive floating body transistor memory cells is prone to a variety of errors. Examples of such errors will now be made with reference to 2A to 2C described.

2A und 2B zeigen Stromverteilungen 201 und 202 eines Zustands „0” und eines Zustands „1” einer Anzahl von kapazitätslosen Floating-Body-Transistor-Speicherzellen und eine Referenzzellenstromverteilung 203, die mit mehreren Lesevorgängen assoziiert ist. 2A zeigt den Fall, in dem die Referenzzellenstromverteilung 203 im Bereich 210 mit der Drainstromverteilung 201 des Zustands „0” überlappt, und 2B zeigt den Fall, in dem die Referenzzellenstromverteilung 203 im Bereich 211 mit der Drainstromverteilung 202 des Zustands „1” überlappt. In beiden Fällen können Lesefehler auftreten. Die Überlappungsbedingungen 210 und 211 der 2A und 2B können aus einer Anzahl von Faktoren resultieren, die Prozessvariationen, Temperaturvariationen usw. umfassen. 2A and 2 B show current distributions 201 and 202 a state "0" and a state "1" of a number of capacitive floating body transistor memory cells and a reference cell current distribution 203 that is associated with multiple reads. 2A shows the case where the reference cell current distribution 203 in the area 210 with the drain current distribution 201 of state "0" overlaps, and 2 B shows the case where the reference cell current distribution 203 in the area 211 with the drain current distribution 202 of state "1" overlaps. In both cases, read errors can occur. The overlap conditions 210 and 211 of the 2A and 2 B may result from a number of factors including process variations, temperature variations, and so on.

2C zeigt den Fall, in dem die Drainstromverteilungen 201 und 202 der Zustände „0” und „1” der Transistorzelle einander im Bereich 212 überlappen. Dies kann aus der flüchtigen Natur der kapazitätslosen Floating-Body-Transistor-Speicherzellen resultieren. Das bedeutet, dass Lecks im floatenden Kanalsubstratbereich verursachen, dass die Schwellenspannungen Vth der Zellentransistoren driften. Es ist daher erforderlich, die kapazitätslosen Floating-Body-Transistor-Speicherzellen periodisch im Wesentlichen auf die gleiche Weise aufzufrischen, wie herkömmliche DRAM-Zellen vom Kapazitätstyp aufgefrischt werden. 2C shows the case where the drain current distributions 201 and 202 the states "0" and "1" of the transistor cell in the range 212 overlap. This may result from the transient nature of the floating body-transistor capacitance memory cells. That is, leaks in the floating channel substrate area cause the threshold voltages Vth of the cell transistors to drift. It is therefore necessary to periodically refresh the floating body transistorless memory cells in substantially the same way as conventional capacitance type DRAM cells are refreshed.

Zusätzlich zur Neigung zu den oben beschriebenen Lesefehlern weist das herkömmliche DRAM mit kapazitätslosen Floating-Body-Transistor-Speicherzellen die Unzuglänglichkeit auf, dass ein Referenzstromgenerator, Referenzspeicherzellen und andere Schaltungen zur Erzeugung des Referenzstroms erforderlich sind. Dies kann zu Schwierigkeiten führen, wenn versucht wird, die Dichte des Speicherbauelements zu erhöhen. Zudem wird durch die Auffrischungsvorgänge zur Auffrischung der Referenzspeicherzellen zusätzliche Zeit verbraucht.In addition to The tendency to read errors described above is conventional DRAM with no capacity Floating body transistor memory cell the inaccessibility on that a reference current generator, reference memory cells and other circuits are required to generate the reference current. This can lead to difficulties when trying to increase the density of the memory device. moreover is through the refreshing processes consumes additional time to refresh the reference memory cells.

Der Erfindung liegt das technische Problem zugrunde, ein Halbleiterspeicherbauelement und ein Verfahren zum Schreiben von Daten in ein Halbleiterspeicherbauelement bereitzustellen, die eine Erhöhung der Dichte des Speicherbauelements ermöglichen und schnelle Auffrischungsvorgänge zum Auffrischen von Referenzspeicherzellen erlauben.Of the The invention is based on the technical problem of a semiconductor memory device and a method of writing data into a semiconductor memory device to provide an increase allow the density of the memory device and fast refresh operations for Allow refresh of reference memory cells.

Die Erfindung löst dieses Problem durch Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Patentanspruchs 1 und eines Verfahrens zum Schreiben von Daten in ein Halbleiterspeicherbauelement mit den Merkmalen des Patentanspruchs 12.The Invention solves this problem by providing a semiconductor memory device with the features of claim 1 and a method for Writing data into a semiconductor memory device with the Features of claim 12.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.advantageous Further developments of the invention are specified in the subclaims, the text of which is hereby incorporated by reference into the description will be unnecessary To avoid repeated text.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, her kömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:Advantageous, Embodiments described below of the invention as well as those explained above for their better understanding, usual embodiments are shown in the drawings. Show it:

1 eine Querschnittsdarstellung einer herkömmlichen kapazitätslosen Floating-Body-Transistor-Speicherzelle, 1 a cross-sectional view of a conventional capacitive floating body transistor memory cell,

2A bis 2C Kennlinien von Zellenstromverteilungen von herkömmlichen kapazitätslosen Floating-Body-Transistor-Speicherzellen, 2A to 2C Characteristics of cell current distributions of conventional capacitanceless floating body transistor memory cells,

3 ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicher zellen 3 a block diagram of a memory device with capacitive floating body transistor memory cells

4A und 4B Schaltbilder eines geraden bzw. ungeraden Bitlei tungsauswahlschaltkreises 4A and 4B Schematics of an even or odd Bitlei tion selection circuit

5 ein Schaltbild eines Abtastblocks 5 a circuit diagram of a sample block

6 ein Schaltbild eines Abtastverstärkers 6 a circuit diagram of a sense amplifier

7 ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicherzellen 7 a block diagram of a memory device with capacitive floating body transistor memory cells

8 ein Schaltbild eines Abtastblocks 8th a circuit diagram of a sample block

9 ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicherzellen gemäß einer Ausführungsform der vorliegenden Erfindung, 9 10 is a block diagram of a memory device with capacitive floating body transistor memory cells according to an embodiment of the present invention,

10A und 10B ein Schaltbild eines nicht negierten (true) bzw. eines negierten (bar) Bitleitungsauswahlschaltkreises bzw. Bitleitungsselektors gemäß anderen Ausführungsformen der vorliegenden Erfindung und 10A and 10B a circuit diagram of a non-negated (true) and a negated (bar) Bitleitungsauswahlschaltkreises or Bitleitungsselektors according to other embodiments of the present invention and

11 ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicherzellen gemäß einer Ausführungsform der vorliegenden Erfindung. 11 a block diagram of a memory device with capacitive floating body transistor memory cells according to an embodiment of the present invention.

In den Zeichnungen können Abmessungen und relative Abmessungen von Schichten und Bereichen aus Gründen der Klarheit hervorgehoben und/oder vereinfacht dargestellt werden. Zudem versteht es sich, dass ein Element oder eine Schicht direkt auf oder mit einem anderen Element oder mit einer anderen Schicht oder über Zwischenelemente oder Zwischenschichten auf oder mit dem anderen Element oder der anderen Schicht angeordnet, verbunden oder gekoppelt sein kann, wenn in der Beschreibung angegeben ist, dass ein Element oder eine Schicht „auf” oder mit einem anderen Element oder einer anderen Schicht „angeordnet”, „verbunden” oder „gekoppelt” ist.In the drawings can Dimensions and relative dimensions of layers and areas establish Clarity highlighted and / or simplified. In addition, it is understood that an element or a layer directly on or with another element or with another layer or via intermediate elements or intermediate layers on or with the other element or the can be arranged, connected or coupled to another layer, if the description indicates that an element or a Layer "on" or with "arranged," "connected," or "coupled" to another element or layer.

3 ist ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicherzellen. 3 FIG. 10 is a block diagram of a memory device with floating-body-transistor capacitance-free memory cells. FIG.

Das Speicherbauelement gemäß 3 umfasst einen Speicherzellenfeldblock BLK1, der eine Mehrzahl von Subfeldblöcken SBLK<1:m> umfasst, eine Mehrzahl von geraden und ungeraden Bitleitungsauswahlschaltkreisen bzw. Bitleitungsselektoren 20-1<1:m> und 20-2<1:m> (BL: Bitleitung), eine Mehrzahl von Abtastblöcken 22-1<1:m> und 22-2<1:m>, einen Zeilendecoder 24, einen Spaltendecoder 26, einen Bitleitungsauswahlsignalgenerator 28, einen Steuersignalgenerator 30 und einen Befehlsdecoder 32.The memory device according to 3 comprises a memory cell array block BLK1 comprising a plurality of subfield blocks SBLK <1: m>, a plurality of even and odd bit line selection circuits and bit line selectors, respectively 20-1 <1: m> and 20-2 <1: meters> (BL: bit line), a plurality of sample blocks 22-1 <1: m> and 22-2 <1: m> , a row decoder 24 , a column decoder 26 , a bit line select signal generator 28 , a control signal generator 30 and a command decoder 32 ,

Jeder Subfeldblock SBLK des Speicherzellenfeldblocks BLK1 umfasst eine Mehrzahl von kapazitätslosen Floating-Body-Transistor-Speicherzellen MC. Es sei angemerkt, dass in 3 zur Vereinfachung ein einzelner Speicherzellenfeldblock BLK1 dargestellt ist und das Speicherbauelement mehrere Blöcke BLK mit der gleichen Konfiguration umfasst.Each subfield block SBLK of the memory cell array block BLK1 comprises a plurality of capacitive floating body transistor memory cells MC. It should be noted that in 3 For simplicity, a single memory cell array block BLK1 is shown and the memory device includes a plurality of blocks BLK having the same configuration.

Wie oben ausgeführt, umfasst jeder Speicherzellenfeldblock BLK1 eine Mehrzahl von Subfeldblöcken SBLK<1:m>. Die Subfeldblöcke SBLK<1:m> teilen sich die gleichen Wortleitungen WL. In 3 ist zur Vereinfachung nur eine einzelne Wortleitung WL1 dargestellt.As stated above, each memory cell array block BLK1 includes a plurality of subfield blocks SBLK <1: m>. The subfield blocks SBLK <1: m> share the same word lines WL. In 3 For simplicity, only a single word line WL1 is shown.

Jeder Subfeldblock SBLK umfasst eine Mehrzahl von Bitleitungen BL<1:k> und eine Mehrzahl von komplementären Bitleitungen BLB<1:k>. Die Bitleitungen BL<1:k> und die komplementären Bitleitungen BLB<1:k> sind alternierend angeordnet, wie aus 3 ersichtlich ist. Jede Bitleitungen BL und ihre komplementäre Bitleitung BLB werden hier zusammengefasst als „Bitleitungspaar” BL/BLB bezeichnet. Entsprechend dem Ausführungsbeispiel sind „k” Bitleitungspaare BL/BLB pro Subfeldblock SBLK vorhanden.Each subfield block SBLK comprises a plurality of bit lines BL <1: k> and a plurality of complementary bit lines BLB <1: k>. The bit lines BL <1: k> and the complementary bit lines BLB <1: k> are arranged alternately, as shown 3 is apparent. Each bit line BL and its complementary bit line BLB are collectively referred to herein as "bit line pair" BL / BLB. According to the embodiment, there are "k" bit line pairs BL / BLB per subfield block SBLK.

Eine „Einheitsspeicherzelle” bzw. ”Speicherzelleneinheit” ist in diesem Ausführungsbeispiel durch eine erste kapazitätslose Floating-Body-Transistor-Speicherzelle, die zwischen einer Bitleitungen BL und einem Referenzpotential, z. B. Masse, eingeschleift ist, und durch eine zweite kapazitätslose Floating-Body-Transistor-Speicherzelle definiert, die zwischen einer komplementären Bitleitung BLB und dem Referenzpotential eingeschleift ist. Die Einheitsspeicherzelle speichert einen logischen Wert, der durch komplementäre Schwellenspannungswerte der ersten und zweiten kapazitätslosen Floating-Body-Transistor-Speicherzelle angezeigt wird. Das bedeutet, dass jede der Einheitsspeicherzellen komplementäre erste und zweite kapazitätslose Floating-Body-Transistor-Speicherzellen umfasst, die entgegengesetzte Schwellenspannungswerte aufweisen. In diesem Ausführungsbeispiel sind die kapazitätslosen Floating-Body-Transistor-Speicherzellen NMOS-Typ-Transistoren.A "unit memory cell" or "memory cell unit" is in this embodiment by a first capacitive floating body transistor memory cell which is connected between a bit line BL and a reference potential, for. B. ground, and defined by a second capacitive floating body transistor memory cell, which is looped between a complementary bit line BLB and the reference potential. The unit memory cell stores a logic value that is indicated by complementary threshold voltage values of the first and second floating body transistorless capacitance memory cells. That is, each of the unit memory cells includes complementary first and second floating body transistorless capacitance memory cells having opposite threshold voltage values. In this embodiment, the capacitive floating body transistor memory cells are NMOS-type transistors.

Die komplementären ersten und zweiten kapazitätslosen Floating-Body-Transistor-Speicherzellen jeder Einheitsspeicherzelle werden durch die gleiche Wortleitung WL gesteuert.The complementary first and second capacity-less Floating body transistor memory cell each unit memory cell are driven by the same word line WL controlled.

Die geraden Bitleitungsauswahlschaltkreise bzw. Bitleitungsselektoren 20-1<1:m> und die ungeraden Bitleitungsauswahlschaltkreise bzw. Bitleitungsselektoren 20-2<1:m> sind auf entgegengesetzten bzw. gegenüberliegenden Seiten des entsprechenden Subfeldblocks SBLK<1:m> angeordnet. Jeder gerade Bitleitungsauswahlschaltkreis 20-1 ist mit den k/2 geradzahligen Bitleitungen BL und mit den k/2 geradzahligen komplementären Bitleitungen BLB des entsprechenden Subfeldblocks SBLK verbunden. Analog ist jeder ungerade Bitleitungsauswahlschaltkreis 20-2 mit den k/2 ungeradzahligen Bitleitungen BL und mit den k/2 ungeradzahligen komplementären Bitleitungen BLB des entsprechenden Subfeldblocks SBLK verbunden.The even bit line selection circuits or bit line selectors 20-1 <1: m> and the odd bit line selection circuits and bit line selectors, respectively 20-2 <1: m> are arranged on opposite sides of the corresponding subfield block SBLK <1: m>. Each even bit line selection circuit 20-1 is connected to the k / 2 even-numbered bit lines BL and to the k / 2 even-numbered complementary bit lines BLB of the corresponding subfield block SBLK. Analog is any odd bit line selection circuit 20-2 is connected to the k / 2 odd-numbered bit lines BL and to the k / 2 odd-numbered complementary bit lines BLB of the corresponding sub-field block SBLK.

Weiter bezugnehmend auf 3 sind die Abtastblöcke 22-1<1:m> mit den entsprechenden geraden Bitleitungsauswahlschaltkreisen 20-1<1:m> verbunden und die Abtastblöcke 22-2<1:m> sind mit den entsprechenden ungeraden Bitleitungsauswahlschaltkreisen 20-2<1:m> verbunden. Insbesondere sind komplementäre Abtastbitleitungen SBL1<1:m> und SBL1B<1:m> zwischen jedem ungeraden Bitleitungsauswahlschaltkreis 20-2<1:m> und seinem korrespondierenden Abtastblock 22-2<1:m> eingeschleift. Analog sind komplementäre Abtastbitleitungen SBL2<1:m> und SBL2B<1:m> zwischen jedem geraden Bitleitungsauswahlschaltkreis 20-1<1:m> und seinem korrespondierenden Abtastblock 22-1<1:m> eingeschleift.Further referring to 3 are the sample blocks 22-1 <1: m> with the corresponding even bit line selection circuits 20-1 <1: m> connected and the sampling blocks 22-2 <1: m> are with the corresponding odd bit line selection circuits 20-2 <1: m> connected. In particular, complementary scan bit lines SBL1 <1: m> and SBL1B <1: m> are between each odd bit line selection circuit 20-2 <1: m> and its corresponding sample block 22-2 <1: m> looped. Similarly, complementary sense bit lines SBL2 <1: m> and SBL2B <1: m> are between each even bit line selection circuit 20-1 <1: m> and its corresponding sample block 22-1 <1: m> looped.

Ausführungsbeispiele von geraden und ungeraden Bitleitungsauswahlschaltkreisen bzw. Bitleitungsselektoren 20-1 und 20-2 und den Abtastblöcken 22-1 und 22-2 werden später detaillierter beschrieben.Embodiments of even and odd bit line selection circuits or bit line selectors 20-1 and 20-2 and the sample blocks 22-1 and 22-2 will be described in more detail later.

Der Befehlsdecoder 32 erzeugt einen Aktivierungsbefehl ACT, einen Lesebefehl RD und einen Schreibbefehl WD in Reaktion auf ein Befehlssignal COM.The command decoder 32 generates an activation command ACT, a read command RD, and a write command WD in response to a command signal COM.

Der Zeilendecoder 24 reagiert auf den Aktivierungsbefehl ACT, um eine erste Zeilenadresse RA1 zu decodieren, um eine korrespondierende Wortleitungen WL zu aktivieren.The row decoder 24 responds to the activation command ACT to decode a first row address RA1 to activate a corresponding word line WL.

Der Bitleitungsauswahlsignalgenerator 28 reagiert auf den Aktivierungsbefehl ACT, um eine zweite Zeilenadresse RA2 zu decodieren, um eines der Bitleitungsauswahlsignale BS<1:k/2> zu aktivieren. Wie bereits ausgeführt, ist „k” die Anzahl von Bitleitungspaaren BL/BLB pro Subfeldblock SBLK. Die Bitleitungsauswahlsignale BS<1:k/2> werden an die geraden und ungeraden Bitleitungsauswahlschaltkreise 20-1<1:m> und 20-2<1:m> angelegt, wie aus 3 ersichtlich ist.The bit line select signal generator 28 responds to the activation command ACT to decode a second row address RA2 to activate one of the bit line selection signals BS <1: k / 2>. As already stated, "k" is the number of bit line pairs BL / BLB per subfield block SBLK. The bit line selection signals BS <1: k / 2> are applied to the even and odd bit line selection circuits 20-1 <1: m> and 20-2 <1: m> Created, like out 3 is apparent.

Der Spaltendecoder 26 reagiert auf den Lese- und Schreibbefehl RD und WD, um eine Spaltenadresse CA zu decodieren, um ein korrespondierendes oder mehrere korrespondierende der Spaltenauswahlsignale CSL<1:m> zu aktivieren. Die Spaltenauswahlsignale CSL<1:m> werden an die entsprechenden Abtastblöcke 22-1<1:m> und die entsprechenden Abtastblöcke 22-2<1:m> angelegt, wie aus 3 hervorgeht.The column decoder 26 responds to the read and write commands RD and WD to decode a column address CA to activate a corresponding one or more of the column select signals CSL <1: m>. The column select signals CSL <1: m> are applied to the corresponding sample blocks 22-1 <1: m> and the corresponding sample blocks 22-2 <1: m> Created, like out 3 evident.

Der Steuersignalgenerator 30 reagiert auf den Aktivierungsbefehl ACT, um selektiv ein Abtastverstärkerfreigabesignal SEN und eine Rückschreibsignal WB zu aktivieren. Insbesondere wird das Rückschreibsignal WB eine vorbestimmte Zeitspanne nach der Aktivierung des Abtastverstärkerfreigabesignals SEN aktiviert. Wie aus 3 ersichtlich ist, werden diese Signale an die Abtastblöcke 22-1<1:m> und 22-2<1:m> angelegt.The control signal generator 30 responds to the activation command ACT to selectively activate a sense amplifier enable signal SEN and a write-back signal WB. Specifically, the write-back signal WB is activated a predetermined period of time after the activation of the sense amplifier enable signal SEN. How out 3 As can be seen, these signals are sent to the sample blocks 22-1 <1: m> and 22-2 <1: m> created.

Zudem sind in 3 erste komplementäre Datenleitungen D1 und D1B und zweite komplementäre Datenleitungen D2 und D2B dargestellt. Die ersten komplementären Datenleitungen D1 und D1B sind mit den Abtastblöcken 22-2<1:m> verbunden und die zweiten komplementären Datenleitungen D2 und D2B sind mit den Abtastblöcken 22-1<1:m> verbunden.In addition, in 3 first complementary data lines D1 and D1B and second complementary data lines D2 and D2B. The first complementary data lines D1 and D1B are with the sample blocks 22-2 <1: m> and the second complementary data lines D2 and D2B are connected to the sample blocks 22-1 <1: m> connected.

Dem Fachmann sind verschiedene Möglichkeiten zum Implementieren des Zeilendecoders 24, des Spaltendecoders 26, des Bitleitungsauswahlschaltkreises 28, des Steuersignalgenerators 30 und des Befehlsdecoders 32 bekannt. Entsprechend wird hier zur Verkürzung auf detaillierte Schaltungskonfigurationen dieser Komponenten verzichtet.Those skilled in the art will appreciate various ways to implement the row decoder 24 , the column decoder 26 , the bit line selection circuit 28 , the control signal generator 30 and the command decoder 32 known. Accordingly, here is omitted for brevity on detailed circuit configurations of these components.

Beispiele des geraden und ungeraden Bitleitungsauswahlschaltkreises 20-1 und 20-2 aus 3 werden nun unter Bezugnahme auf 4A und 4B beschrieben. Insbesondere zeigt 4A ein Schaltbild eines Ausführungsbeispiels eines geraden Bitleitungsauswahlschaltkreises 20-1, und 4B zeigt ein Schaltbild eines Ausführungsbeispiels eines ungeraden Bitleitungsauswahlschaltkreises 20-2.Examples of even and odd bit line selection circuit 20-1 and 20-2 out 3 are now referring to 4A and 4B described. In particular shows 4A a circuit diagram of an embodiment of a straight bit line selection circuit 20-1 , and 4B shows a circuit diagram of an embodiment of an odd bit line selection circuit 20-2 ,

Wie aus 4A hervorgeht, umfasst der gerade Bitleitungsauswahlschaltkreis in diesem Beispiel geradzahlige NMOS-Transistorpaare N18-2, N18-4, ..., N18-k, die zwischen entsprechenden geradzahligen Bitleitungspaaren BL2/BLB2, BL4/BLB4, ..., BLk/BLBk und den komplementären Abtastbitleitungen SBL2 und SBL2B eingeschleift sind. Wie oben bereits ausgeführt, sind die komplementären Abtastbitleitungen SBL2/SBL2B mit einem korrespondierenden Abtastblock 22-1 verbunden. Die geradzahligen NMOS-Transistorpaare N18-2, N18-4, ..., N18-k werden entsprechend von den Bitleitungsauswahlsignalen BS<1:k/2> gesteuert. Wie oben bereits ausgeführt, werden die Bitleitungsauswahlsignale BS<1:k/2> durch den Bitleitungsauswahlsignalgenerator 28 erzeugt. Der gerade Bitleitungsauswahlschaltkreis gemäß 4A reagiert auf die Bitleitungsauswahlsignale BS<1:k/2>, um selektiv ein beliebiges der geradzahligen Bitleitungspaare BL2/BLB2, BL4/BLB4, ..., BLk/BLBk mit den komplementären Abtastbitleitungen SBL2/SBL2B zu verbinden.How out 4A 2, the even bit-line selection circuit in this example comprises even-numbered NMOS transistor pairs N18-2, N18-4, ..., N18-k, which are connected between corresponding even-numbered bit line pairs BL2 / BLB2, BL4 / BLB4,..., BLk / BLBk and the complementary sense bit lines SBL2 and SBL2B are looped. As already stated above, the complementary sample bit lines are SBL2 / SBL2B with a corresponding sample block 22-1 connected. The even-numbered NMOS transistor pairs N18-2, N18-4, ..., N18-k are respectively controlled by the bit line selection signals BS <1: k / 2>. As already stated above, the bit line selection signals BS <1: k / 2> are generated by the bit line selection signal generator 28 generated. The even bit line selection circuit according to 4A is responsive to the bitline selection signals BS <1: k / 2> to selectively connect any of the even-numbered bitline pairs BL2 / BLB2, BL4 / BLB4, ..., BLk / BLBk to the complementary sense bitlines SBL2 / SBL2B.

Der ungerade Bitleitungsauswahlschaltkreis aus 4B umfasst ungeradzahlige NMOS-Transistorpaare N18-1, N18-3, ..., N18-(k – 1), die zwischen entsprechenden ungeradzahligen Bitleitungspaaren BL1/BLB1, BL3/BLB3, ..., BL(k – 1)/BLB(k – 1) und den komplementären Abtastbitleitungen SBL1 und SBL1B eingeschleift sind. Wie oben bereits ausgeführt, sind die komplementären Abtastbitleitungen SBL1/SBL1B mit einem korrespondierenden Abtastblock 22-2 verbunden. Die ungeradzahligen NMOS-Transistorpaare N18-1, N18-3, ..., N18-(k – 1) werden entsprechend von den Bitleitungsauswahlsignalen BS<1:k/2> gesteuert, die durch den Bitleitungsauswahlsignalgenerator 28 erzeugt werden. Der ungerade Bitleitungsauswahlschaltkreis gemäß 4B reagiert auf die Bitleitungsauswahlsignale BS<1:k/2>, um selektiv ein beliebiges der ungeradzahligen Bitleitungspaare BL1/BLB1, BL3/BLB3, ..., BL(k – 1)/BLB(k – 1) mit den komplementären Abtastbitleitungen SBL1/SBL1B zu verbinden.The odd bit line selection circuit off 4B comprises odd-numbered NMOS transistor pairs N18-1, N18-3, ..., N18- (k-1) connected between respective odd-numbered bit line pairs BL1 / BLB1, BL3 / BLB3, ..., BL (k-1) / BLB (k-1) and the complementary sample bit lines SBL1 and SBL1B are looped. As stated above, the complementary sample bit lines SBL1 / SBL1B are with a corresponding sample block 22-2 connected. The odd-numbered NMOS transistor pairs N18-1, N18-3, ..., N18- (k-1) are respectively controlled by the bit line select signals BS <1: k / 2>, which are inputted by the bit line select signal generator 28 be generated. The odd bit line selection circuit according to 4B is responsive to the bitline selection signals BS <1: k / 2> for selectively selecting any of the odd-numbered bitline pairs BL1 / BLB1, BL3 / BLB3, ..., BL (k-1) / BLB (k-1) with the complementary sense bitlines SBL1 / SBL1B to connect.

5 ist ein Schaltbild eines Ausführungsbeispiels eines der Abtastblöcke 22-1<1:m> von 3. Die Abtastblöcke 22-2<1:m> von 3 sind jeweils entsprechend konfiguriert, so dass zur Vermeidung von Wiederholungen hier auf eine detaillierte Beschreibung verzichtet wird. 5 Fig. 12 is a circuit diagram of an embodiment of one of the sample blocks 22-1 <1: m> from 3 , The sample blocks 22-2 <1: m> from 3 are each configured accordingly, so that a detailed description is omitted here to avoid repetition.

Wie aus 5 hervorgeht, ist der Abtastblock 22-1 zwischen den komplementären Abtastbitleitungen SBL2/SBL2B eingeschleift, siehe 3 und 4, und umfasst Pegelbegrenzer LM1 und LM2, einen Abtastverstärker SA, ein Rückschreibgatter WBG, einen Zwischenspeicher LA und ein Spaltenauswahlgatter CSG.How out 5 is apparent, is the sample block 22-1 between the complementary sense bit lines SBL2 / SBL2B, see 3 and 4 , and comprises level limiters LM1 and LM2, a sense amplifier SA, a write-back gate WBG, a latch LA, and a column select gate CSG.

Der Pegelbegrenzer LM1 umfasst einen Komparator COM2, der eine Spannung auf der Abtastbitleitung SBL2 mit einer Begrenzungsspannung VBLR vergleicht, und einen NMOS-Transistor N10, der auf die Ausgabe des Komparators COM2 reagiert, um die Spannung auf der Abtastbitleitung SBL2 zu begrenzen, so dass diese die Begrenzungsspannung VBLR nicht übersteigt. Analog umfasst der Pegelbegrenzer LM2 einen Komparator COM3, der eine Spannung auf der Abtastbitleitung SBL2B mit der Begrenzungsspannung VBLR vergleicht, und einen NMOS-Transistor N11, der auf die Ausgabe des Komparators COM3 reagiert, um die Spannung auf der Abtastbitleitung SBL2B zu begrenzen, so dass diese die Begrenzungsspannung VBLR nicht übersteigt.Of the Level limiter LM1 comprises a comparator COM2, which is a voltage on sense bit line SBL2 with a clamp voltage VBLR and an NMOS transistor N10 responsive to the output of the Comparator COM2 responds to the voltage on the sense bit line SBL2 so that it does not exceed the limiting voltage VBLR. Similarly, the level limiter LM2 comprises a comparator COM3, the a voltage on the sense bit line SBL2B with the clamp voltage VBLR compares, and an NMOS transistor N11, to the output of the comparator COM3 responds to the voltage on the sense bit line SBL2B so that it does not exceed the limiting voltage VBLR.

Der Abtastverstärker SA wird durch das Abtastverstärkerfreigabesignal SEN freigegeben und erzeugt Spannungen, die mit Strömen Ic und Icb der Abtastbitleitungen SBL2 und SBL2B korrespondieren. Die Spannungen werden verglichen und ein Vergleichsergebnis wird als logischer Wert an einem Knoten „a” aus 5 ausgegeben. Wenn beispielsweise eine kapazitätslose Floating-Body-Transistor-Speicherzelle (MC), die mit der Abtastbitleitung SBL2 verbunden ist, den Zustand „1” aufweist, und die komplementäre Transistorzelle (MCB), die mit der Abtastbitleitung SBL2B verbunden ist, den Zustand „0” aufweist, ist der Strom Ic größer als der Strom Icb. Dies resultiert daraus, dass die Schwellenspannung der Transistorzelle MC niedriger als die Schwellenspannung der komplementären Transistorzelle MCB ist. In diesem Fall wird ein logischer Spannungswert von „0” an den Knoten „a” angelegt.The sense amplifier SA is enabled by the sense amplifier enable signal SEN and generates voltages corresponding to currents Ic and Icb of the sense bit lines SBL2 and SBL2B. The voltages are compared and a comparison result is output as a logical value at a node "a" 5 output. For example, if a capacitive floating body transistor memory cell (MC) connected to the sense bit line SBL2 has the state of "1", and the complementary transistor cell (MCB) connected to the sense bit line SBL2B has the state of "0 ", The current Ic is greater than the current Icb. This results from the fact that the threshold voltage of the transistor cell MC is lower than the threshold voltage of the complementary transistor cell MCB. In this case, a logic voltage value of "0" is applied to the node "a".

Die Zwischenspeicherschaltung LA umfasst Inverter I3 und I4, die durch Versorgungsspannungen V1 und V2 getrieben werden und bewirken, dass der Zwischenspeicherknoten „b” auf einen entgegengesetzten Pegel des Zwischenspeicherknotens „a” getrieben wird. Die Versorgungsspannung V1 ist eine positive Spannung, die verwendet wird, um Daten mit dem Wert „1” in eine der komplementären Transistorzellen MC und MCB zu schreiben, und die Versorgungsspannung V2 ist eine negative Spannung, die verwendet wird, um Daten mit dem Wert „0” in die andere der komplementären Transistorzellen MCB zu schreiben, siehe beispielsweise die Werte der Drainspannung Vd zum Schreiben des Werts „1” und des Werts „0”, die im Zusammenhang mit Tabelle 1 beschrieben wurden. Mit diesen Beispielen entspricht die Spannung V1 ungefähr 1,5 V und V2 entspricht ungefähr –1,5 V.The Latch circuit LA includes inverters I3 and I4, which are implemented by Supply voltages V1 and V2 are driven and cause the cache node "b" on a opposite level of the latching node "a" driven becomes. The supply voltage V1 is a positive voltage, the is used to input data with the value "1" into one of the complementary transistor cells MC and MCB to write, and the supply voltage V2 is one negative voltage, which is used to enter data with the value "0" in the others of the complementary ones To write transistor cells MCB, see for example the values the drain voltage Vd for writing the value "1" and the value "0" written in the In connection with Table 1 were described. With these examples the voltage V1 corresponds approximately 1.5 V and V2 corresponds to approximately -1.5 V.

Das Rückschreibgatter WBG umfasst einen NMOS-Transistor N12, der zwischen dem Knoten „a” und der Abtastbitleitung SBL2B eingeschleift ist, und einen NMOS-Transistor N13, der zwischen dem Knoten „b” und der Abtastbitleitung SBL2 eingeschleift ist. Das Rückschreibgatter WBG wird während eines Schreibvorgangs durch das Rückschreibsignal WB vom Steuersignalgenerator 30 aus 3 freigegeben, um jeweils Daten von den Knoten „a” und „b” an die Abtastbitleitungen SBL2B bzw. SBL2 zu übertragen.The write-back gate WBG comprises an NMOS transistor N12 connected between the node "a" and the sense bit line SBL2B is connected, and an NMOS transistor N13 connected between the node "b" and the sense bit line SBL2. The write-back gate WBG is written by the control signal generator during a write operation by the write-back signal WB 30 out 3 is enabled to transfer data from the nodes "a" and "b" to the sense bit lines SBL2B and SBL2, respectively.

Das Spaltenauswahlgatter CSG umfasst einen NMOS-Transistor N14, der zwischen dem Knoten „a” und der Datenleitung D2B eingeschleift ist, und einen NMOS-Transistor N15, der zwischen dem Knoten „b” und der Datenleitung D2 eingeschleift ist. Das Spaltenauswahlgatter CSG wird während Lese- und Schreibvorgängen durch das Spaltenauswahlsignal CSL vom Spaltendecoder 26 aus 3 freigegeben, um jeweils Daten von den Knoten „a” und „b” zu und von den Datenleitungen D2B und D2 zu übertragen.The column selection gate CSG comprises an NMOS transistor N14 connected between the node "a" and the data line D2B, and an NMOS transistor N15 connected between the node "b" and the data line D2. The column select gate CSG is read by the column select signal CSL from the column decoder during reads and writes 26 out 3 is enabled to transfer data from nodes "a" and "b" to and from data lines D2B and D2, respectively.

6 ist ein Schaltbild eines Ausführungsbeispiels des Abtastverstärkers SA aus 5. Wie dargestellt, umfasst der Abtastverstärker SA Spannungskonverter CV1 und CV2 und einen Komparator COM4. Ein Knoten „b1” des Spannungskonverters CV1 ist mit dem Pegelbegrenzer LM1 aus 5 verbunden und ein Knoten „b2” des Spannungskonverters CV2 ist mit dem Pegelbegrenzer LM2 aus 5 verbunden. 6 is a circuit diagram of an embodiment of the sense amplifier SA 5 , As shown, the sense amplifier SA includes voltage converters CV1 and CV2 and a comparator COM4. A node "b1" of the voltage converter CV1 is off with the level limiter LM1 5 and a node "b2" of the voltage converter CV2 is connected to the level limiter LM2 5 connected.

Jeder der Spannungskonverter CV1 und CV2 umfasst einen PMOS-Transistor P1, der als Stromquelle wirkt, die vom Abtastfreigabesignal SEN freigegeben wird, PMOS-Transistoren P2 und P3, die als Stromspiegel wirken, und einen NMOS-Transistor N16, der als Diode wirkt. Wie dem Fachmann verständlich ist, werden die Abtastbitleitungsströme Ic und Icb als Spannungen an den entsprechenden Eingängen Sn und SnB des Komparators COM4 abgebildet. Der Komparator COM4 gibt ein Vergleichsergebnis, d. h. einen logischen Wert „1” oder einen logischen Wert „0”, am Knoten „a” von 5 aus, wie bereits ausgeführt.Each of the voltage converters CV1 and CV2 includes a PMOS transistor P1 acting as a current source enabled by the sample enable signal SEN, PMOS transistors P2 and P3 acting as a current mirror, and a NMOS transistor N16 acting as a diode. As will be understood by those skilled in the art, the sample bitline currents Ic and Icb are mapped as voltages at the respective inputs Sn and SnB of the comparator COM4. The comparator COM4 outputs a comparison result, ie a logical value "1" or a logic value "0", at the node "a" of 5 off, as already stated.

Eine Funktionsweise des Speicherbauelements von 3 bis 6 wird nun beschrieben. Insbesondere wird zuerst ein „Aktivierungsvorgang” beschrieben, in dem eine Wortleitung WL aktiviert ist und Abtastbitleitungen SBL1 und SBL2 ausgewählt sind. Der Aktivierungsvorgang wird vor der Ausführung eines Schreib- oder Lesevorgangs ausgeführt. Dann werden die Schreib- und Lesevorgänge der Reihe nach beschrieben.An operation of the memory device of 3 to 6 will now be described. In particular, an "activation process" is first described in which a word line WL is activated and sense bit lines SBL1 and SBL2 are selected. The activation process is performed before a write or read operation is performed. Then, the writing and reading operations are sequentially described.

Während des Aktivierungsvorgangs aktiviert der Zeilendecoder 24 eine der Wortleitungen WL in Reaktion auf den Aktivierungsbefehl ACT und dem ersten Zeilenadressensignal RA1 auf einen hohen Pegel HIGH. Zudem aktiviert der Bitleitungsauswahlsignalgenerator 28 eines der Bitleitungsauswahlsignale BS<1:k/2> in Reaktion auf den Aktivierungsbefehl ACT und die zweite Zeilenadresse RA2. Als Ergebnis verbindet der gerade Bitleitungsauswahlschaltkreis 20-1 eines der geradzahligen Bitleitungspaare BL/BLB mit den Abtastbitleitungen SBL2 und SBL2B, und der ungerade Bitleitungsauswahlschaltkreis 20-2 verbindet eines der ungeradzahligen Bitleitungspaare BL/BLB mit den Abtastbitleitungen SBL1 und SBL1B. Der Steuersignalgenerator 30 aktiviert das Abtastfreigabesignal SEN und das Rückschreibsignal WB. In Reaktion auf das aktivierte Abtastfreigabesignal SEN wird der Abtastverstärker SA in jedem Abtastblock 22-1 und 22-2 freigegeben, wodurch Stromunterschiede zwischen den ausgewählten Abtastbitleitungspaaren SBL/SBLB verstärkt und als komplementäre Spannungen an den Knoten „a” und „b” der Zwischenspeicherschaltung LA dargestellt werden. In Reaktion auf das aktivierte Rückschreibsignal WB speichern die Abtastblöcke 22-1 und 22-2 die komplementären Spannungen auf die ausgewählten Abtastbitleitungspaaren SBL/SBLB zurück. Auf diese Weise wird ein Auffrischungsvorgang ausgeführt.During the activation process, the row decoder activates 24 one of the word lines WL in response to the activation command ACT and the first row address signal RA1 to a high level HIGH. In addition, the bit line selection signal generator activates 28 one of the bit line selection signals BS <1: k / 2> in response to the activation command ACT and the second row address RA2. As a result, the even bit line selecting circuit connects 20-1 one of the even-numbered bit line pairs BL / BLB with the sense bit lines SBL2 and SBL2B, and the odd bit line selection circuit 20-2 connects one of the odd-numbered bit line pairs BL / BLB to the sense bit lines SBL1 and SBL1B. The control signal generator 30 activates the scan enable signal SEN and the write-back signal WB. In response to the activated scan enable signal SEN, the sense amplifier SA in each sample block 22-1 and 22-2 enabled, whereby current differences between the selected Abtastbitleitungspaaren SBL / SBLB amplified and represented as complementary voltages at the nodes "a" and "b" of the latch circuit LA. In response to the activated write-back signal WB, the sample blocks store 22-1 and 22-2 the complementary voltages back to the selected sample bit line pairs SBL / SBLB. In this way, a refresh operation is performed.

Während eines Schreibvorgangs decodiert der Befehlsdecoder 32 einen Schreibbefehl WR und der Spaltendecoder 26 aktiviert eine der Spaltenauswahlleitungen CSL<1:m> in Reaktion auf den Schreibbefehl WR und eine Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Spaltenauswahlgatter CSG geöffnet und komplementäre Schreibdaten auf den Datenleitungen D1/D1B und D2/D2B werden zu den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1 und 22-2 übertragen, die mit den aktivierten Auswahlleitungen CSL verbunden sind. Zusätzlich wird das Rückschreibsignal WB freigegeben, um die komplementären Schreibdaten von den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1 und 22-2 an die ausgewählten Abtastbitleitungspaare SBL/SBLB zu übertragen.During a write operation, the command decoder decodes 32 a write command WR and the column decoder 26 activates one of the column selection lines CSL <1: m> in response to the write command WR and a column address CA. As a result, the corresponding column selection gates CSG are opened and complementary write data on the data lines D1 / D1B and D2 / D2B become the nodes "a" and "b" of the latches LA of the sample blocks 22-1 and 22-2 transmitted, which are connected to the activated selection lines CSL. In addition, the write-back signal WB is enabled to receive the complementary write data from the nodes "a" and "b" of the latches LA of the sample blocks 22-1 and 22-2 to the selected sampling bit line pairs SBL / SBLB.

Wenn beispielsweise Daten mit dem Wert „1” in eine ausgewählte Einheitsspeicherzelle geschrieben werden, die mit einem ungeradzahligen Bitleitungspaar BL/BLB verbunden ist, wird eine hohe Spannung HIGH an die Datenleitung D1 angelegt und eine niedrige Spannung LOW wird an die Datenleitung D1B angelegt. Dadurch wird eine hohe Spannung HIGH an den Knoten „b” des korrespondierenden Zwischenspeichers LA angelegt und eine niedrige Spannung LOW wird an den Knoten „a” des korrespondierenden Zwischenspeichers LA angelegt. Die Versorgungsspannung V1, die größer als die hohe Spannung HIGH sein kann, wird dann an die Abtastbitleitung SBL1 angelegt und die Versorgungsspannung V2, die niedriger als die niedrige Spannung LOW sein kann, wird dann an die Abtastbitleitung SBL1B angelegt. Daher speichert die kapazitätslose Floating-Body-Transistor-Speicherzelle MC, die mit der Abtastbitleitung SBL1 verbunden ist, Daten mit dem Wert „1” und die kapazitätslose Floating-Body-Transistor-Speicherzelle MC, die mit der Abtastbitleitung SBL1B verbunden ist, speichert Daten mit dem Wert „0”. Bei diesem Ausführungsbeispiel repräsentieren diese komplementären Daten den Datenwert „1” in der Einheitsspeicherzelle.For example, when data of value "1" is written in a selected unit memory cell connected to an odd-numbered bit line pair BL / BLB, a high voltage HIGH is applied to the data line D1 and a low voltage LOW is applied to the data line D1B. Thereby, a high voltage HIGH is applied to the node "b" of the corresponding latch LA and a low voltage LOW is applied to the node "a" of the corresponding latch LA. The supply voltage V1, which may be higher than the high voltage HIGH, is then applied to the sense bit line SBL1 and the supply voltage V2, which may be lower than the low voltage LOW, is then applied to the sense bit line SBL1B. Therefore, the capacity stores Loosely floating body transistor memory cell MC connected to sense bit line SBL1, data "1" and floating body transistorless memory cell MC connected to sense bit line SBL1B store data with the value "0". In this embodiment, these complementary data represent the data value "1" in the unit memory cell.

Während eines Lesevorgangs decodiert der Befehlsdecoder 32 einen Lesebefehl RD und der Spaltendecoder 26 aktiviert eine der Spaltenauswahlleitungen CSL<1:m> in Reaktion auf den Lesebefehl RD und die Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Spaltenauswahlgatter CSG geöffnet und komplementäre Lesedaten werden von den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1 und 22-2, die mit der aktivierten Auswahlleitung CSL verbunden sind, zu den Datenleitungen D1/D1B und D2/D2B übertragen.During a read, the command decoder decodes 32 a read command RD and the column decoder 26 activates one of the column selection lines CSL <1: m> in response to the read command RD and the column address CA. As a result, the corresponding column selection gates CSG are opened, and complementary read data from the nodes "a" and "b" become the latches LA of the sample blocks 22-1 and 22-2 , which are connected to the activated select line CSL, transmitted to the data lines D1 / D1B and D2 / D2B.

Bei dem oben beschriebenen Ausführungsbeispiel werden komplementäre kapazitätslose Floating-Body-Transistor-Speicherzellen verwendet, um jede Einheitsspeicherzelle zu definieren. Daher bietet die Ausführungsform den Vorteil einer kapazitätslosen Speicherzellenstruktur mit einer hohen Dichte, während gleichzeitig der Bedarf an Referenz- oder Dummyzellen Referenzstromgeneratoren und anderen herkömmlichen Schaltkreisen vermieden wird, die zum Lesen von logischen Werten der Transistorzellen erforderlich sind. Zudem wird durch das Vermeiden der Bereitstellung von Referenzzellen die Verarbeitungszeit durch die Auffrischung der Referenzzellen nicht vergrößert.at the embodiment described above become complementary capacity-less Floating body transistor memory cells used to each unit memory cell define. Therefore, the embodiment offers the advantage of capacity-less Memory cell structure with a high density, while at the same time the need on reference or dummy cell reference generators and others usual Circuitry is avoided, which is used to read logical values the transistor cells are required. In addition, by avoiding the provision of reference cells through the processing time the refresher of the reference cells is not increased.

Bei dem im Zusammenhang mit 3 bis 6 beschriebenen Ausführungsbeispiel werden die Datenleitungen DL1/DL1B und DL2/DL2B verwendet, um sowohl Lese- als auch Schreibdaten von und zu den komplementären kapazitätslosen Floating-Body-Transistor-Speicherzellen zu übertragen. Eine alternative Ausführungsform wird nun unter Bezugnahme auf 7 und 8 beschrieben, bei der getrennte Lese- und Schreibdatenleitungen bereitgestellt werden.When related to 3 to 6 described embodiment, the data lines DL1 / DL1B and DL2 / DL2B are used to transmit both read and write data from and to the complementary floating body transistorless memory cells. An alternative embodiment will now be described with reference to FIG 7 and 8th in which separate read and write data lines are provided.

7 ist ein Blockdiagramm eines Speicherbauelements 7 entspricht 3 außer, dass (a) 7 Multispeicherblöcke BLK<1:i> und damit assoziierte Schaltkreise zeigt, (b) 7 eine andere Datenleitungsstruktur, nämlich Lesedatenleitungen RD1/RD1B und RD2/RD2B und Schreibdatenleitungen WD1 und WD2 zeigt, und (c) eine Spaltenauswahlschaltung bzw. ein Spaltendecoder 26' aus 7 getrennte Lesespaltenauswahlleitungen RCSL<1:m> und Schreibspaltenauswahlleitungen WCSL<1:m> aufweist. 7 is a block diagram of a memory device 7 corresponds to 3 except that (a) 7 Multi-Memory Blocks BLK <1: i> and Associated Circuits Show, (b) 7 another data line structure, namely, read data lines RD1 / RD1B and RD2 / RD2B and write data lines WD1 and WD2, and (c) a column selection circuit and a column decoder, respectively 26 ' out 7 separate read column selection lines RCSL <1: m> and write column selection lines WCSL <1: m>.

Die Ausführungsform gemäß 7 ist bis auf die nachfolgenden detaillierten Ausführungen ähnlich zur Ausführungsform gemäß 3. Gleiche Elemente sind in den beiden Zeichnungen mit den gleichen Be zugszeichen bezeichnet, und um Wiederholungen zu vermeiden, wird auf eine detaillierte Beschreibung von Gemeinsamkeiten der beiden Ausführungsformen verzichtet.The embodiment according to 7 is similar to the embodiment according to except the following detailed embodiments 3 , Like elements are denoted by the same reference numerals in the two drawings, and to avoid repetition, a detailed description of commonalities of the two embodiments will be omitted.

Unter Bezugnahme auf 7 umfasst das Speicherbauelement Abtastblöcke 22-1<1:m>' und Abtastblöcke 22-2<1:m>', die auf entgegengesetzten bzw. gegenüberliegenden Seiten eines jeweiligen Speicherblocks BLK<1:i> angeordnet sind. Wie im Ausführungsbeispiel gemäß 3 sind die Abtastblöcke 22-1<1:m>' mit korrespondierenden geraden Bitleitungsauswahlschaltkreisen 20-1<1:m> verbunden und die Abtastblöcke 22-2<1:m>' sind mit korrespondierenden ungeraden Bitleitungsauswahlschaltkreisen 20-2<1:m> verbunden. Zudem sind die Abtastblöcke 22-1<1:m>' im Unterschied zur Ausführungsform gemäß 3 mit den Lesedatenleitungen RD2/RD2B und der Schreibdatenleitung WD2 verbunden und die Abtastblöcke 22-2<1:m>' sind mit den Lesedatenleitungen RD1/RD1B und der Schreibdatenleitung WD1 verbunden.With reference to 7 For example, the memory device includes sample blocks 22-1 <1: m>' and sample blocks 22-2 <1: m>' which are arranged on opposite sides of a respective memory block BLK <1: i>. As in the embodiment according to 3 are the sample blocks 22-1 <1: m>' with corresponding even bitline selection circuits 20-1 <1: m> connected and the sampling blocks 22-2 <1: m>' are with corresponding odd bit line selection circuits 20-2 <1: m> connected. In addition, the sample blocks 22-1 <1: m>' in contrast to the embodiment according to 3 connected to the read data lines RD2 / RD2B and the write data line WD2 and the sample blocks 22-2 <1: m>' are connected to the read data lines RD1 / RD1B and the write data line WD1.

8 ist ein Schaltbild eines Ausführungsbeispiels des in 7 dargestellten Abtastblocks 22-11'. Die verbleibenden Abtastblöcke 22-1<2:m>' und 22-2<1:m>' eines jeden Speicherblocks BLK sind analog konfiguriert. 8th is a circuit diagram of an embodiment of the in 7 illustrated sample block 22-11 ' , The remaining sample blocks 22-1 <2: m>' and 22-2 <1: m>' of each memory block BLK are configured analogously.

Unter Bezugnahme auf 8 umfasst der Abtastblock 22-11' Pegelbegrenzer LM1 und LM2, einen Abtastverstärker SA, einen Zwischenspeicher LA und ein Rückschreibgatter WBG. Diese Elemente sind ähnlich zu den gleich bezeichneten Elementen der vorher beschriebenen 5 ausgeführt.With reference to 8th includes the sample block 22-11 ' Level limiter LM1 and LM2, a sense amplifier SA, a latch LA and a write-back gate WBG. These elements are similar to the like labeled elements of those previously described 5 executed.

Zusätzlich umfasst der Abtastblock 22-11' ein Lesespaltenauswahlgatter RCSG und ein Schreibspaltenauswahlgatter WCSG.In addition, the sample block includes 22-11 ' a read column selection gate RCSG and a write column selection gate WCSG.

Das Lesespaltenauswahlgatter RCSG umfasst NMOS-Transistoren N19 und N20, die zwischen der Lesedatenleitung RD2 und einem Referenzpotential, z. B. Masse, eingeschleift sind, und NMOS-Transistoren N21 und N22, die zwischen der Lesedatenleitung RD2B und dem Referenzpotential eingeschleift sind. Die NMOS-Transistoren N19 und N21 werden durch das Lesespaltenauswahlsignal RCSL gesteuert. Der NMOS-Transistor N20 wird von einem Knoten „b” der Zwischenspeicherschaltung LA gesteuert und der NMOS-Transistor N22 wird von einem Knoten „a” der Zwischenspeicherschaltung LA gesteuert.The read column selection gate RCSG comprises NMOS transistors N19 and N20 connected between the read data line RD2 and a reference potential, e.g. B. ground, and NMOS transistors N21 and N22, which are looped between the read data line RD2B and the reference potential. The NMOS transistors N19 and N21 are controlled by the read column selection signal RCSL. The NMOS transistor N20 is controlled by a node "b" of the latch circuit LA, and the NMOS transistor N22 is controlled by a node "a" of the latch circuit LA.

Das Schreibspaltenauswahlgatter WCSG umfasst einen NMOS-Transistor N23, der zwischen der Schreibdatenleitung WD2 und dem Knoten „b” der Zwischenspeicherschaltung LA eingeschleift ist. Der NMOS-Transistor N23 wird durch das Schreibspaltenauswahlsignal WCSL gesteuert.The Write column selection gate WCSG comprises an NMOS transistor N23 which between the write data line WD2 and the node "b" of the latch circuit LA is looped. The NMOS transistor N23 is turned on by the write column select signal WCSL controlled.

Eine Funktionsweise des Speicherbauelements aus 7 bis 8 wird nun beschrieben.An operation of the memory device 7 to 8th will now be described.

Während des Aktivierungsvorgangs, aktiviert der Zeilendecoder 24 eine der Wortleitungen WL in Reaktion auf den Aktivierungsbefehl ACT und das erste Zeilenadressensignal RA1 auf einen hohen Pegel HIGH. Zudem aktiviert der Bitleitungsauswahlsignalgenerator 28 eines der Bitleitungsauswahlsignale BS<1:k/2> in Reaktion auf den Aktivierungsbefehl ACT und die zweite Zeilenadresse RA2. Als Ergebnis verbindet der gerade Bitleitungsauswahlschaltkreis 20-1 eines der geradzahligen Bitleitungspaare BL/BLB mit den Abtastbitleitungen SBL2 und SBL2B und der ungerade Bitleitungsauswahlschaltkreis 20-2 verbindet eines der ungeradzahligen Bitleitungspaare BL/BLB mit den Abtastbitleitungen SBL1 und SBL1B. Der Steuersignalgenerator 30 aktiviert das Abtastfreigabesignal SEN und das Rückschreibsignal WB. In Reaktion auf das aktivierte Abtastfreigabesignal SEN wird der Abtastverstärker SA in jedem Ab tastblock 22-1<1:m>' und 22-2<1:m>' freigegeben, wodurch Stromunterschiede zwischen den ausgewählten Abtastbitleitungspaaren SBL/SBLB verstärkt und als komplementäre Spannungen an den Knoten „a” und „b” der Zwischenspeicherschaltung LA dargestellt werden. In Reaktion auf das aktivierte Rückschreibsignal WB speichern die Abtastblöcke 22-1<1:m>' und 22-2<1:m>' die komplementären Spannungen auf die ausgewählten Abtastbitleitungspaaren SBL/SBLB zurück. Auf diese Weise wird ein Auffrischungsvorgang ausgeführt.During the activation process, the row decoder activates 24 one of the word lines WL in response to the activation command ACT and the first row address signal RA1 to a high level HIGH. In addition, the bit line selection signal generator activates 28 one of the bit line selection signals BS <1: k / 2> in response to the activation command ACT and the second row address RA2. As a result, the even bit line selecting circuit connects 20-1 one of the even-numbered bit line pairs BL / BLB with the sense bit lines SBL2 and SBL2B and the odd bit line selection circuit 20-2 connects one of the odd-numbered bit line pairs BL / BLB to the sense bit lines SBL1 and SBL1B. The control signal generator 30 activates the scan enable signal SEN and the write-back signal WB. In response to the activated scan enable signal SEN, the sense amplifier SA is scanned in each scan block 22-1 <1: m>' and 22-2 <1: m>' enabled, whereby current differences between the selected Abtastbitleitungspaaren SBL / SBLB amplified and represented as complementary voltages at the nodes "a" and "b" of the latch circuit LA. In response to the activated write-back signal WB, the sample blocks store 22-1 <1: m>' and 22-2 <1: m>' the complementary voltages back to the selected sample bit line pairs SBL / SBLB. In this way, a refresh operation is performed.

Während eines Schreibvorgangs decodiert der Befehlsdecoder 32 einen Schreibbefehl WR und der Spaltendecoder 26 aktiviert eine der Schreibspaltenauswahlleitungen WCSL<1:m> in Reaktion auf den Schreibbefehl WR und eine Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Schreibspaltenauswahlgatter WCSG geöffnet und Schreibdaten auf den Schreibdatenleitungen WD1 und WD2 werden zum Knoten „b” der Zwischenspeicher LA der Abtastblöcke 22-1<1:m>' und 22-2<1:m>' übertragen, die mit der aktivierten Schreibauswahlleitung WCSL verbunden sind. Komplementäre Daten werden durch den Betrieb der Zwischenspeicherschaltung LA automatisch an den Knoten „a” geschrieben. Zusätzlich wird das Rückschreibsignal WB aktiviert, um die komplementären Schreibdaten von den Knoten „a” und „b” der Zwischenspeicherschaltungen LA der Abtastblöcke 22-1<1:m>' und 22-2<1:m>' an die ausgewählten Abtastbitleitungspaare SBL/SBLB zu übertragen.During a write operation, the command decoder decodes 32 a write command WR and the column decoder 26 activates one of the write column selection lines WCSL <1: m> in response to the write command WR and a column address CA. As a result, the corresponding write column selection gates WCSG are opened and write data on the write data lines WD1 and WD2 become the node "b" of the latches LA of the sample blocks 22-1 <1: m>' and 22-2 <1: m>' transmitted, which are connected to the activated write selection line WCSL. Complementary data is automatically written to the node "a" by the operation of the latch circuit LA. In addition, the write-back signal WB is activated to receive the complementary write data from the nodes "a" and "b" of the latch circuits LA of the sample blocks 22-1 <1: m>' and 22-2 <1: m>' to the selected sampling bit line pairs SBL / SBLB.

Während eines Lesevorgangs decodiert der Befehlsdecoder 32 einen Lesebefehl RD und der Spaltendecoder 26 aktiviert eine der Lesespaltenauswahlleitungen RCSL<1:m> in Reaktion auf den Lesebefehl RD und die Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Lesespaltenauswahlgatter RCSG geöffnet und komplementäre Lesedaten werden von den Knoten „a” und „b” der Zwischenspeicherschaltungen LA der Abtastblöcke 22-1<1:m>' und 22-2<1:m>', die mit der ak tivierten Lesespaltenauswahlleitung RCSL verbunden sind, zu den Lesedatenleitungen RD1/RD1B und RD2/RD2B übertragen.During a read, the command decoder decodes 32 a read command RD and the column decoder 26 activates one of the read column selection lines RCSL <1: m> in response to the read command RD and the column address CA. As a result, the corresponding read column selection gates RCSG are opened and complementary read data are obtained from the nodes "a" and "b" of the latch circuits LA of the sample blocks 22-1 <1: m>' and 22-2 <1: m>' , which are connected to the activated read column selection line RCSL, are transmitted to the read data lines RD1 / RD1B and RD2 / RD2B.

Bei dem oben beschriebenen Ausführungsbeispiel sind die komplementären kapazitätslosen Floating-Body-Transistor-Speicherzellen MC, welche jede Einheitsspeicherzelle bilden, abwechselnd auf komplementären Bitleitungen BL/BLB innerhalb eines jeden Speicherblocks angeordnet. 9 zeigt eine alternative „offene Bitleitungskonfiguration”, in der die komplementären kapazitätslosen Floating-Body-Transistor-Speicherzellen in verschiedenen Speicherblöcken angeordnet sind.In the above-described embodiment, the complementary floating body transistor memory cells MC constituting each unit memory cell are alternately arranged on complementary bit lines BL / BLB within each memory block. 9 shows an alternative "open bit line configuration" in which the complementary floating body transistorless memory cells are arranged in different memory blocks.

9 ist ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicherzellen gemäß einer Ausführungsform der vorliegenden Erfindung. 9 FIG. 10 is a block diagram of a memory device with floating-body-capacitance floating-capacitor memory cells according to one embodiment of the present invention. FIG.

Das Speicherbauelement gemäß 9 umfasst einen Speicherzellenfeldblock BLK1, der eine Mehrzahl von Subfeldblöcken SBLK1<1:m> umfasst, einen Speicherzellenfeldblock BLK2, der eine Mehrzahl von Subfeldblöcken SBLK2<1:m> umfasst, eine Mehrzahl von nicht negierten (TRUE) und negierten (BAR) Bitleitungsauswahlschaltkreisen oder Bitleitungsselektoren 20-11<1:m>' und 20-2<1:m>' (BL: Bitleitung), eine Mehrzahl von Abtastblöcken 22-2<1:m>, einen Zeilendecoder 24, einen Spaltendecoder 26, einen Bitleitungsauswahlsignalgenerator 28', einen Steuersignalgenerator 30 und einen Befehlsdecoder 32.The memory device according to 9 comprises a memory cell array block BLK1 comprising a plurality of subfield blocks SBLK1 <1: m>, a memory cell array block BLK2 comprising a plurality of subfield blocks SBLK2 <1: m>, a plurality of non-negated (TRUE) and negated (BAR) bitline selection circuits or Bitleitungsselektoren 20-11 <1: m>' and 20-2 <1: m>' (BL: bit line), a plurality of sample blocks 22-2 <1: m> , a row decoder 24 , a column decoder 26 , a bit line select signal generator 28 ' , a control signal generator 30 and a command decoder 32 ,

Die Speicherzellenfeldblöcke BLK1 und BLK2 bilden gemeinsam einen einzelnen Speicherblock. Obwohl zur Vereinfachung ein einzelner Speicherblock in 9 dargestellt ist, umfasst das Speicherbauelement mehrere Blöcke mit der gleichen Konfiguration.The memory cell array blocks BLK1 and BLK2 together form a single memory block. If probably for simplicity a single memory block in 9 is shown, the memory device comprises a plurality of blocks with the same configuration.

Jeder Subfeldblock SBLK des Speicherzellenfeldblocks BLK1 weist eine Mehrzahl von „wahren (true)” bzw. nicht negierten oder nicht komple mentären kapazitätslosen Floating-Body-Transistor-Speicherzellen MC auf, während jeder Subfeldblock SBLK des Speicherzellenfeldblocks BLK2 eine korrespondierende Mehrzahl von „komplementären” kapazitätslosen Floating-Body-Transistor-Speicherzellen MC aufweist. Das bedeutet, dass im Unterschied zu den vorherigen Ausführungsbeispielen die wahren und komplementären kapazitätslosen Floating-Body-Transistor-Speicherzellen MC, die jede Einheitsspeicherzelle definieren, in verschiedenen Speicherzellenfeldblöcken BLK1 und BLK2 angeordnet sind.Everyone Subfield block SBLK of the memory cell array block BLK1 has a plurality from "true (true) "resp. non-negated or non-complementary capacitive floating body transistor memory cells MC on while each subfield block SBLK of the memory cell array block BLK2 has a corresponding one Plurality of "complementary" capacity-less Floating body transistor memory cells MC has. It means that unlike the previous embodiments, the true ones and complementary capacity-less Floating body transistor memory cell MC defining each unit memory cell in different memory cell array blocks BLK1 and BLK2 are arranged.

Die Subfeldblöcke SBLK<1:m> des Speicherzellenfeldblocks BLK1 teilen sich die gleiche wahre Wortleitung WL1, während sich die Subfeldblöcke SBLK<1:m> des Speicherzellenfeldblocks BLK2 die gleiche komplementäre Wortleitung WL2 teilen.The Subfeldblöcke SBLK <1: m> of the memory cell array block BLK1 share the same true wordline WL1 while themselves the subfield blocks SBLK <1: m> of the memory cell array block BLK2 the same complementary Divide word line WL2.

Jeder Subfeldblock SBLK des Speicherzellenfeldblocks BLK1 umfasst eine Mehrzahl von wahren Bitleitungen BL<1:k>, und jeder Subfeldblock SBLK des Speicherzellenfeldblocks BLK2 umfasst eine Mehrzahl von komplementären Bitleitungen BLB<1:k>. Jede Bitleitungen BL und ihre komplementäre Bitleitung BLB werden hier zusammengefasst als „Bitleitungspaar” BL/BLB bezeichnet. Entsprechend dem Ausführungsbeispiel sind „k” Bitleitungspaare BL/BLB pro Subfeldblockpaar SBLK vorhanden.Everyone Subfield block SBLK of the memory cell array block BLK1 includes a Plurality of true bitlines BL <1: k>, and each subfield block SBLK of the memory cell array block BLK2 a plurality of complementary ones Bit lines BLB <1: k>. Every bitlines BL and its complementary Bit line BLB are summarized here as "bit line pair" BL / BLB designated. According to the embodiment, "k" are bit line pairs BL / BLB per subfield block pair SBLK available.

Wie in den vorherigen Ausführungsbeispielen wird eine „Einheitsspeicherzelle” durch eine erste kapazitätslose Floating-Body-Transistor-Speicherzelle, die zwischen einer Bitleitungen BL und einem Referenzpotential, z. B. Masse, eingeschleift ist, und durch eine zweite kapazitätslose Floating-Body-Transistor-Speicherzelle definiert, die zwischen einer komplementären Bitleitung BLB und dem Referenzpotential eingeschleift ist. Die Einheitsspeicherzelle speichert einen logischen Wert, der durch komplementäre Schwellenspannungswerte der ersten und zweiten ka pazitätslosen Floating-Body-Transistor-Speicherzelle dargestellt wird. Das bedeutet, dass jede der Einheitsspeicherzellen komplementäre erste und zweite kapazitätslose Floating-Body-Transistor-Speicherzellen umfasst, die entgegengesetzte Schwellenspannungszustände aufweisen. In diesem Ausführungsbeispiel sind die kapazitätslosen Floating-Body-Transistor-Speicherzellen NMOS-Typ-Transistoren.As in the previous embodiments becomes a "unit memory cell" a first capacity-less Floating body transistor memory cell, between a bit line BL and a reference potential, z. B. ground, and by a second capacitive floating body transistor memory cell defined between a complementary bit line BLB and the Reference potential is looped. The unit memory cell stores a logical value, which by complementary threshold voltage values the first and second ka pazitätslosen Floating body transistor memory cell is shown. That means, each of the unit memory cells is complementary to first and second floating body transistorless capacitance memory cells comprising opposite threshold voltage states. In this embodiment are the capacity-less Floating body transistor memory cell NMOS-type transistors.

Die komplementären ersten und zweiten kapazitätslosen Floating-Body-Transistor-Speicherzellen von jeder Einheitsspeicherzelle werden jeweils durch die wahre Wortleitung WL1 und die komplementäre Wortleitung WL2 gesteuert.The complementary first and second capacity-less Floating body transistor memory cell from each unit memory cell are respectively represented by the true word line WL1 and the complementary Word line WL2 controlled.

Die wahren bzw. nicht negierten Bitleitungsauswahlschaltkreise 20-1<1:m>' und die negierten Bitleitungsauswahlschaltkreise 20-2<1:m>' sind auf entgegengesetzten bzw. gegenüberliegenden Seiten des korrespondierenden Abtastblocks 22-1<1:m> und zwischen den Speicherblöcken BLK1 und BLK2 angeordnet. Jeder wahre Bitleitungsauswahlschaltkreis 20-1' ist mit den wahren Bitleitungen BL verbunden und jeder negierte Bitleitungsauswahlschaltkreis 20-2 ist mit komplementären Bitleitungen BLB verbunden.The true and non-negated bit-line selection circuits 20-1 <1: m>' and the negated bit line selection circuits 20-2 <1: m>' are on opposite sides of the corresponding sample block 22-1 <1: m> and disposed between the memory blocks BLK1 and BLK2. Any true bitline selection circuit 20-1 ' is connected to the true bit lines BL and each negated bit line selection circuit 20-2 is connected to complementary bit lines BLB.

Weiter bezugnehmend auf 9 sind die Abtastblöcke 22-1<1:m> mit den entsprechenden wahren und negierten Bitleitungsauswahlschaltkreisen 20-1<1:m> und 20-2<1:m>' verbunden. Insbesondere sind komplementäre Abtastbitleitungen SBL1<1:m> und SBL1B<1:m> zwischen jedem wahren und negierten Bitleitungsauswahlschaltkreis 20-2<1:m>' und 20-1<1:m>' und seinem korrespondierenden Abtastblock 22-2<1:m> eingeschleift.Further referring to 9 are the sample blocks 22-1 <1: m> with the corresponding true and negated bit-line selection circuits 20-1 <1: m> and 20-2 <1: m>' connected. In particular, complementary sample bit lines SBL1 <1: m> and SBL1B <1: m> are between each true and negated bit-line selection circuit 20-2 <1: m>' and 20-1 <1: m>' and its corresponding sample block 22-2 <1: m> looped.

Ausführungsbeispiele von wahren und negierten Bitleitungsauswahlschaltkreisen 20-1' und 20-2' und den Abtastblöcken 22-1 und 22-2 werden später detaillierter beschrieben.Embodiments of true and negated bit-line selection circuits 20-1 ' and 20-2 ' and the sample blocks 22-1 and 22-2 will be described in more detail later.

Der Befehlsdecoder 32 erzeugt einen Aktivierungsbefehl ACT, einen Lesebefehl RD und einen Schreibbefehl WD in Reaktion auf ein Befehlssignal COM.The command decoder 32 generates an activation command ACT, a read command RD, and a write command WD in response to a command signal COM.

Der Zeilendecoder 24 reagiert auf den Aktivierungsbefehl ACT, um eine erste Zeilenadresse RA1 zu decodieren, um eine korrespondierende der Wortleitungen WL zu aktivieren.The row decoder 24 responds to the activation command ACT to decode a first row address RA1 to activate a corresponding one of the word lines WL.

Der Bitleitungsauswahlsignalgenerator 28' reagiert auf den Aktivierungsbefehl ACT, um eine zweite Zeilenadresse RA2 zu decodieren, um eines der Bitleitungsauswahlsignale BS<1:k> zu aktivieren. Die Bitleitungsauswahlsignale BS<1:k> werden an die wahren und negierten Bitleitungsauswahlschaltkreise 20-1<1:m>' und 20-2<1:m>' angelegt, wie aus 9 hervorgeht.The bit line select signal generator 28 ' responds to the activation command ACT to decode a second row address RA2 to activate one of the bit line selection signals BS <1: k>. The bit line selection signals BS <1: k> are applied to the true and negated bit line selection circuits 20-1 <1: m>' and 20-2 <1: m>' Created, like out 9 evident.

Der Spaltendecoder 26 reagiert auf den Lese- und den Schreibbefehl RD und WR, um eine Spaltenadresse CA zu decodieren, um ein korrespondierendes oder mehrere korrespondierende der Spaltenauswahlsignale CSL<1:m> zu aktivieren. Die Spaltenauswahlsignale CSL<1:m> werden an die entsprechenden Abtastblöcke 22-1<1:m> angelegt, wie aus 9 hervorgeht.The column decoder 26 is responsive to the read and write commands RD and WR to decode a column address CA to activate a corresponding one or more of the column select signals CSL <1: m>. The column select signals CSL <1: m> are applied to the corresponding sample blocks 22-1 <1: m> Created, like out 9 evident.

Der Steuersignalgenerator 30 reagiert auf den Aktivierungsbefehl ACT, um selektiv ein Abtastverstärkerfreigabesignal SEN und eine Rückschreibsignal WB zu aktivieren. Insbesondere wird das Rückschreibsignal WB eine vorbestimmte Zeitspanne nach der Aktivierung des Abtastverstärkerfreigabesignals SEN aktiviert. Wie aus 9 hervorgeht, werden diese Signale an die Abtastblöcke 22-1<1:m> angelegt.The control signal generator 30 responds to the activation command ACT to selectively activate a sense amplifier enable signal SEN and a write-back signal WB. Specifically, the write-back signal WB is activated a predetermined period of time after the activation of the sense amplifier enable signal SEN. How out 9 As can be seen, these signals are sent to the sample blocks 22-1 <1: m> created.

Zudem sind in 9 komplementäre Datenleitungen D1 und D1B dargestellt, die mit den Abtastblöcken 22-2<1:m> verbunden sind.In addition, in 9 complementary data lines D1 and D1B shown with the sample blocks 22-2 <1: m> are connected.

Beispiele des wahren und negierten Bitleitungsauswahlschaltkreises 20-1' und 20-2' aus 9 werden nun unter Bezugnahme auf 10A und 10B beschrieben. Insbesondere zeigt 10A ein Schaltbild eines Ausführungsbeispiels eines wahren bzw. nicht negierten Bitleitungsauswahlschaltkreises 20-1', und 10B zeigt ein Schaltbild eines Ausführungsbeispiels eines negierten Bitleitungsauswahlschaltkreises 20-2'.Examples of the true and negated bit line selection circuit 20-1 ' and 20-2 ' out 9 are now referring to 10A and 10B described. In particular shows 10A a circuit diagram of an embodiment of a true and not negated Bitleitungsauswahlschaltkreises 20-1 ' , and 10B shows a circuit diagram of an embodiment of a negated bit line selection circuit 20-2 ' ,

Wie aus 10A hervorgeht, umfasst der wahre Bitleitungsauswahlschaltkreis 20-1 in diesem Beispiel NMOS-Transistoren N19-<1:k>, die zwischen entsprechenden wahren bzw. nicht negierten Bitleitungspaaren BL<1:k> und der wahren bzw. nicht negierten Abtastbitleitung SBL eingeschleift sind. Die NMOS-Transistoren N19-<1:k> werden entsprechend von den Bitleitungsauswahlsignalen BS<1:k> gesteuert, die vom Bitleitungsauswahlsignalgenerator 28' erzeugt werden. Der wahre Bitleitungsauswahlschaltkreis 20-1 reagiert auf die Bitleitungsauswahlsignale BS<1:k>, um selektiv eine beliebige der wahren Bitleitungen BL<1:k> mit der wahren Abtastbitleitungen SBL zu verbinden.How out 10A As can be seen, the true bit line selection circuit comprises 20-1 in this example, NMOS transistors N19- <1: k> connected between respective true and non-negated bit line pairs BL <1: k> and the true and non-negated sense bit lines SBL, respectively. The NMOS transistors N19- <1: k> are respectively controlled by the bit line select signals BS <1: k> received from the bit line select signal generator 28 ' be generated. The true bit line selection circuit 20-1 is responsive to the bit line select signals BS <1: k> to selectively connect any one of the true bit lines BL <1: k> to the true sample bit lines SBL.

Der negierte Bitleitungsauswahlschaltkreis 20-2 aus diesem Ausführungsbeispiel umfasst NMOS-Transistoren N19-<1:k>, die zwischen entsprechenden komplementären Bitleitungspaaren BLB<1:k> und der komplementären Abtastbitleitung SBLB eingeschleift sind. Die NMOS-Transistoren N19-<1:k> werden entsprechend von den Bitleitungsauswahlsignalen BS<1:k> gesteuert, die vom Bitleitungsauswahlsignalgenerator 28' erzeugt werden. Der negierte Bitleitungsauswahlschaltkreis 20-2 reagiert auf die Bitleitungsauswahlsignale BS<1:k>, um selektiv eine beliebige der komplementären Bitleitungen BLB<1:k> mit der komplementären Abtastbitleitungen SBLB zu verbinden.The negated bit line selection circuit 20-2 from this embodiment includes NMOS transistors N19- <1: k>, which are looped between corresponding complementary bit line pairs BLB <1: k> and the complementary Abtastbitleitung SBLB. The NMOS transistors N19- <1: k> are respectively controlled by the bit line select signals BS <1: k> received from the bit line select signal generator 28 ' be generated. The negated bit line selection circuit 20-2 is responsive to the bitline selection signals BS <1: k> to selectively connect any one of the complementary bitlines BLB <1: k> to the complementary sense bitline SBLB.

Der Abtastverstärkerblock 22-1<1:m> kann auf die gleiche Weise konfiguriert sein wie der oben im Zusammenhang mit 5 und 6 beschriebene Abtastverstärkerblock.The sense amplifier block 22-1 <1: m> can be configured in the same way as the one above 5 and 6 described sample amplifier block.

Eine Funktionsweise des Speicherbauelements aus 9, 10A und 10B wird nun beschrieben.An operation of the memory device 9 . 10A and 10B will now be described.

Während des Aktivierungsvorgangs aktiviert der Zeilendecoder 24 eine der Wortleitungen WL in Reaktion auf den Aktivierungsbefehl ACT und das erste Zeilenadressensignal RA1 auf einen hohen Pegel HIGH. Zudem aktiviert der Bitleitungsauswahlsignalgenerator 28 eines der Bitleitungsauswahlsignale BS<1:k> in Reaktion auf den Aktivierungsbefehl ACT und die zweite Zeilenadresse RA2. Als Ergebnis verbindet der wahre Bitleitungsauswahlschaltkreis 20-1 eine der wahren Bitleitungen BL mit einer wahren Abtastbitleitung SBL und der negierte Bitleitungsauswahlschaltkreis 20-2 verbindet eine korrespondierende der komplementären Bitleitungen BLB mit der komplementären Abtastbitleitung SBLB. Der Steuersignalgenerator 30 aktiviert das Abtastfreigabesignal SEN und das Rückschreibsignal WB. In Reaktion auf das aktivierte Abtastfreigabesignal SEN wird der Abtastverstärker SA in jedem Abtastblock 22-1 freigegeben, wodurch Stromunterschiede zwischen den ausgewählten Abtastbitleitungspaaren SBL/SBLB verstärkt und als komplementäre Spannungen an den Knoten „a” und „b” der Zwischenspeicherschaltung LA dargestellt werden, siehe 5. In Reaktion auf das aktivierte Rückschreibsignal WB speichern die Abtastblöcke 22-1 die komplementären Spannungen auf die ausgewählten Abtastbitleitungspaare SBL/SBLB zurück. Auf diese Weise wird ein Auffrischungsvorgang ausgeführt.During the activation process, the row decoder activates 24 one of the word lines WL in response to the activation command ACT and the first row address signal RA1 to a high level HIGH. In addition, the bit line selection signal generator activates 28 one of the bit line selection signals BS <1: k> in response to the activation command ACT and the second row address RA2. As a result, the true bit line selection circuit connects 20-1 one of the true bit lines BL having a true sense bit line SBL and the negated bit line selection circuit 20-2 connects a corresponding one of the complementary bit lines BLB to the complementary sense bit line SBLB. The control signal generator 30 activates the scan enable signal SEN and the write-back signal WB. In response to the activated scan enable signal SEN, the sense amplifier SA in each sample block 22-1 enabled, whereby current differences between the selected Abtastbitleitungspaaren SBL / SBLB amplified and represented as complementary voltages at the nodes "a" and "b" of the latch circuit LA, see 5 , In response to the activated write-back signal WB, the sample blocks store 22-1 the complementary voltages back to the selected sample bit line pairs SBL / SBLB. In this way, a refresh operation is performed.

Während eines Schreibvorgangs decodiert der Befehlsdecoder 32 einen Schreibbefehl WR und der Spaltendecoder 26 aktiviert eine der Spaltenauswahlleitungen CSL<1:m> in Reaktion auf den Schreibbefehl WR und eine Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Spaltenauswahlgatter CSG geöffnet, siehe 5, und komplementäre Schreibdaten auf den Datenleitungen D1/D1B werden zu den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1 übertragen, die mit den aktivierten Auswahlleitungen CSL verbunden sind. Zusätzlich wird das Rückschreibsignal WB freigegeben, um die komplementären Schreibdaten von den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1 an die ausgewählten Abtastbitleitungspaare SBL/SBLB zu übertragen.During a write operation, the command decoder decodes 32 a write command WR and the column decoder 26 activates one of the column select lines CSL <1: m> in response to the write command WR and a column address CA. As a result, the corresponding column selection gates CSG are opened, see 5 and complementary write data on the data lines D1 / D1B become the nodes "a" and "b" of the latches LA of the sample blocks 22-1 transmitted, which are connected to the activated selection lines CSL. In addition, the write-back signal WB is enabled to receive the complementary write data from the nodes "a" and "b" of the latches LA of the sample blocks 22-1 to the selected sampling bit line pairs SBL / SBLB.

Während eines Lesevorgangs decodiert der Befehlsdecoder 32 einen Lesebefehl RD und der Spaltendecoder 26 aktiviert eine der Spaltenauswahlleitungen CSL<1:m> in Reaktion auf den Lesebefehl RD und die Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Spaltenauswahlgatter CSG geöffnet und komplementäre Lesedaten werden von den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1, die mit der aktivierten Auswahlleitung CSL verbunden sind, zu den Datenleitungen D1/D1B übertragen.During a read, the command decoder decodes 32 a read command RD and the column decoder 26 activates one of the column selection lines CSL <1: m> in response to the read command RD and the column address CA. As a result, the corresponding column selection gates CSG are opened, and complementary read data from the nodes "a" and "b" become the latches LA of the sample blocks 22-1 , which are connected to the activated selection line CSL, transmitted to the data lines D1 / D1B.

Ein anderes Ausführungsbeispiel der vorliegenden Erfindung wird nun unter Bezugnahme auf das Schaltbild gemäß 11 beschrieben. Die Ausführungsform gemäß 11 ist eine Modifikation der Ausführungsform von 9, so wie die die Ausführungsform gemäß 7 eine Modifikation der Ausführungsform von 3 ist.Another embodiment of the present invention will now be described with reference to the circuit diagram of FIG 11 described. The embodiment according to 11 is a modification of the embodiment of FIG 9 as well as the embodiment according to FIG 7 a modification of the embodiment of 3 is.

Das bedeutet, dass 11 der 9 entspricht außer, dass (a) 11 mehrere Speicherblockpaare BLK<1:i> und damit assoziierte Schaltkreise zeigt, (b) 11 eine andere Datenleitungsstruktur, nämlich Lesedatenleitungen RD1/RD1B und RD2/RD2B und eine Schreibdatenleitung WD1 zeigt, und (c) eine Spaltenauswahlschaltung 26' aus 11 getrennte Lesespaltenauswahlleitungen RCSL<1:m> und Schreibspaltenauswahlleitungen WCSL<1:m> aufweist.It means that 11 of the 9 except that (a) 11 several memory block pairs BLK <1: i> and associated circuits, (b) 11 another data line structure, namely, read data lines RD1 / RD1B and RD2 / RD2B and a write data line WD1, and (c) a column selection circuit 26 ' out 11 separate read column selection lines RCSL <1: m> and write column selection lines WCSL <1: m>.

Die Ausführungsform gemäß 11 ist außer den nachfolgenden detaillierten Ausführungen ähnlich zur Ausführungsform gemäß 9. Gleiche Elemente sind in den beiden Zeichnungen mit den gleichen Bezugszeichen bezeichnet und um Wiederholungen zu vermeiden, wird auf eine detaillierte Beschreibung von Gemeinsamkeiten der beiden Ausführungsformen verzichtet.The embodiment according to 11 is similar to the embodiment according to the following detailed embodiments 9 , Like elements are denoted by the same reference numerals in the two drawings, and to avoid repetition, a detailed description of similarities of the two embodiments will be omitted.

Unter Bezugnahme auf 11 umfasst das Speicherbauelement Abtastblöcke 22-2<1:m>', die zwischen korrespondierenden wahren bzw. nicht negierten und negierten Bitleitungsauswahlschaltkreisen 20-1<1:m>' und 20-2<1:m>' eingeschleift sind. Wie im Ausführungsbeispiel gemäß 9 sind die Abtastblöcke 22-1<1:m>' mit korrespondierenden wahren bzw. nicht negierten oder nicht komplementären Abtastbitleitungen SBL und komplementären Abtastbitleitungen SBLB verbunden. Zudem sind die Abtastblöcke 22-2<1:m>' im Unterschied zur Ausführungsform gemäß 9 mit den Lesedatenleitungen RD1 und RD1B und der Schreibdatenleitung WD1 verbunden.With reference to 11 For example, the memory device includes sample blocks 22-2 <1: m>' between corresponding true and non-negated and negated bit-line selection circuits 20-1 <1: m>' and 20-2 <1: m>' are looped. As in the embodiment according to 9 are the sample blocks 22-1 <1: m>' are connected to corresponding true and non-negated or non-complementary sense bit lines SBL and complementary sense bit lines SBLB, respectively. In addition, the sample blocks 22-2 <1: m>' in contrast to the embodiment according to 9 connected to the read data lines RD1 and RD1B and the write data line WD1.

Die Abtastblöcke 22-2<1:m> aus 11 können auf die gleiche Weise wie die vorher im Zusammenhang mit 8 beschriebenen Abtastblöcke ausgeführt sein.The sample blocks 22-2 <1: m> out 11 can work in the same way as the previously related 8th be executed described sample blocks.

Eine Funktionsweise des Speicherbauelements aus 11 wird nun beschrieben.An operation of the memory device 11 will now be described.

Während des Aktivierungsvorgangs aktiviert der Zeilendecoder 24 eine der Wortleitungen WL in Reaktion auf den Aktivierungsbefehl ACT und die erste Zeilenadresse RA1 auf einen hohen Pegel HIGH. Zudem aktiviert der Bitleitungsauswahlsignalgenerator 28' eines der Bitleitungsauswahlsignale BS<1:k> in Reaktion auf den Aktivierungsbefehl ACT und die zweite Zeilenadresse RA2. Als Ergebnis verbindet der wahre Bitleitungsauswahlschaltkreis 20-1' eine der wahren Bitleitungen BL mit der wahren Abtastbitleitung SBL und der negierte Bitleitungsauswahlschaltkreis 20-2' verbindet eine korrespondierende der komplementären Bitleitungen BLB mit der komplementären Abtastbitleitungen SBLB. Der Steuersignalgenerator 30 aktiviert das Abtastfreigabesignal SEN und das Rückschreibsignal WB. In Reaktion auf das aktivierte Abtastfreigabesignal SEN wird der Abtastverstärker SA in jedem Abtastblock 22-2 freigegeben, wodurch Stromunterschiede zwischen den ausgewählten Abtastbitleitungspaaren SBL/SBLB verstärkt und als komplementäre Spannungen an den Knoten „a” und „b” der Zwischenspeicherschaltung LA repräsentiert werden, siehe 5. In Reaktion auf das aktivierte Rückschreibsignal WB speichern die Abtastblöcke 22-2 die komplementären Spannungen auf die ausgewählten Abtastbitleitungspaare SBL/SBLB zurück. Auf diese Weise wird ein Auffrischungsvorgang ausgeführt.During the activation process, the row decoder activates 24 one of the word lines WL in response to the activation command ACT and the first row address RA1 to a high level HIGH. In addition, the bit line selection signal generator activates 28 ' one of the bit line selection signals BS <1: k> in response to the activation command ACT and the second row address RA2. As a result, the true bit line selection circuit connects 20-1 ' one of the true bit lines BL having the true sense bit line SBL and the negated bit line selection circuit 20-2 ' connects a corresponding one of the complementary bit lines BLB to the complementary sample bit lines SBLB. The control signal generator 30 activates the scan enable signal SEN and the write-back signal WB. In response to the activated scan enable signal SEN, the sense amplifier SA in each sample block 22-2 enabled, whereby current differences between the selected Abtastbitleitungspaaren SBL / SBLB amplified and represented as complementary voltages at the nodes "a" and "b" of the latch circuit LA, see 5 , In response to the activated write-back signal WB, the sample blocks store 22-2 the complementary voltages back to the selected sample bit line pairs SBL / SBLB. In this way, a refresh operation is performed.

Während eines Schreibvorgangs decodiert der Befehlsdecoder 32 einen Schreibbefehl WR und der Spaltendecoder 26 aktiviert eine der Schreibspaltenauswahlleitungen WCSL<1:m> in Reaktion auf den Schreibbefehl WR und eine Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Schreibspaltenauswahlgatter WCSG geöffnet, siehe 8, und Schreibdaten auf der Schreibdatenleitung WD1 werden zum Knoten „b” der Zwischenspeicherschaltungen LA der Abtastblöcke 22-2 übertragen, die mit der aktivierten Schreibspaltenauswahlleitungen WCSL verbunden sind. Komplementäre Schreibdaten werden durch den Betrieb der Zwischenspeicherschaltung LA automatisch an den Knoten „a” geschrieben. Zusätzlich wird das Rückschreibsignal WB aktiviert, um die komplementären Schreibdaten von den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-2 an die ausgewählten Abtastbitleitungspaare SBL/SBLB zu übertragen.During a write operation, the command decoder decodes 32 a write command WR and the column decoder 26 activates one of the write column selection lines WCSL <1: m> in response to the write command WR and a column address CA. As a result, the corresponding write columns Selection gate WCSG open, see 8th , and write data on the write data line WD1 becomes the node "b" of the latch circuits LA of the sample blocks 22-2 transmitted, which are connected to the activated write column selection lines WCSL. Complementary write data is automatically written to the node "a" by the operation of the latch circuit LA. In addition, the write-back signal WB is activated to receive the complementary write data from the nodes "a" and "b" of the latches LA of the sample blocks 22-2 to the selected sampling bit line pairs SBL / SBLB.

Während eines Lesevorgangs decodiert der Befehlsdecoder 32 einen Lesebefehl RD und der Spaltendecoder 26 aktiviert eine der Lesespaltenauswahlleitungen RCSL<1:m> in Reaktion auf den Lesebefehl RD und die Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Lesespaltenauswahlgatter RCSG geöffnet, siehe 8, und komplementäre Lesedaten werden von den Knoten „a” und „b” der Zwischenspeicherschaltungen LA der Abtastblöcke 22-2, die mit der aktivierten Leseauswahlleitung RCSL verbunden sind, zu den Lesedatenleitungen RD1/RD1B übertragen.During a read, the command decoder decodes 32 a read command RD and the column decoder 26 activates one of the read column selection lines RCSL <1: m> in response to the read command RD and the column address CA. As a result, the corresponding read column selection gates RCSG are opened, see 8th and complementary read data are obtained from the nodes "a" and "b" of the latch circuits LA of the sample blocks 22-2 which are connected to the activated read select line RCSL, are transferred to the read data lines RD1 / RD1B.

Die oben beschriebenen Ausführungsbeispiele sind teilweise durch die Verwendung von komplementären kapazitätslosen Floating-Body-Transistor-Speicherzellen gekennzeichnet, welche eine jeweilige Einheitsspeicherzelle eines Speicherbauelements, beispielsweise eines DRAMs, definieren. Daher bieten die Ausführungsbeispiele den Vorteil einer kapazitätslosen Speicherzellenstruktur mit einer hohen Dichte, während gleichzeitig der Bedarf an Referenz- oder Dummyzellen, Referenzstromgeneratoren und anderen herkömmlichen Schaltkreisen vermieden wird, die zum Lesen von logischen Werten der Transistorzellen erforderlich sind. Zudem wird durch den Verzicht auf Referenzzellen die Verarbeitungszeit durch die Auffrischung der Referenzzellen nicht verlängert.The Embodiments described above are partly due to the use of complementary capacitive Floating body transistor memory cell which is a respective unit memory cell of a Memory device, such as a DRAM define. Therefore offer the embodiments the advantage of a capacity-free Memory cell structure with a high density, while at the same time the need on reference or dummy cells, reference current generators and others usual Circuitry is avoided, which is used to read logical values the transistor cells are required. In addition, by the waiver on reference cells, the processing time through the refresh the reference cells are not extended.

Claims (12)

Halbleiterspeicherbauelement mit – einem Speicherzellenfeld mit einer Mehrzahl von Einheitsspeicherzellen, wobei eine jeweilige Einheitsspeicherzelle eine erste kapazitätslose Floating-Body-Transistor-Speicherzelle (MC), die in einem ersten Speicherblockfeld angeordnet ist, und eine zweite, komplementäre kapazitätslose Floating-Body-Transistor-Speicherzelle (MCB) umfasst, die in einem zweiten Speicherblockfeld angeordnet ist, wobei die erste Speicherzelle der Einheitsspeicherzelle Daten speichert und die zweite Speicherzelle der Einheitsspeicherzelle hier zu komplementäre Daten speichert, – einer Mehrzahl von ersten Bitleitungen, die mit korrespondierenden ersten kapazitätslosen Floating-Body-Transistor-Speicherzellen verbunden sind, die im ersten Speicherblockfeld angeordnet sind, – einer Mehrzahl von zweiten Bitleitungen, die operativ mit korrespondierenden zweiten kapazitätslosen Floating-Body-Transistor-Speicherzellen verbunden sind, die im zweiten Speicherblockfeld angeordnet sind, – einem Abtastschaltkreis, der operativ zwischen dem ersten und dem zweiten Speicherblockfeld eingeschleift ist, – einem Abtastbitleitungspaar, das operativ mit dem Abtastschaltkreis gekoppelt ist, – einem ersten Bitleitungsauswahlschaltkreis, der selektiv eine erste Bitleitung aus der Mehrzahl von ersten Bitleitungen mit einer Abtastbitleitung des Abtastbitleitungspaars koppelt, und – einem zweiten Bitleitungsauswahlschaltkreis, der selektiv eine zweite Bitleitung aus der Mehrzahl von zweiten Bitleitungen mit der anderen Abtastbitleitung des Abtastbitleitungspaars koppelt.Semiconductor memory device with - one Memory cell array having a plurality of unit memory cells, wherein a respective unit memory cell is a first floating body transistorless capacitance memory cell (MC), which is arranged in a first memory block array, and a second, complementary capacity-less Floating body transistor memory cell (MCB) arranged in a second memory block array wherein the first memory cell of the unit memory cell is data stores and the second memory cell of the unit memory cell here too complementary Stores data, - one Plurality of first bitlines corresponding to first capacity-less Floating body transistor memory cell are connected, which are arranged in the first memory block array, - one A plurality of second bit lines operatively associated with second capacity-less Floating body transistor memory cell are connected, which are arranged in the second memory block array, - one Sampling circuit operating between the first and the second Memory block field is looped in, A sample bit line pair, operatively coupled to the sampling circuit, - one first bitline select circuitry selectively selecting a first bitline of the plurality of first bit lines with a sense bit line of the sample bit line pair, and A second bit line selection circuit, selectively selecting a second bit line from the plurality of second ones Bit lines with the other Abtastbitleitung the Abtastbitleitungspaars coupled. Halbleiterspeicherbauelement nach Anspruch 1, umfassend komplementäre Datenleitungen, die operativ mit dem Abtastschaltkreis gekoppelt sind.Semiconductor memory device according to claim 1, comprising complementary Data lines operatively coupled to the sense circuit are. Halbleiterspeicherbauelement nach Anspruch 2, wobei der Abtastschaltkreis umfasst: – einen Zwischenspeicherschaltkreis, der einen ersten Zwischenspeicherknoten, der operativ mit einer der komplementären Datenleitungen gekoppelt ist, und einen zweiten Zwischenspeicherknoten umfasst, der operativ mit der anderen der komplementären Datenleitungen gekoppelt ist, und – einen Abtastverstärker, der einen ersten und einen zweiten Eingang, die operativ mit dem Abtastbitleitungspaar gekoppelt sind, und einen Ausgang aufweist, der operativ mit dem ersten oder dem zweiten Zwischenspeicherknoten des Zwischenspeicherschaltkreises gekoppelt ist.A semiconductor memory device according to claim 2, wherein the sampling circuit comprises: A buffer circuit, of a first cache node operating with a the complementary one Data lines coupled, and a second cache node which is operative with the other of the complementary data lines is coupled, and - one sense, a first and a second input, which is operative with the Sampling bit line pair coupled, and having an output, operatively associated with the first or second cache nodes the latch circuit is coupled. Halbleiterspeicherbauelement nach Anspruch 3, weiter umfassend Spaltendecoder, der in Reaktion auf eine Spaltenadresse ein Spaltenauswahlsignal erzeugt. Semiconductor memory device according to claim 3, further column decoder, responsive to a column address generates a column select signal. Halbleiterspeicherbauelement nach Anspruch 4, wobei der Abtastschaltkreis ein Transfergatter umfasst, das durch das Spaltenauswahlsignal gesteuert ist und das zwischen dem ersten und dem zweiten Zwischenspeicherknoten des Zwischenspeicherschaltkreises und dem Abtastbitleitungspaar eingeschleift ist.A semiconductor memory device according to claim 4, wherein the sensing circuit comprises a transfer gate, which is controlled by the column select signal and which is connected between the first and second latch nodes of the latch circuit and the sample bit line pair. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, umfassend eine Datenschreibleitung und komplementäre Datenleseleitungen, die operativ mit dem Abtastschaltkreis gekoppelt sind.Semiconductor memory device according to one of claims 1 to 5, comprising a data write line and complementary data read lines, which are operatively coupled to the sampling circuit. Halbleiterspeicherbauelement nach Anspruch 6, wobei der Abtastschaltkreis umfasst: – einen Zwischenspeicherschaltkreis, der einen ersten Zwischenspeicherknoten, der operativ mit einer der komplementären Datenleseleitungen gekoppelt ist, und einen zweiten Zwischenspeicherknoten umfasst, der operativ mit der anderen der komplementären Datenleseleitungen und der Datenschreibleitung gekoppelt ist, und – einen Abtastverstärker, der einen ersten und einen zweiten Eingang, die operativ mit dem Abtastbitleitungspaar gekoppelt sind, und einen Ausgang aufweist, der operativ mit dem ersten oder dem zweiten Zwischenspeicherknoten des Zwischenspeicherschaltkreises gekoppelt ist.A semiconductor memory device according to claim 6, wherein the sampling circuit comprises: A buffer circuit, of a first cache node operating with a the complementary one Data read lines is coupled, and a second cache node which is operative with the other of the complementary data read lines and the data write line is coupled, and - one sense, a first and a second input, which is operative with the Sampling bit line pair coupled, and having an output, operatively associated with the first or second cache nodes the latch circuit is coupled. Halbleiterspeicherbauelement nach Anspruch 7, umfassend einen Spaltendecoder, der in Reaktion auf eine Spaltenadresse und einen Lese-/Schreibbefehl ein Lesespaltenauswahlsignal und ein Schreibspaltenauswahlsignal erzeugt.A semiconductor memory device according to claim 7, comprising a column decoder operating in response to a column address and a read / write command, a read column select signal, and a write column select signal generated. Halbleiterspeicherbauelement nach Anspruch 8 wobei der Abtastschaltkreis ein Transfergatter umfasst, das durch das Lese spaltenauswahlsignal gesteuert ist und operativ zwischen dem ersten und dem zweiten Zwischenspeicherknoten des Zwischenspeicherschaltkreises und dem Abtastbitleitungspaar eingeschleift ist.A semiconductor memory device according to claim 8 wherein the sampling circuit comprises a transfer gate triggered by the Read column selection signal is controlled and operational between the first and second latch nodes of the latch circuit and the Abtastbitleitungspaar is looped. Halbleiterspeicherbauelement nach Anspruch 8, wobei der Abtastschaltkreis ein Transfergatter umfasst, das durch das Schreibspaltenauswahlsignal gesteuert ist und zwischen dem zweiten Zwischenspeicherknoten des Zwischenspeicherschaltkreises und der Datenschreibleitung eingeschleift ist.A semiconductor memory device according to claim 8, wherein the sampling circuit comprises a transfer gate triggered by the Write column select signal is controlled and between the second Latching node of the latch circuit and the Data write line is looped. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 10, wobei ein logischer Wert einer jeweiligen Einheitsspeicherzelle durch eine Differenz von Schwellenspannungen der komplementären ersten und zweiten kapazitätslosen Floating-Body-Transistor-Speicherzellen definiert ist.Semiconductor memory device according to one of claims 1 to 10, wherein a logical value of a respective unit memory cell by a difference of threshold voltages of the complementary first and second capacity-less Floating body transistor memory cell is defined. Verfahren zum Schreiben von Daten in ein Halbleiterspeicherbauelement, nach einem der Ansprüche 1 bis 11 das ein Speicherzellenfeld mit Subfeldblöcken umfasst, die jeweils eine Mehrzahl von Einheitsspeicherzellen zwischen einer Mehrzahl von Wortleitungen, einer Mehrzahl von Bitleitungspaaren und einer Mehrzahl von Sourceleitungen umfassen, wobei die Mehrzahl von Sourceleitungen miteinander verbunden sind, mit den Schritten: – Schreiben komplementärer Daten in eine erste Floating-Body-Speicherzelle einer ausgewählten Einheitsspeicherzelle, die zwischen eine ausgewählte Wortleitung der Mehrzahl von Wortleitungen und eine Bitleitung eines ausgewählten Bitleitungspaars der Mehrzahl von Bitleitungspaaren eingeschleift ist, und in eine zweite Floating-Body-Speicherzelle der ausgewählten Einheitsspeicherzelle, die zwischen die ausgewählte Wortleitung und eine komple mentäre Bitleitung des ausgewählten Bitleitungspaars ein geschleift ist, in einer Schreiboperation und – Lesen der komplementären Daten aus der ersten Speicherzelle und der zweiten Speicherzelle in einer Leseoperation, um eine Differenz zwischen den komplementären Daten abzutasten.Method for writing data in a semiconductor memory device, according to one of claims 1 to 11 that includes a memory cell array with subfield blocks, each one A plurality of unit memory cells between a plurality of Word lines, a plurality of bit line pairs and a plurality of source lines, with the majority of source lines connected to each other, with the steps: - Write complementary Data into a first floating body memory cell a selected one A unit memory cell connected between a selected wordline of the plurality of wordlines and a bitline of a selected bitline pair the plurality of bit line pairs is looped, and in a second floating body memory cell the selected one A unit memory cell between the selected word line and a complementary bit line bit of the selected Bit line pair is looped in a write operation and - Read the complementary one Data from the first memory cell and the second memory cell in a read operation, a difference between the complementary data scan.
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