Die
Erfindung bezieht sich auf ein Bauelement und auf ein Verfahren
zur Bereitstellung von Ausgabedaten.The
The invention relates to a device and to a method
for providing output data.
1 zeigt eine aus dem Stand
der Technik bekannte Datenausgabeschnittstelle 100 eines
Halbleiterspeicherbauelements und eine aus dem Stand der Technik
bekannte Dateneingabeschnittstelle 200 einer Speichersteuerung.
Wie dargestellt ist, umfasst die Datenausgabeschnittstelle 100 einen
Datenausgabeteil 10, der Daten empfängt, die von einem Speicherzellenfeld
(nicht dargestellt) des Speicherbauelements ausgegeben werden, und
k Bits von parallelen Daten an jeden einer Mehrzahl von Parallel-Seriell-Konvertern
(PSCs) 12-1 bis 12-n verteilt. Jeder PSC 12 konvertiert
die empfangenen parallelen Daten in serielle Differenzdaten do1,
do1B bis don, donB. 1 shows a data output interface known from the prior art 100 a semiconductor memory device and a data input interface known in the art 200 a memory controller. As shown, the data output interface includes 100 a data output part 10 receiving data output from a memory cell array (not shown) of the memory device and k bits of parallel data to each of a plurality of parallel-to-serial converters (PSCs) 12-1 to 12-n distributed. Every PSC 12 converts the received parallel data into serial difference data do1, do1b to don, donB.
Ein
Taktgenerator 14 erzeugt k Taktsignale P1 bis Pk, um die
k Datenbits für
jeden PSC 12 zu takten. Die Taktsignale P1 bis Pk weisen
voneinander verschiedene Phasen auf und können mit einem extern emp fangenen
Taktsignal synchronisiert sein, das von der Speichersteuerung 200 übertragen
wird. Die PSCs 12 führen
die Parallel-Seriell-Konvertierung basierend
auf den empfangenen Taktsignalen aus.A clock generator 14 generates k clock signals P1 to Pk to the k data bits for each PSC 12 to clock. The clock signals P1 to Pk have different phases from each other and can be synchronized with an externally received catch signal received from the memory controller 200 is transmitted. The PSCs 12 perform the parallel-to-serial conversion based on the received clock signals.
Die
Datenausgabeschnittstelle 100 umfasst eine Mehrzahl von
Ausgabetreibern 16-1 bis 16-n. Jeder Ausgabetreiber
(OD) 16 korrespondiert mit einem der PSCs 12.
Insbesondere empfängt
jeder OD 16 die seriellen Differenzdaten und erzeugt assoziierte
Differenzausgabesignale DO1, DO1B bis DOn, DOnB. Die Differenzausgabesignale
werden über
ein Übertragungsmedium,
wie einen Bus, zur Dateneingabeschnittstelle 200 gesendet.The data output interface 100 includes a plurality of output drivers 16-1 to 16-n , Each output driver (OD) 16 corresponds to one of the PSCs 12 , In particular, each OD receives 16 the serial difference data and generates associated difference output signals DO1, DO1B to DOn, DOnB. The differential output signals are sent to the data input interface via a transmission medium, such as a bus 200 Posted.
Eine
Steuerschaltung 18 gibt ein Steuersignal CON an die ODs 16 aus,
das Bits c1 bis cm aufweist. Die Treiberfähigkeit eines jeden ODs 16 wird
in Reaktion auf das Steuersignal CON aufgebaut. Die Steuerschaltung 18 umfasst
eine Schmelzsicherungsstruktur, um jedes Bit c1 bis cm des Steuersignals
CON zu setzen. Durch Auftrennen der entsprechenden Schmelzsicherungen
in der Sicherungsstruktur der Steuerschaltung 18 wird der
feste Wert eines jeden Bits c1 bis cm gesetzt. Dabei ist klar, dass
die Hubweite der Ausgabesignale DO1 bis DOn und ihrer entsprechenden
Inversen DO1B bis DOnB auch festgelegt ist, da das Steuersignal
CON festgelegt ist. Anders ausgedrückt, die Treiberfähigkeit
der ODs 16 ist festgelegt. Durch Setzen entsprechender Bits
in der Registerstruktur der Steuerschaltung 18 kann der
Wert für
jedes Bit c1 bis cm gesetzt werden. Dabei ist klar, dass die Hubweite
der Ausgabesignale DO1 bis DOn und ihrer entsprechenden Inversen DO1B
bis DOnB unabhängig
von Kanaleigenschaften ebenfalls gesetzt ist, da das Steuersignal
CON unabhängig
von den Eigenschaften des Kanals 300 gesetzt ist. Anders
ausgedrückt,
die Treiberfähigkeit der
ODs 16 weist keinen Zusammenhang mit den Eigenschaften
des Kanals 300 auf.A control circuit 18 gives a control signal CON to the ODs 16 which has bits c1 to cm. The driver capability of each OD 16 is established in response to the control signal CON. The control circuit 18 includes a fuse structure to set each bit c1 to cm of the control signal CON. By breaking the appropriate fuses in the fuse structure of the control circuit 18 the fixed value of each bit c1 to cm is set. It is clear that the stroke length of the output signals DO1 to DOn and their corresponding inverses DO1B to DOnB is also fixed, since the control signal CON is fixed. In other words, the driving capability of the ODs 16 is defined. By setting appropriate bits in the register structure of the control circuit 18 the value can be set for every bit c1 to cm. It is clear that the stroke length of the output signals DO1 to DOn and their corresponding inverses DO1B to DOnB is also set independently of channel characteristics, since the control signal CON is independent of the characteristics of the channel 300 is set. In other words, the driving capability of the ODs 16 has no relation to the properties of the channel 300 on.
Um
einen stabilen Betrieb des Speichersystems mit der Datenausgabeschnittstelle 100 zu
gewährleisten,
ist der feste Wert des Steuersignals CON und dadurch die feste Treiberfähigkeit
der ODs 16 relativ hoch gesetzt. Dies hilft ebenfalls,
einen Betrieb mit hoher Geschwindigkeit sicherzustellen, ist aber,
wie sich versteht, nachteilig für
eine Reduzierung des Energieverbrauchs.To ensure stable operation of the storage system with the data output interface 100 to ensure, is the fixed value of the control signal CON and thus the fixed drive capability of the ODs 16 set relatively high. This also helps to ensure high speed operation, but, as is understood, is detrimental to reducing energy consumption.
Wie
weiter in 1 dargestellt
ist, umfasst die Dateneingabeschnittstelle 200 Eingabetreiber (ID) 34-1 bis 34-n,
die jeweils mit einem entsprechenden der ODs 16 korrespondieren.
Die IDs 34 konvertieren die entsprechenden empfangenen
differentiellen Ausgabedaten in differentielle Eingabedaten di1, di1B
bis din, dinB. Eine Mehrzahl von Seriell-Parallel-Konvertern (SPCs) 32-1 bis 32-n,
wandeln jeweils die Differenzeingabedaten eines entsprechenden ID 34 in
k Bits von parallelen Daten din1 bis dinn. Ein Dateneingabeteil 30 empfängt die
parallelen Daten von den SPCs 32 und gibt einen Eingabedatenstrom aus.
Wie die Datenausgabeschnittstelle 100 umfasst die Dateneingabeschnittstelle 200 einen
Taktgenerator 36. Der Taktgenerator 36 erzeugt
k Taktsignale. Die Taktsignale weisen voneinander verschiedene Phasen
auf und können
mit einem internen Taktsignal der Speichersteuerung 200 synchronisiert
werden. Die SPCs 32 führen
den Seriell-Parallel-Konvertierungsvorgang basierend auf den empfangenen Taktsignalen
aus.As in further 1 includes the data input interface 200 Input driver (ID) 34-1 to 34-n , each with a corresponding one of the ODs 16 correspond. The IDs 34 convert the corresponding received differential output data into differential input data di1, di1B to din, dinB. A plurality of serial-to-parallel converters (SPCs) 32-1 to 32-n , each convert the difference input data of a corresponding ID 34 in k bits of parallel data din1 to dinn. A data entry part 30 receives the parallel data from the SPCs 32 and outputs an input data stream. Like the data output interface 100 includes the data entry interface 200 a clock generator 36 , The clock generator 36 generates k clock signals. The clock signals have phases different from each other and can be controlled by an internal clock signal of the memory controller 200 be synchronized. The SPCs 32 execute the serial-parallel conversion process based on the received clock signals.
Als
technisches Problem liegt der Erfindung die Bereitstellung eines
Bauelements und eines Verfahrens zur Bereitstellung von Ausgabedaten
zugrunde, die in der Lage sind, die Unzulänglichkeiten des Standes der
Technik zu reduzieren oder zu vermeiden, und insbesondere ein verbessertes
Energieverbrauchsmanagement ermöglichen.When
technical problem of the invention is the provision of a
Device and a method for providing output data
which are able to overcome the shortcomings of the state of the art
Technology to reduce or avoid, and in particular an improved
Enable energy consumption management.
Die
Erfindung löst
dieses Problem durch die Bereitstellung eines Bauelements mit den
Merkmalen des Patentanspruchs 1 oder 38 und eines Verfahrens mit
den Merkmalen des Patentanspruchs 43. Das Bauele ment und das Verfahren
der Erfindung ermöglichen
eine adaptive Leistungssteuerung bei der Bereitstellung der Ausgabedaten.The
Invention solves
this problem by providing a device with the
Features of claim 1 or 38 and a method with
the features of claim 43. The compo element and the method
enable the invention
an adaptive power control in providing the output data.
Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.advantageous
Further developments of the invention are specified in the dependent claims.
Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt. Es zeigen:Advantageous, described below embodiments of the invention and the above for their better understanding explained above, conventional embodiment are in the drawings shown. Show it:
1 ein
Blockdiagramm einer aus dem Stand der Technik bekannten Datenausgabeschnittstelle
eines Halbleiterspeicherbauelements und einer aus dem Stand der
Technik bekannten Dateneingabeschnittstelle einer Speichersteuerung, 1 4 is a block diagram of a prior art data output interface of a semiconductor memory device and a prior art data input interface of a memory controller;
2 ein
Blockdiagramm einer Datenausgabeschnittstelle und einer assoziierten
Dateneingabeschnittstelle gemäß der Erfindung, 2 a block diagram of a data output interface and an associated data input interface according to the invention,
3A bis 3C Schaltbilder
von Ausführungsformen
eines Ausgabetreibers aus 2 gemäß der Erfindung, 3A to 3C Schematics of embodiments of an output driver from 2 according to the invention,
4A bis 4C Schaltbilder
von Ausführungsformen
eines Eingabetreibers aus 2 gemäß der Erfindung, 4A to 4C Schematics of embodiments of an input driver from 2 according to the invention,
5 ein
Blockdiagramm einer Ausführungsform
eines Freigabesignal- und
Taktsignalgenerators aus 2 gemäß der Erfindung, 5 a block diagram of an embodiment of an enable signal and clock generator from 2 according to the invention,
6 ein
Blockdiagramm einer Ausführungsform
eines Treibersteuersignalgenerators (DSCG) aus 2 gemäß der Erfindung, 6 a block diagram of an embodiment of a driver control signal generator (DSCG) from 2 according to the invention,
7A Signalverläufe, die
während
des Betriebs durch eine im DCSG gemäß 6 angeordnete
Steuerschaltung erzeugt werden, 7A Waveforms generated during operation by a DCSG according to 6 arranged control circuit are generated
7B eine
Tabelle mit ersten und zweiten Registereingaben REG1 und REG2 sowie
einer Registereingabe, die durch eine Auswahlschaltung für einen
beispielhaften Betrieb der Steuerschaltung gemäß 7A ausgewählt ist, 7B a table with first and second register inputs REG1 and REG2 and a register input, which is controlled by a selection circuit for an exemplary operation of the control circuit according to FIG 7A is selected,
8 ein
Blockdiagramm einer anderen Ausführungsform
des DSCGs aus 2 gemäß der Erfindung, 8th a block diagram of another embodiment of the DSCG 2 according to the invention,
9A Signalverläufe, die
während
eines Beispielbetriebs durch eine im DCSG gemäß 8 angeordnete
Steuerschaltung erzeugt werden, 9A Waveforms generated during an example operation by a DCSG according to 8th arranged control circuit are generated
9B eine
Tabelle mit ersten und zweiten Registereingaben REG1' und REG2', sowie einer Registereingabe,
die durch eine Auswahlschaltung 54 für einen beispielhaften Betrieb
der Steuerschaltung 25 gemäß 9A ausgewählt ist, 9B a table with first and second register entries REG1 'and REG2', as well as a register entry, which is selected by a selection circuit 54 for an exemplary operation of the control circuit 25 according to 9A is selected,
10 ein
Blockdiagramm einer weiteren Ausführungsform des DSCGs aus 2 gemäß der Erfindung, 10 a block diagram of another embodiment of the DSCG 2 according to the invention,
11 ein
Blockdiagramm einer Datenausgabeschnittstelle und einer assoziierten
Dateneingabeschnittstelle gemäß einer
anderen Ausführungsform
der Erfindung, 11 a block diagram of a data output interface and an associated data input interface according to another embodiment of the invention,
12A und 12B Schaltbilder
von Ausführungsformen
eines Spannungsgenerators aus 11 gemäß der Erfindung
und 12A and 12B Schematics of embodiments of a voltage generator 11 according to the invention and
13 ein
Blockdiagramm einer Datenausgabeschnittstelle und einer assoziierten
Dateneingabeschnittstelle gemäß einer
anderen Ausführungsform
der Erfindung. 13 a block diagram of a data output interface and an associated data input interface according to another embodiment of the invention.
Die
Erfindung bezieht sich insbesondere auf eine Datenausgabeschnittstelle
und eine assoziierte Dateneingabeschnittstelle, wie einer Datenausgabeschnittstelle
für ein
Speicherbauelement und eine Dateneingabeschnittstelle für eine Speichersteuerung.
Selbstverständlich
sind die Datenausgabeschnittstelle und die Dateneingabeschnittstelle
der Erfindung jedoch nicht auf diese Anwendungen begrenzt.The
The invention particularly relates to a data output interface
and an associated data input interface, such as a data output interface
for a
Memory device and a data input interface for a memory controller.
Of course
are the data output interface and the data input interface
However, the invention is not limited to these applications.
2 zeigt
eine Datenausgabeschnittstelle 100' und eine assoziierte Dateneingabeschnittstelle 200' gemäß einem
Ausführungsbeispiel
der Erfindung. Wie dargestellt ist, umfasst die Datenausgabeschnittstelle 100' einen Datenausgabeteil 10,
der Daten empfängt,
die von einem Speicherzellenfeld (nicht dargestellt) des Speicherbauelements
ausgegeben werden, und k Bits von parallelen Daten an jeden einer
Mehrzahl von Parallel-Seriell-Konvertern (PSCs) 12-1' bis 12-n' und an jeden
einer Mehrzahl von Fehlerdetektorcodegeneratoren (EDCGs) 20-1 bis 20-n verteilt.
Jeder EDCG 20 ist mit einem der PSCs 12' assoziiert
und erzeugt einen Fehlercode mit s Bits für die k Bits, die von dem assoziierten
PSC 12' empfangen
werden. Jeder PSC 12' konvertiert die
empfangenen parallelen Daten und die assoziierten Codebits in serielle
Differenzdaten do1',
do1B' bis don', donB'. 2 shows a data output interface 100 ' and an associated data entry interface 200 ' according to an embodiment of the invention. As shown, the data output interface includes 100 ' a data output part 10 receiving data output from a memory cell array (not shown) of the memory device and k bits of parallel data to each of a plurality of parallel-to-serial converters (PSCs) 12-1 ' to 12-n ' and to each of a plurality of error detection code generators (EDCGs) 20-1 to 20-n distributed. Every EDCG 20 is with one of the PSCs 12 ' associates and generates an error code with s bits for the k bits provided by the associated PSC 12 ' be received. Every PSC 12 ' converts the received parallel data and the associated code bits into serial difference data do1 ', do1B' to don ', donB'.
Ein
Taktgenerator 14' erzeugt
k+s Taktsignale P1' bis
P(k+s)', um die
k+s Datenbits für
jeden PSC 12' zu
takten. Die Taktsignale P1' bis
P(k+s)' weisen verschiedene
Phasen zueinander auf und können
mit einem von extern empfangenen Taktsignal synchronisiert werden,
das von einer Speichersteuereinheit 200 übertragen
wird. Die PSCs 12' führen die
Parallel-Seriell-Konvertierung basierend auf den empfangenen Taktsignalen
aus.A clock generator 14 ' generates k + s clock signals P1 'through P (k + s)' to the k + s data bits for each PSC 12 ' to clock. The clock signals P1 'to P (k + s)' have different phases to each other and can be synchronized with a clock signal received externally from a memory controller 200 is transmitted. The PSCs 12 ' perform the parallel-to-serial conversion based on the received clock signals.
Die
Datenausgabeschnittstelle 100' umfasst eine Mehrzahl von Ausgabetreibern 16-1 bis 16-n. Jeder
Ausgabetreiber (OD) 16 korrespondiert mit einem der PSCs 12'. Insbesondere
empfängt
jeder OD 16 die seriellen Differenzdaten und erzeugt assoziierte
Differenzausgabesignale DO1',
DO1B' bis DOn', DOnB'. Die Differenzausgabesignale
werden über ein Übertragungsmedium,
wie einen Bus, zur Dateneingabeschnittstelle 200' gesendet.The data output interface 100 ' includes a plurality of output drivers 16-1 to 16-n , Each output driver (OD) 16 corresponds to one of the PSCs 12 ' , In particular, each OD receives 16 the serial difference data and generates associated difference output signals DO1 ', DO1B' to DOn ', DOnB'. The differential output signals are sent to the data input interface via a transmission medium, such as a bus 200 ' Posted.
Eine
Steuerschaltung 25 gibt ein Steuersignal CON an die ODs 16 aus,
das Bits c1 bis cm aufweist. Die Treiberfähigkeit eines jeden ODs 16 wird
in Reaktion auf das Steuersignal CON aufgebaut. 3A zeigt
ein Ausführungsbeispiel
eines ODs 16 gemäß der Erfindung.
Wie dargestellt ist, ist ein Widerstand R1 in Reihe zu einem NMOS-Transistor
N1 zwischen einer Spannungsversorgungsleitung und einem gemeinsamen
Knoten ND eingeschleift. Ein Gate des NMOS-Transistors N1 empfängt die
seriellen Differenzdaten do, und eine Drain des NMOS-Transistors
N1 wirkt als Ausgang für
das inverse Differenzsignal DOB. Ein Widerstand R2 ist in Reihe
zu einem NMOS-Transistor N2 zwischen der Spannungsversorgungsleitung
und dem gemeinsamen Knoten ND eingeschleift. Ein Gate des NMOS-Transistors
N2 empfängt
die inversen seriellen Differenzdaten doB, und eine Drain des NMOS-Transistors
N2 wirkt als Ausgang für
das Differenzausgabesignal DO.A control circuit 25 gives a control signal CON to the ODs 16 off, bits c1 to cm on has. The driver capability of each OD 16 is established in response to the control signal CON. 3A shows an embodiment of an OD 16 according to the invention. As shown, a resistor R1 is connected in series with an NMOS transistor N1 between a power supply line and a common node ND. A gate of the NMOS transistor N1 receives the serial difference data do, and a drain of the NMOS transistor N1 acts as an output for the inverse difference signal DOB. A resistor R2 is connected in series with an NMOS transistor N2 between the power supply line and the common node ND. A gate of the NMOS transistor N2 receives the inverse serial difference data doB, and a drain of the NMOS transistor N2 acts as an output for the difference output signal DO.
Insgesamt
sind m NMOS-Transistoren N3-1 bis N3-m parallel zwischen dem gemeinsamen
Knoten ND und Masse eingeschleift. Jeder NMOS-Transistor N3-1 bis N3-m empfängt ein
entsprechendes der Bits c1 bis cm, die das Steuersignal CON bilden. Wenn
das Steuerbit c einen hohen logischen Wert oder einen Wert „1" aufweist, wird der
entsprechende NMOS-Transistor N3 leitend geschaltet. Im Gegensatz
wird, wenn das Steuerbit c einen niedrigen logischen Wert oder einen
Wert „0" aufweist, der entsprechende
NMOS-Transistor N3 sperrend geschaltet. Entsprechend steuert das
Steuersignal CON, welcher der NMOS-Transistoren N3 leitend geschaltet ist.
Auf diese Weise steuert das Steuersignal CON die Treiberfähigkeit
des OD 16. Je mehr NMOS- Transistoren
N3 leitend geschaltet sind, desto größer ist die Treiberfähigkeit
des OD 16. Die NMOS-Transistoren N3 können selbstverständlich verschiedene
Größen und
dadurch verschiedene Treiberfähigkeiten aufweisen.
Diese Anordnung erlaubt eine größere Steuerung
der Treiberfähigkeit
des OD 16.In total, m NMOS transistors N3-1 to N3-m are connected in parallel between the common node ND and ground. Each NMOS transistor N3-1 to N3-m receives a corresponding one of the bits c1 to cm which form the control signal CON. If the control bit c has a high logic value or a value "1", the corresponding NMOS transistor N3 is turned on. In contrast, if the control bit c has a low logic value or a value "0", the corresponding NMOS transistor Transistor N3 switched off. Accordingly, the control signal CON controls which of the NMOS transistors N3 is turned on. In this way, the control signal CON controls the driving capability of the OD 16 , The more NMOS transistors N3 are turned on, the greater the driving capability of the OD 16 , Of course, the NMOS transistors N3 may have different sizes and thereby different driving capabilities. This arrangement allows greater control of the drive capability of the OD 16 ,
Während des
Betriebs weist, wenn do' größer als
doB' ist, DO' eine größere Spannung
als DOB' auf und
umgekehrt.During the
Operation indicates if do 'greater than
doB ', DO' is a bigger tension
as a DOB 'on and
vice versa.
3B zeigt ein anderes Ausführungsbeispiel
der ODs 16 gemäß der Erfindung.
Wie dargestellt ist, ist ein Widerstand R1' in Reihe zu einem NMOS-Transistor N1' zwischen einem gemeinsamen Knoten
ND' und Masse eingeschleift.
Ein Gate des NMOS-Transistors N1' empfängt die
seriellen Differenzdaten do, und ein Drain des NMOS-Transistors N1' wirkt als Ausgang
für das
inverse Differenzdatensignal DOB'.
Ein Widerstand R2' ist
in Reihe zu einem NMOS-Transistor N2' zwischen dem gemeinsamen Knoten und
Masse eingeschleift. Ein Gate des NMOS-Transistors N2' empfängt die inversen seriellen
Differenzdaten doB',
und eine Drain des NMOS-Transistors N2' wirkt als Ausgang für das Differenzausgabesignal
DO'. 3B shows another embodiment of the ODs 16 according to the invention. As shown, a resistor R1 'is connected in series with an NMOS transistor N1' between a common node ND 'and ground. A gate of the NMOS transistor N1 'receives the differential serial data do, and a drain of the NMOS transistor N1' acts as an output for the differential inverse signal DOB '. A resistor R2 'is connected in series with an NMOS transistor N2' between the common node and ground. A gate of the NMOS transistor N2 'receives the inverse serial difference data doB', and a drain of the NMOS transistor N2 'acts as an output for the difference output signal DO'.
Insgesamt
sind m PMOS-Transistoren P1-1 bis P1-m parallel zwischen einer Spannungsversorgungsleitung
und dem gemeinsamen Knoten ND' eingeschleift.
Jeder PMOS-Transistor P1-1 bis P1-m empfängt ein entsprechendes der
Bits c1 bis cm, die das Steuersignal CON bilden. Wenn das Steuerbit
c einen hohen logischen Wert oder einen Wert „1" aufweist, wird der entsprechende PMOS-Transistor
P1 sperrend geschaltet. Wenn das Steuerbit c einen niedrigen logischen
Wert oder einen Wert „0" aufweist, wird der
entsprechende PMOS-Transistor P1 leitend geschaltet. Entsprechend
steuert das Steuersignal CON, welcher der PMOS-Transistoren P1 leitend
geschaltet ist. Auf diese Weise steuert das Steuersignal CON die
Treiberfähigkeit
des OD 16. Je mehr PMOS- Transistoren
P1 leitend geschaltet sind, desto größer ist die Treiberfähigkeit
des OD 16. Die PMOS-Transistoren P1 können selbstverständlich verschiedene
Größen und
dadurch verschiedene Treiberfähigkeiten
aufweisen. Diese Anordnung erlaubt eine größere Steuerung der Treiberfähigkeit des
OD 16.In total, m PMOS transistors P1-1 to P1-m are connected in parallel between a power supply line and the common node ND '. Each PMOS transistor P1-1 to P1-m receives a corresponding one of the bits c1 to cm which constitute the control signal CON. When the control bit c has a high logic value or a value "1", the corresponding PMOS transistor P1 is turned off, and when the control bit c has a low logic value or a value "0", the corresponding PMOS transistor P1 becomes conductive connected. Accordingly, the control signal CON controls which of the PMOS transistors P1 is turned on. In this way, the control signal CON controls the driving capability of the OD 16 , The more PMOS transistors P1 are turned on, the greater the driving capability of the OD 16 , Of course, the PMOS transistors P1 may have different sizes and thereby different driving capabilities. This arrangement allows greater control of the drive capability of the OD 16 ,
Während des
Betriebs weist, wenn do' größer als
doB' ist, DO' eine größere Spannung
als DOB' auf und
umgekehrt.During the
Operation indicates if do 'greater than
doB ', DO' is a bigger tension
as a DOB 'on and
vice versa.
3C zeigt
ein anderes Ausführungsbeispiel
der ODs 16 gemäß der Erfindung.
Wie dargestellt ist, ist ein Widerstand R1'' in
Reihe zu einem PMOS-Transistor P2 zwischen einem gemeinsamen Knoten
ND'' und Masse eingeschleift.
Ein Gate des PMOS-Transistors P2 empfängt die seriellen Differenzdaten
do, und eine Drain des PMOS-Transistors P2 wirkt als Ausgang für das inverse
Differenzdatensignal DOB'.
Ein Widerstand R2'' ist in Reihe zu
einem PMOS-Transistor P3 zwischen dem gemeinsamen Knoten ND'' und Masse eingeschleift. Ein Gate des
PMOS-Transistors P3 empfängt
die inversen seriellen Differenzdaten doB', und eine Drain des PMOS-Transistors
P3 wirkt als Ausgang für
das Differenzausgabesignal DO'. 3C shows another embodiment of the ODs 16 according to the invention. As shown, a resistor R1 "is connected in series with a PMOS transistor P2 between a common node ND" and ground. A gate of the PMOS transistor P2 receives the differential serial data do, and a drain of the PMOS transistor P2 acts as an output for the differential inverse signal DOB '. A resistor R2 '' is connected in series with a PMOS transistor P3 between the common node ND '' and ground. A gate of the PMOS transistor P3 receives the inverse serial difference data doB ', and a drain of the PMOS transistor P3 acts as an output for the difference output signal DO'.
Insgesamt
sind m PMOS-Transistoren P1-1 bis P1-m parallel zwischen einer Spannungsversorgungsleitung
und dem gemeinsamen Knoten ND'' eingeschleift. Jeder
PMOS-Transistor P1-1 bis P1-m empfängt ein entsprechendes der
Bits c1 bis cm, die das Steuersignal CON bilden. Wenn das Steuerbit
c einen hohen logischen Wert oder einen Wert „1" aufweist, wird der entsprechende PMOS-Transistor
P1 sperrend geschaltet. Wenn das Steuerbit c einen niedrigen logischen
Wert oder einen Wert „0" aufweist, wird der
entsprechende PMOS-Transistor P1 leitend geschaltet. Entsprechend
steuert das Steuersignal CON, welcher der PMOS-Transistoren P1 leitend
geschaltet ist. Auf diese Weise steuert das Steuersignal CON die
Treiberfähigkeit
des OD 16. Je mehr PMOS-Transistoren P1 leitend geschaltet
sind, desto größer ist
die Treiberfähigkeit
des OD 16. Die PMOS-Transistoren P1 können selbstverständlich verschiedene
Größen und
dadurch verschiedene Treiberfähigkeiten
aufweisen. Diese Anordnung erlaubt eine größere Steuerung der Treiberfähigkeit des
OD 16.In total, m PMOS transistors P1-1 to P1-m are connected in parallel between a power supply line and the common node ND ''. Each PMOS transistor P1-1 to P1-m receives a corresponding one of the bits c1 to cm which constitute the control signal CON. When the control bit c has a high logic value or a value "1", the corresponding PMOS transistor P1 is turned off, and when the control bit c has a low logic value or a value "0", the corresponding PMOS transistor P1 becomes conductive connected. Accordingly, the control signal CON controls which of the PMOS transistors P1 is turned on. In this way, the control signal CON controls the driving capability of the OD 16 , The more PMOS transistors P1 are turned on, the greater the driving capability of the OD 16 , The PMOS transistors P1 may, of course, have different sizes and thereby different drive capabilities. This arrangement allows greater control of the drive capability of the OD 16 ,
Während des
Betriebs weist, wenn do' größer als
doB' ist, DO' eine größere Spannung
als DOB' auf und
umgekehrt.During the
Operation indicates if do 'greater than
doB ', DO' is a bigger tension
as a DOB 'on and
vice versa.
Zurückkehrend
zu 2 und zur Steuerschaltung 25, wie dargestellt,
erzeugt letztere das Steuersignal CON basierend auf Signalen, die
von der Dateneingabeschnittstelle 200' empfangen werden. Entsprechend
wird vor der detaillierten Beschreibung der Steuerschaltung 25 zuerst
die Dateneingabeschnittstelle 200' beschrieben.Returning to 2 and to the control circuit 25 As shown, the latter generates the control signal CON based on signals received from the data input interface 200 ' be received. Accordingly, before the detailed description of the control circuit 25 first the data entry interface 200 ' described.
Die
Dateneingabeschnittstelle 200' umfasst Eingabetreiber (ID) 34-1
bis 34-n, die jeweils mit einem entsprechenden der ODs 16 korrespondieren. Die
IDs 34 konvertieren die entsprechenden empfangenen Differenzausgabedaten
in Differenzeingabedaten di1',
di1B' bis din', dinB'. 4A zeigt
ein Ausführungsbeispiel
eines IDs 34 gemäß der Erfindung. Wie
dargestellt ist, sind ein Widerstand R11 und ein NMOS-Transistor N11 in
Reihe zwischen einer Spannungsversorgungsleitung und einem gemeinsamen Knoten
ND2 eingeschleift. Ein Gate des NMOS-Transistors N11 empfängt das
Ausgabedatensignal DO' von
der Datenausgabeschnittstelle 100'. Eine Drain des NMOS-Transistors
N11 wirkt als Ausgang für
die seriellen Eingabedaten di. Ein Widerstand R21 und ein NMOS-Transistor
N21 sind in Reihe zwischen der Spannungsversorgungsleitung und dem
gemeinsamen Knoten ND2 eingeschleift. Ein Gate des NMOS-Transistors
N21 empfängt
das inverse Datenausgabesignal DOB'. Eine Drain des NMOS-Transistors N21
wirkt als Ausgang für
die inversen seriellen Eingabedaten diB'. Eine Konstantstromquelle 13 ist zwischen
dem gemeinsamen Knoten ND2 und Masse ein geschleift. Während des
Betriebs weist, wenn DO' größer als
DOB' ist, di' eine größere Spannung als
diB' auf und umgekehrt.The data entry interface 200 ' comprises input drivers (ID) 34-1 to 34-n, each with a corresponding one of the ODs 16 correspond. The IDs 34 convert the corresponding received differential output data into differential input data di1 ', di1B' to din ', dinB'. 4A shows an embodiment of an ID 34 according to the invention. As shown, a resistor R11 and an NMOS transistor N11 are connected in series between a power supply line and a common node ND2. A gate of the NMOS transistor N11 receives the output data signal DO 'from the data output interface 100 ' , A drain of the NMOS transistor N11 acts as an output for the serial input data di. A resistor R21 and an NMOS transistor N21 are connected in series between the power supply line and the common node ND2. A gate of the NMOS transistor N21 receives the inverse data output signal DOB '. A drain of the NMOS transistor N21 acts as an output for the inverse serial input data diB '. A constant current source 13 is looped between the common node ND2 and ground. During operation, when DO 'is greater than DOB', di 'indicates greater voltage than diB' and vice versa.
4B zeigt
ein weiteres Ausführungsbeispiel
eines IDs 34 gemäß der Erfindung.
Wie dargestellt ist, sind ein Widerstand R11' und ein NMOS-Transistor N11' in Reihe zwischen einem gemeinsamen
Knoten ND2' und
Masse eingeschleift. Ein Gate des NMOS-Transistors N11' empfängt das Ausgabedatensignal
DO' von der Datenausgabeschnittstelle 100'. Eine Drain
des NMOS-Transistors N11' wirkt
als Ausgang für
die inversen seriellen Eingabedaten diB'. Ein Widerstand R21' und ein NMOS-Transistor N21' sind in Reihe zwischen
dem gemeinsamen Knoten ND2' und
Masse eingeschleift. Ein Gate des NMOS-Transistors N21' empfängt das inverse
Ausgabedatensignal DOB'.
Eine Drain des NMOS-Transistors N21' wirkt als Ausgang für die seriellen Eingabedaten
di'. Eine Konstantstromquelle 14 ist
zwischen dem gemeinsamen Knoten ND2' und einer Spannungsversorgungsleitung
eingeschleift. Während
des Betriebs weist, wenn DO' größer als DOB' ist, di' eine größere Spannung
als diB' auf und umgekehrt. 4B shows another embodiment of an ID 34 according to the invention. As shown, a resistor R11 'and an NMOS transistor N11' are connected in series between a common node ND2 'and ground. A gate of the NMOS transistor N11 'receives the output data signal DO' from the data output interface 100 ' , A drain of the NMOS transistor N11 'acts as an output for the inverse serial input data diB'. A resistor R21 'and an NMOS transistor N21' are connected in series between the common node ND2 'and ground. A gate of the NMOS transistor N21 'receives the inverse output data signal DOB'. A drain of the NMOS transistor N21 'acts as an output for the serial input data di'. A constant current source 14 is connected between the common node ND2 'and a power supply line. During operation, when DO 'is greater than DOB', di 'indicates greater voltage than diB' and vice versa.
4C zeigt
ein weiteres Ausführungsbeispiel
eines IDs 34 gemäß der Erfindung.
Wie dargestellt ist, sind ein Widerstand R11'' und
ein PMOS-Transistor
P2' in Reihe zwischen
einem gemeinsamen Knoten ND2'' und Masse eingeschleift. Ein
Gate des PMOS-Transistors P2' empfängt das Ausgabedatensignal
DO' von der Datenausgabeschnittstelle 100'. Eine Drain
des PMOS-Transistors P2' wirkt
als Ausgang für
die inversen seriellen Eingabedaten diB'. Ein Widerstand R21'' und
ein PMOS-Transistor
P3' sind in Reihe
zwischen dem gemeinsamen Knoten ND2'' und
Masse eingeschleift. Ein Gate des PMOS-Transistors P3' empfängt das
inverse Ausgabedatensignal DOB'.
Eine Drain des PMOS-Transistors
P3' wirkt als Ausgang für die seriellen
Eingabedaten di'.
Eine Konstantstromquelle 14 ist zwischen dem gemeinsamen
Knoten ND2'' und einer Spannungsversorgungsleitung eingeschleift.
Während
des Be triebs weist, wenn DO' größer als
DOB' ist, di' eine größere Spannung
als diB' auf und
umgekehrt. 4C shows another embodiment of an ID 34 according to the invention. As shown, a resistor R11 "and a PMOS transistor P2 'are connected in series between a common node ND2" and ground. A gate of the PMOS transistor P2 'receives the output data signal DO' from the data output interface 100 ' , A drain of the PMOS transistor P2 'acts as an output for the inverse serial input data diB'. A resistor R21 "and a PMOS transistor P3 'are connected in series between the common node ND2" and ground. A gate of the PMOS transistor P3 'receives the inverse output data signal DOB'. A drain of the PMOS transistor P3 'acts as an output for the serial input data di'. A constant current source 14 is connected between the common node ND2 "and a power supply line. During operation, when DO 'is greater than DOB', di 'has a greater voltage than diB' and vice versa.
Zurückkehrend
zu 2 und zur Dateneingabeschnittstelle 200' konvertiert
eine Mehrzahl von Seriell-Parallel-Konvertern (SPCs) 32-1' bis 32-n' jeweils die
differentiellen Eingabedaten eines entsprechenden IDs 34 in
k Bits von parallelen Daten din1 bis dinn und getrennt in k+s Bits
von parallelen Daten. Ein Dateneingabeteil 30 empfängt die
k Bits paralleler Daten von den SPCs 32 und gibt einen
Eingabedatenstrom aus.Returning to 2 and to the data entry interface 200 ' converts a plurality of serial-to-parallel converters (SPCs) 32-1 ' to 32-n ' in each case the differential input data of a corresponding ID 34 in k bits of parallel data din1 to dinn and separated into k + s bits of parallel data. A data entry part 30 receives the k bits of parallel data from the SPCs 32 and outputs an input data stream.
Eine
Mehrzahl von Fehlerdetektoren (ED) 38-1 bis 38-n,
die mit je einem der SPCs 32 assoziiert sind, empfängt die
k+s Bits, die von dem entsprechenden SPC 32 ausgegeben
werden. Die Mehrzahl von EDs 38-1 bis 38-n erzeugt
entsprechende individuelle Fehlersignale E1 bis En. Jedes individuelle Fehlersignal
E1 bis En zeigt an, ob die k Bits von parallelen Daten fehlerhaft
empfangen wurden oder nicht. Ein Fehlersignalgenerator 40 empfängt die
individuellen Fehlersignale E1 bis En und erzeugt ein kollektives
Fehlersignal ER. Der Fehlersignalgenerator 40 kann beispielsweise
eine logische ODER-Verknüpfung
mit den individuellen Fehlersignalen E1 bis En ausführen, um
das kollektive Fehlersignal ER zu erzeugen.A plurality of fault detectors (ED) 38-1 to 38-n , each with one of the SPCs 32 associates receives the k + s bits received from the corresponding SPC 32 be issued. The majority of EDs 38-1 to 38-n generates respective individual error signals E1 to En. Each individual error signal E1 to En indicates whether or not the k bits of parallel data have been received incorrectly. An error signal generator 40 receives the individual error signals E1 to En and generates a collective error signal ER. The error signal generator 40 For example, it may logically OR with the individual error signals E1 to En to generate the collective error signal ER.
Das
Fehlersignal ER wird an einen OD 42 anlegt, der die gleiche
Struktur wie die ODs 16 aufweisen kann. Hierbei wird der
inverse Eingang des OD 42 mit einer festen Referenzspannung
versorgt. Der OD 42 erzeugt ein Fehlerausgabesignal ED
und ein inverses Fehlerausgabesignal EDB, die zur Datenausgabeschnittstelle 100' gesendet werden.
Diese Signale können
beispielsweise über
ein geeignetes Medium, wie über
einen Bus, gesendet werden.The error signal ER is sent to an OD 42 which has the same structure as the ODs 16 can have. Here, the inverse input of the OD 42 supplied with a fixed reference voltage. The OD 42 generates an error output signal ED and an inverse error output signal EDB leading to the data output interface 100 ' be sent. These signals can be sent, for example, via a suitable medium, such as via a bus.
Wie
die Datenausgabeschnittstelle 100' umfasst die Dateneingabeschnittstelle 200' einen Taktgenerator 36'. Der Taktgenerator 36' erzeugt k+s Taktsignale.
Die Taktsignale weisen voneinander verschiedene Phasen auf und können mit
einem internen Taktsignal des Bauelements synchronisiert werden,
das die Dateneingabeschnittstelle 200' umfasst. Die SPCs 32' führen den
Seriell-Parallel-Konvertierungsvorgang basierend auf den empfangenen
Taktsignalen aus.Like the data output interface 100 ' includes the data entry interface 200 ' a clock generator 36 ' , The clock generator 36 ' generates k + s clock signals. The clock signals have phases different from each other and can be synchronized with an internal clock signal of the device that is the data input interface 200 ' includes. The SPCs 32 ' execute the serial-parallel conversion process based on the received clock signals.
Wieder
zurückkehrend
zu 2 wird nun die Steuerschaltung 25 und
ihre Funktionsweise detaillierter beschrieben. Wie dargestellt ist,
umfasst die Steuerschaltung 25 einen ID 22, der
die gleiche Struktur wie die IDs 34 aufweisen kann. Der
ID 22 empfängt
das Fehlerausgabesignal ED und das inverse Fehlerausgabesignal EDB
und erzeugt ein Fehlersignal er und ein inverses Fehlersignal erB.
Ein Freigabe- und Taktsignalgenerator (ENCC) 24 erzeugt
periodisch ein Freigabesignal EN und ein Taktsignal CCLK und beendet
die Erzeugung des Freigabesignals EN und des Taktsignals CCLK basierend auf
dem Fehlersignal er und dem inversen Fehlersignal erB. Ein Treibersteuersignalgenerator
(DSCG) 26 empfängt
das Freigabesignal EN und das Taktsignal CCLK und erzeugt basierend
darauf das Steuersignal CON.Returning to 2 will now be the control circuit 25 and their operation described in more detail. As shown, the control circuit comprises 25 an ID 22 that has the same structure as the IDs 34 can have. The ID 22 receives the error output signal ED and the inverse error output signal EDB and generates an error signal er and an inverse error signal erB. A Release and Clock Generator (ENCC) 24 periodically generates an enable signal EN and a clock signal CCLK and terminates the generation of the enable signal EN and the clock signal CCLK based on the error signal er and the inverse error signal erB. A driver control signal generator (DSCG) 26 receives the enable signal EN and the clock signal CCLK and generates the control signal CON based thereon.
5 zeigt
den ENCC 24 detaillierter. Wie dargestellt ist, umfasst
der ENCC 24 einen Freigabesignalgenerator 24-1,
der periodisch das Freigabesignal EN erzeugt. Der Freigabesignalgenerator 24-1 beendet
die Erzeugung des Freigabesignals EN basierend auf dem Fehlersignal
er und dem inversen Fehlersignal erB. Ein Taktsignalgenerator 24-2 erzeugt
das Taktsignal CCLK in Reaktion auf das Freigabesignal EN. Die Funktionsweise
des ENCC 24 wird nach der folgenden detaillierten Beschreibung des
DCSGs 26 unter Bezugnahme auf die in 7A dargestellten
Signalformen detaillierter beschrieben. 5 shows the ENCC 24 detail. As shown, the ENCC includes 24 a release signal generator 24-1 , which periodically generates the enable signal EN. The enable signal generator 24-1 terminates the generation of the enable signal EN based on the error signal er and the inverse error signal erB. A clock signal generator 24-2 generates the clock signal CCLK in response to the enable signal EN. The functioning of the ENCC 24 will become the following detailed description of the DCSG 26 referring to the in 7A illustrated waveforms described in more detail.
6 zeigt
ein Ausführungsbeispiel
des DSCG 26 gemäß der Erfindung.
Wie dargestellt ist, umfasst der DCSG 26 ein erstes Speicherbauelement 50 und
ein zweites Speicherbauelement 52, die mit einem Selektor 54 verbunden
sind. In diesem Ausführungsbeispiel
sind das erste und zweite Speicherbauelement 50 und 52 beispielsweise
Register. Das erste und zweite Speicherbauelement 50 und 52 sind
jedoch nicht auf die Ausführung
als Register beschränkt.
Wie dargestellt ist, umfasst das Register 50 m D-Flip-Flops
DF10 bis DF1m, die als Kaskade verbunden sind, wobei ein Eingang
des ersten D-Flip-Flops DF10 mit Masse verbunden ist. Jedes D-Flip-Flop
DF1 empfängt
das Taktsignal CCLK an seinem Takteingang und empfängt an seinem Setzeingang
das Freigabesignal EN. Entsprechend werden, wenn das Freigabesignal
EN einen niedrigen logischen Wert bzw. „0" aufweist, was eine Nichtfreigabe anzeigt,
die D-Flip-Flops DF1 des Registers 50 gesetzt und jedes
speichert einen hohen logischen Wert bzw. „1". Selbstverständlich sind die D-Flip-Flops DF1 nicht länger kontinuierlich
gesetzt, wenn das Freigabesignal EN den hohen logischen Wert bzw. „1" aufweist. Entsprechend
bewirkt das Takten der D-Flip-Flops DF1, dass ein niedriger logischer
Wert bzw. „0" durch die D-Flip-Flops
DF1 kaskadiert. Die Ausgaben des ersten bis m-ten D-Flip-Flops DF10
bis DF1(m-1) werden als erste Registereingabe REG1 an den Selektor 54 angelegt. Die
Ausgabe eines jeden der ersten bis m-ten D-Flip-Flops DF10 bis DF1(m-1)
korrespondiert mit einem entsprechenden Bit c des Steuersignals
CON (c1 bis cm). 6 shows an embodiment of the DSCG 26 according to the invention. As shown, the DCSG includes 26 a first memory device 50 and a second memory device 52 that with a selector 54 are connected. In this embodiment, the first and second memory devices 50 and 52 for example registers. The first and second memory devices 50 and 52 however, are not limited to execution as a register. As shown, the register includes 50 m D flip-flops DF10 to DF1m, which are connected in cascade, wherein an input of the first D flip-flop DF10 is connected to ground. Each D flip-flop DF1 receives the clock signal CCLK at its clock input and receives the enable signal EN at its set input. Accordingly, when the enable signal EN has a low logic value or "0" indicating a non-enable, the D flip-flops DF1 of the register 50 Of course, the D flip-flops DF1 are no longer set continuously when the enable signal EN has the high logic value or "1". Accordingly, the clocking of the D-type flip-flops DF1 causes a low logic value or "0" to be cascaded by the D flip-flops DF1, and the outputs of the first to m-th D flip-flops DF10 to DF1 (m -1) are the first register input REG1 to the selector 54 created. The output of each of the first to m-th D flip-flops DF10 to DF1 (m-1) corresponds to a corresponding bit c of the control signal CON (c1 to cm).
Das
zweite Register 52 umfasst m D-Flip-Flops DF21 bis DF2m,
die als Kaskade verbunden sind. Die Eingänge der D-Flip-Flops DF21 bis DF2m
sind jeweils mit den Ausgängen
des zweiten bis (m+1)-ten D-Flip-Flops
DF11 bis DF1 m verbunden. Die Takteingänge der D-Flip-Flops DF2 empfangen
ebenfalls das Taktsignal CCLK, und die Ausgaben der zweiten D-Flip-Flops
DF2 werden als zweite Registereingabe REG2 an den Selektor 54 angelegt. Die
D-Flip-Flops DF2 korrespondieren jeweils mit einem der Bits c1 bis
cm des Steuersignals CON. Des Weiteren speichern die D-Flip-Flops
DF2 in Reaktion auf das Taktsignal CCLK offensichtlich die vorherige Version
der ersten Registereingabe REG1. Anders ausgedrückt, die zweite Registereingabe
REG2 entspricht der ersten Registereingabe REG1 des vorherigen Impulses
des Taktsignals CCLK.The second register 52 comprises m D flip-flops DF21 to DF2m connected in cascade. The inputs of the D flip-flops DF21 to DF2m are respectively connected to the outputs of the second to (m + 1) th D-type flip-flops DF11 to DF1m. The clock inputs of the D-type flip-flops DF2 also receive the clock signal CCLK, and the outputs of the second D-type flip-flops DF2 are applied to the selector as a second register input REG2 54 created. The D flip-flops DF2 each correspond to one of the bits c1 to cm of the control signal CON. Furthermore, the D flip-flops DF2 obviously store the previous version of the first register input REG1 in response to the clock signal CCLK. In other words, the second register input REG2 corresponds to the first register input REG1 of the previous pulse of the clock signal CCLK.
Der
Selektor 54 gibt selektiv die erste Registereingabe REG1
oder die zweite Registereingabe REG2 als Steuersignal CON aus. Insbesondere
gibt der Selektor 54, wie nachfolgend unter Bezugnahme auf 7A und 7B detaillierter
beschrieben wird, die erste Registereingabe REG1 aus, wenn das Freigabesignal
EN freigegeben ist (in diesem Beispiel auf hohem logischem Pegel),
und gibt die zweite Registereingabe REG2 aus, wenn das Freigabesignal
EN nicht freigegeben ist (in diesem Beispiel auf niedrigem logischem
Pegel).The selector 54 selectively outputs the first register input REG1 or the second register input REG2 as the control signal CON. In particular, the selector gives 54 as described below with reference to 7A and 7B described in more detail, the first register input REG1 off when the enable signal EN is enabled (in this example to a high logic level), and outputs the second register input REG2 when the enable signal EN is not enabled (in this example at a low logic level) ,
Als
nächstes
wird die Funktionsweise der Steuerschaltung 25 unter Bezugnahme
auf die 7A und 7B im
Detail beschrieben. 7A zeigt Signalverläufe, die
während
des Betriebs durch die Steuerschaltung 25 erzeugt werden. 7B zeigt
die erste und zweite Registereingabe REG1 und REG2 sowie die Registereingabe,
die durch den Selektor 54 für diesen beispielhaften Betrieb
der Steuerschaltung 25 ausgewählt ist.Next is the operation of the control circuit 25 with reference to the 7A and 7B described in detail. 7A shows waveforms during operation by the control circuit 25 be generated. 7B shows the first and second register inputs REG1 and REG2 as well as the register input provided by the selector 54 for this exemplary operation of the control circuit 25 is selected.
Bezugnehmend
auf 7A zeigt diese ein Beispiel einer periodischen
Freigabe des Freigabesignals EN durch den Freigabesignalgenerator 24-1. Die
Periode, mit der der Freigabesignalgenerator 24-1 das Freigabesignal
EN freigibt, kann eine Angelegenheit der Entwurfsauswahl sein. In
Reaktion auf einen Wechsel des Freigabesignals EN auf hohen logischen
Pegel oder „1" (was in dieser Ausführungsform
z.B. einer Freigabe entspricht) beginnt der Taktsignalgenerator 24-2 mit
der Erzeugung des Taktsignals CCLK. In Reaktion auf den Wechsel
des Freigabesignals EN auf den hohen logischen Pegel sind die D-Flip-Flops
DF1 des ersten Registers 50 nicht mehr länger kontinuierlich
auf den Wert „1" gesetzt, aber die
erste Registereingabe REG1 weist sämtlich „1" auf, da das Freigabesignal EN gerade
noch auf dem niedrigen logischen Wert war. Mit dem Freigabesignal
EN auf hohem Logikpegel gibt der Selektor 54 die erste
Registereingabe REG1 als das Steuersignal CON aus. 7B zeigt
diesen Zustand der ersten Registereingabe REG1 und der vom Selektor 54 ausgegebenen
Registereingabe.Referring to 7A this shows an example of a periodic release of the enable signal EN by the enable signal generator 24-1 , The period with which the enable signal generator 24-1 releasing the enable signal EN may be a matter of design choice. In response to a change of the enable signal EN to a high logic level or "1" (which corresponds, for example, to a release in this embodiment), the clock signal generator begins 24-2 with the generation of the clock signal CCLK. In response to the change of the enable signal EN to the high logic level, the D flip-flops DF1 of the first register are 50 is no longer continuously set to the value "1", but the first register input REG1 is all "1" since the enable signal EN was just at the low logical value. With the enable signal EN at a high logic level, the selector is 54 the first register input REG1 as the control signal CON. 7B shows this state of the first register input REG1 and that of the selector 54 output register entry.
Zurückkehrend
zu 7A wird das Taktsignal CCLK in Reaktion auf den
Wechsel des Freigabesignals EN auf den hohen logischen Pegel erzeugt. Jeder
Impuls des Taktsignals CCLK führt
dazu, dass der niedrige logische Wert bzw. „0" in die Reihe der ersten D-Flip-Flops
DF1 geschoben wird. Zudem bewirkt jeder Impuls des Taktsignals CCLK,
dass die zweite Reihe von D-Flip-Flops DF2 die vorherige erste Registereingabe
REG1 speichert. Als Ergebnis entspricht die zweite Registereingabe
REG2, die durch das zweite Register 52 ausgegeben wird,
der vorherigen Version der ersten Registereingabe REG1. Dies wird
in 7B für
drei Taktimpulse des in 7A dargestellten
Taktsignals CCLK klar dargestellt.Returning to 7A the clock signal CCLK is generated in response to the change of the enable signal EN to the high logic level. Each pulse of the clock signal CCLK causes the low logic value or "0" to be shifted into the row of first D-type flip-flops DF1, and each pulse of the clock signal CCLK causes the second series of D-type flip-flops DF2 stores the previous first register input REG1 As a result, the second register input REG2 corresponding to the second register 52 is output, the previous version of the first register input REG1. This will be in 7B for three clock pulses of the in 7A shown clock signal CCLK clearly shown.
Offensichtlich
ist die Ausgabe des Selektors 54 das Steuersignal CON,
und wenn das Freigabesignal EN zuerst eine Freigabe anzeigt, nimmt
das Steuersignal CON alle Zustände „1" der ersten Registereingabe
REG1 an. Daher sind beispielsweise alle Transistoren N3 in jedem
der ODs 16 gemäß 3A leitend
geschaltet und die Ausgabeleistung der ODs 16 ist maximal.
Wenn dann das erste Registereingabesignal REG1 in Reaktion auf das
Taktsignal CCLK seinen Zustand verändert, um logische Werte „0" aufzuweisen, werden
die Transistoren N3 der ODs 16 sperrend geschaltet und
die Treiberfähigkeit
der ODs 16 wird reduziert.Obviously, the output of the selector 54 the control signal CON, and when the enable signal EN first indicates a release, the control signal CON assumes all states "1" of the first register input REG1 Therefore, for example, all the transistors N3 in each of the ODs 16 according to 3A turned on and the output power of the ODs 16 is maximum. Then, when the first register input signal REG1 changes state in response to the clock signal CCLK to have logical values "0", the transistors N3 become the ODs 16 disabled and the driver capability of the ODs 16 is reduced.
Bei
diesem Ausführungsbeispiel
werden die Transistoren N3 sequentiell sperrend geschaltet. Das erste
Register 50 kann jedoch, wie sich versteht, auch so konfiguriert
sein, dass das Sperrendschalten der Transistoren N3 in einer anderen
Sequenz und/oder anderen Kombination erfolgt. So können beispielsweise
mehr als ein Transistor N3 zu einem Zeitpunkt sperrend geschaltet
werden. Zudem können
die Transistoren N3, wie oben ausgeführt ist, verschiedene Größe und verschiedene
Treiberfähigkeiten
aufweisen. Das Schema, mit dem die Transistoren N3 sperrend geschaltet
werden, kann von ihren verschiedenen Treiberfähigkeiten abhängig sein. Des
Weiteren kann das erste Register 50 in Reaktion auf das
Freigabesignal EN die Treiberfähigkeiten
der ODs 16 auf einen gegenüber ihrer maximalen Treiberfähigkeit
niedrigeren Wert setzen.In this embodiment, the transistors N3 are sequentially turned off. The first register 50 however, as will be understood, may also be configured so that the turn-off of transistors N3 occurs in a different sequence and / or different combination. For example, more than one transistor N3 can be turned off at a time. In addition, as stated above, the transistors N3 may have various sizes and drive capabilities. The scheme by which the transistors N3 are turned off may be dependent upon their various driver capabilities. Furthermore, the first register 50 in response to the enable signal EN, the driver capabilities of the ODs 16 to a value lower than its maximum driving capability.
Während die
Funktionsweise dieses Ausführungsbeispiels
der Steuerschaltung 25 in Verwendung bei der in 3A dargestellten
OD-Struktur beschrieben wurde, versteht es sich des Weiteren, dass die
vorliegende Erfindung nicht auf dieses Ausführungsbeispiel beschränkt ist.
Die Steuerschaltung 25 kann beispielsweise auch mit der
in 3B dargestellten OD-Struktur verwendet
werden. In diesem Fall werden die ersten D-Flip-Flops DF1 zurückgesetzt, und hohe logische
Werte werden eingeschoben, anstatt die ersten D-Flip-Flops DF1 zu
setzen und niedrige logische Werte einzuschieben. Dies ist dadurch
begründet,
dass die Treibertransistoren der OD-Struktur gemäß 3B PMOS-Transistoren sind.While the operation of this embodiment of the control circuit 25 in use at the in 3A It should be further understood that the present invention is not limited to this embodiment. The control circuit 25 For example, with the in 3B represented OD structure can be used. In this case, the first D flip-flops DF1 are reset, and high logic values are inserted instead of setting the first D flip-flops DF1 and inserting low logic values. This is due to the fact that the driver transistors of the OD structure according to 3B PMOS transistors are.
Zurückkehrend
zu 7B erzeugt in diesem Beispiel die Dateneingabeschnittstelle 200' nach dem dritten
Taktimpuls des Taktsignals CCLK das kollektive Fehlersignal ER,
das einen Fehler anzeigt, was dazu führt, dass der ID 22 das
Fehlersignal er ausgibt, das einen Fehler anzeigt. In Reaktion auf das
Taktsignal CCLK reduziert das Steuersignal CON offensichtlich die
Treiberfähigkeit
der ODs 16. An einem gewissen Punkt werden die Ausgabedaten durch
die ODs 16 mit einer so niedrigen Ausgabeleistung getrieben,
dass ein Fehler von einem der Fehlerdetektoren E detektiert wird.
Dies führt
zur Erzeugung des kollektiven Fehlersignals ER und des Fehlersignals
er.Returning to 7B generates the data entry interface in this example 200 ' after the third clock pulse of the clock signal CCLK, the collective error signal ER indicating an error, resulting in the ID 22 he outputs the error signal indicating an error. In response to the clock signal CCLK, the control signal CON apparently reduces the drive capability of the ODs 16 , At some point, the output data is represented by the ODs 16 with such a low output power that an error is detected by one of the error detectors E. This leads to the generation of the collective error signal ER and the error signal he.
Auf
den Empfang des Fehlersignals er wird die Erzeugung des Freigabesignals
EN mit dem hohen logischen Pegel beendet (d.h. das Freiga besignal
EN wechselt in diesem Beispiel auf niedrigen logischen Pegel). Dies
bewirkt, dass das Taktsignal CCLK beendet wird und der Selektor 54 die
zweite Registereingabe REG2 als das Steuersignal CON ausgibt. Entsprechend
werden die ODs 16 gemäß der Version
des Steuersignals CON vor der Version getrieben, die zur Erzeugung
des Fehlersignals er geführt
hat. Dieser Vorgang ist ebenfalls in 7B dargestellt.Upon receipt of the error signal, the generation of the enable signal EN with the high logic level is terminated (ie, the enable signal EN changes to low logic level in this example). This causes the clock signal CCLK to be terminated and the selector to terminate 54 the second register input REG2 outputs as the control signal CON. Accordingly, the ODs 16 according to the version of the control signal CON driven before the version that has led to the generation of the error signal. This process is also in 7B shown.
Durch
periodische Ausführung
dieses Vorgangs kann die Treiberfähigkeit der ODs 16 adaptiv eingestellt
werden, so dass der Energieverbrauch minimiert wird, während ein
stabiler Betrieb mit hoher Geschwindigkeit sichergestellt wird.By periodically performing this operation, the driver capability of the ODs 16 be adjusted adaptively so that the power consumption is minimized while ensuring stable high speed operation.
8 zeigt
eine andere Ausführungsform des
DSCGs 26 gemäß der Erfindung.
Bei diesem Ausführungsbeispiel
erzeugt der ENCC 24 das Freigabesignal EN nicht periodisch.
Stattdessen wird bei diesem Ausführungsbeispiel
der Freigabesignal EN in Reaktion auf den Empfang des Fehlersignals
er erzeugt. 8th shows another embodiment of the DSCG 26 according to the invention. In this embodiment, the ENCC generates 24 the enable signal EN is not periodic. Instead, in this embodiment, the enable signal EN is generated in response to the reception of the error signal.
Wie
dargestellt ist, umfasst der DCSG 26 im Ausführungsbeispiel
von 8 ein erstes Speicherbauelement 60 und
ein zweites Speicherbauelement 62, die mit einem Selektor 64 verbunden
sind. In diesem Ausführungsbeispiel
sind das erste und zweite Speicherbauelement 60 und 62 beispielsweise
Register. Das erste und zweite Speicherbauelement 60 und 62 sind
jedoch nicht auf die Ausführung
als Register beschränkt.
Wie dargestellt ist, umfasst das Register 60 m D-Flip-Flops
DF31 bis DF3m, die als Kaskade verbunden sind, wobei ein Eingang
des ersten D-Flip-Flops DF31 mit der Versorgungsspannung (z.B. einer
hohen Spannung) verbunden ist. Jedes D-Flip-Flop DF3 empfängt das
Taktsignal CCLK an seinem Takteingang und empfängt an seinem Rücksetzeingang
das Freigabesignal EN. Entsprechend werden, wenn das Freigabesignal
EN einen niedrigen logischen Wert bwz. „0" aufweist, was eine Nichtfreigabe anzeigt,
die D-Flip-Flops DF3 des Registers 60 zu rückgesetzt
und jedes speichert einen niedrigen logischen Wert bzw. „0". Die D-Flip-Flops
DF3 sind jedoch nicht länger
zurückgesetzt,
wenn das Freigabesignal EN einen hohen logischen Wert bzw. „1" aufweist, was eine
Freigabe anzeigt. Wie weiter ersichtlich, bewirkt das Takten der
D-Flip-Flops DF3, wenn
freigegeben, dass ein hoher logischer Wert bzw. „1" durch die D-Flip-Flops DF3 kaskadiert.
Die Ausgaben des ersten bis m-ten D-Flip-Flops DF31 bis DF3m werden
als eine erste Registereingabe REG1' an den Selektor 54 angelegt.
Die Ausgabe eines jeden der ersten bis m-ten D-Flip-Flops DF31 bis DF3m
korrespondiert mit einem entsprechenden Bit c des Steuersignals
CON (c1 bis cm).As shown, the DCSG includes 26 in the embodiment of 8th a first memory device 60 and a second memory device 62 that with a selector 64 are connected. In this embodiment, the first and second memory devices 60 and 62 for example registers. The first and second memory devices 60 and 62 however, are not limited to execution as a register. As shown, the register includes 60 m D flip-flops DF31 to DF3m, which are connected in cascade, wherein an input of the first D flip-flop DF31 with the supply voltage (eg, a high voltage) is connected. Each D flip-flop DF3 receives the clock signal CCLK at its clock input and receives the enable signal EN at its reset input. Accordingly, when the enable signal EN bwz a low logic value. "0" indicating a non-release, the D flip-flops DF3 of the register 60 However, the D-flip-flops DF3 are no longer reset when the enable signal EN has a high logic value or "1" indicating a release. As can further be seen, the clocking of the D flip-flops DF3, when enabled, causes a high logic value or "1" to be cascaded by the D flip-flops DF3. The outputs of the first to m-th D flip-flops Flops DF31 to DF3m are referred to as a first register input REG1 'to the selector 54 created. The output of each of the first to m-th D flip-flops DF31 to DF3m corresponds to a corresponding bit c of the control signal CON (c1 to cm).
Das
zweite Register 62 umfasst m D-Flip-Flops DF41 bis DF4m,
die als Kaskade verbunden sind. Der Eingang des ersten D-Flip-Flops DF41
ist mit der Versorgungsspannung verbunden. Die Eingänge des
zweiten bis m-ten D-Flip-Flops DF42 bis DF4m sind jeweils mit den
Ausgängen
des ersten bis (m-1)-ten D-Flip-Flops DF31 bis DF3(m-1) verbunden.
Die Takteingänge
der D-Flip-Flops DF4 empfangen ebenfalls das Taktsignal CCLK, und
die Ausgaben der D-Flip-Flops DF4 werden als eine zweite Registereingabe
REG2' an den Selektor 64 angelegt.
Die D-Flip-Flops DF4 korrespondieren jeweils mit einem der Bits
c1 bis cm des Steuersignals CON. Des Weiteren speichern, wie sich
versteht, die D-Flip-Flops
DF4 in Reaktion auf das Taktsignal CCLK die gleiche Version der
ersten Registereingabe REG1'.
Anders ausgedrückt,
die zweite Registereingabe REG2' entspricht
der ersten Registereingabe REG1',
wenn das Freigabesignal EN freigegeben ist.The second register 62 comprises m D flip-flops DF41 to DF4m connected in cascade. The input of the first D flip-flop DF41 is connected to the supply voltage. The inputs of the second to m-th D flip-flops DF42 to DF4m are respectively connected to the outputs of the first to (m-1) -th D flip-flops DF31 to DF3 (m-1). The clock inputs of the D-type flip-flops DF4 also receive the clock signal CCLK, and the outputs of the D-type flip-flops DF4 are applied to the selector as a second register input REG2 ' 64 created. The D flip-flops DF4 each correspond to one of the bits c1 to cm of the control signal CON. Furthermore, as is understood, the D flip-flops DF4 store the same version of the first register input REG1 'in response to the clock signal CCLK. In other words, the second register input REG2 'corresponds to the first register input REG1' when the enable signal EN is enabled.
Der
Selektor 64 gibt selektiv die erste Registereingabe REG1' oder die zweite
Registereingabe REG2' als
das Steuersignal CON aus. Insbesondere gibt der Selektor 64,
wie nachfolgend unter Bezugnahme auf die 9A und 9B detaillierter
beschrieben wird, die erste Registereingabe REG1' aus, wenn das Freigabesignal EN (in
diesem Beispiel auf hohem logischem Pegel) freigegeben ist, und
gibt die zweite Register eingabe REG2' aus, wenn das Freigabesignal EN (in
diesem Beispiel auf niedrigem logischem Pegel) nicht freigegeben
ist.The selector 64 selectively outputs the first register input REG1 'or the second register input REG2' as the control signal CON. In particular, the selector gives 64 as described below with reference to 9A and 9B described in more detail, the first register input REG1 'when the enable signal EN (high logic level in this example) is enabled, and outputs the second register input REG2' when the enable signal EN (in this example at a low logic level) is not released.
Als
nächstes
wird die Funktionsweise der Steuerschaltung 25 unter Bezugnahme
auf die 9A und 9B im
Detail beschrieben. 9A zeigt Signalverläufe, die
während
des Betriebs durch die Steuerschaltung 25 erzeugt werden. 9B zeigt
die erste und zweite Registereingabe REG1' und REG2' sowie eine Registereingabe, die durch den
Selektor 64 für
einen beispielhaften Betrieb der Steuerschaltung 25 ausgewählt ist.Next is the operation of the control circuit 25 with reference to the 9A and 9B described in detail. 9A shows waveforms during operation by the control circuit 25 be generated. 9B shows the first and second register inputs REG1 'and REG2' and a register input provided by the selector 64 for an exemplary operation of the control circuit 25 is selected.
Bezugnehmend
auf 9A erzeugt die Dateneingabeschnittstelle 200' während des
Betriebs an einem gewissen Punkt das kollektive Fehlersignal ER,
das einen Fehler anzeigt. Dies führt
dazu, dass der ID 22 das Fehlersignal er erzeugt, das einen
Fehler anzeigt. In Reaktion auf das Fehlersignal er gibt der Freigabesignalgenerator 24-1 das
Freigabesignal EN frei (d.h. er bewirkt, dass das Freigabesignal EN
in diesem Ausführungsbeispiel
auf hohen logischen Pegel wechselt). Dies wiederum bewirkt, dass der
Taktsignalgenerator 24-2 das Taktsignal CCLK erzeugt. In
Reaktion auf den Wechsel des Freigabesignals EN auf hohen logischen
Pegel sind die D-Flip-Flops DF3 des ersten Registers 60 nicht
mehr länger
auf „0" zurückgesetzt,
und jeder Impuls des Taktsignals CCLK führt dazu, dass ein hoher logischer
Wert bzw. „1" in die Reihe der
D-Flip-Flops DF3 geschoben wird. Zudem bewirkt jeder Impuls des Taktsignals
CCLK, dass die zweite Reihe von D-Flip-Flops DF4 die erste Registereingabe
REG1' speichert.
Als Ergebnis entspricht die zweite Registereingabe REG2', die durch das zweite
Register 62 ausgegeben wird, der ersten Registereingabe REG1'. Dies wird in 9B für drei Taktimpulse
des in 9A dargestellten Taktsignals
CCLK klar dargestellt.Referring to 9A generates the data entry interface 200 ' during operation at some point the collective error signal ER indicating an error. This causes the ID 22 he generates the error signal indicating an error. In response to the error signal he gives the enable signal generator 24-1 enable signal EN (ie, causes enable signal EN to go to high logic level in this embodiment). This in turn causes the clock signal generator 24-2 generates the clock signal CCLK. In response to the change of the enable signal EN to a high logic level, the D flip-flops DF3 of the first register 60 no longer reset to "0", and each pulse of the clock signal CCLK causes a high logic value or "1" to be shifted into the row of D flip-flops DF3. In addition, each pulse of the clock signal CCLK causes the second series of D flip-flops DF4 to store the first register input REG1 '. As a result, the second register input REG2 'corresponding to the second register 62 is output, the first register input REG1 '. This will be in 9B for three clock pulses of the in 9A shown clock signal CCLK clearly shown.
Während das
Freigabesignal EN freigegeben ist, gibt der Selektor 64 die
erste Registereingabe REG1' aus.
Wie sich versteht, ist die Ausgabe des Selektors 64 das
Steuersignal CON, und wenn das Freigabesignal EN zum ersten Mal
freigegeben wird, nimmt das Steuersignal CON alle Zustände „0" der ersten Registereingabe
REG1' an. Daher
sind beispielsweise alle Transistoren N3 in jedem der ODs 16 gemäß 3A sperrend
geschaltet und die Ausgabeleistung der ODs 16 ist minimal.
Wenn dann das erste Registereingabesignal REG1' in Reaktion auf das Taktsignal CCLK
seinen Zustand verändert,
um hohe logische Werte aufzuweisen, werden die Transistoren N3 der
ODs 16 leitend geschaltet und die Treiberfähigkeit
der ODs 16 wird erhöht.While the enable signal EN is enabled, the selector gives 64 the first register input REG1 'off. As it is understood, the output of the selector 64 the control signal CON, and when the enable signal EN is enabled for the first time, the control signal CON assumes all states "0" of the first register input REG1 'Therefore, for example, all the transistors N3 in each of the ODs 16 according to 3A switched off and the output power of the ODs 16 is minimal. Then, when the first register input signal REG1 'changes state in response to the clock signal CCLK to have high logical values, the transistors N3 become the ODs 16 turned on and the driving ability of the ODs 16 will be raised.
Bei
diesem Ausführungsbeispiel
werden die Transistoren N3 sequentiell leitend geschaltet. Das erste
Register 60 kann jedoch auch so konfiguriert sein, dass
das Leitendschalten der Transistoren N3 in einer anderen Sequenz
und/oder anderen Kombination erfolgt. So können beispielsweise mehr als
ein Transistor N3 zu einem Zeitpunkt leitend geschaltet werden.
Zudem können
die Transistoren N3, wie oben ausgeführt ist, verschiedene Größen und
verschiedene Treiberfähigkeiten
aufweisen. Das Schema, mit dem die Transistoren N3 leitend geschaltet werden,
kann daher von ihren verschiedenen Treiberfähigkeiten abhängig sein.
Des Weiteren kann das erste Register 60 in Reaktion auf
das Freigabesignal EN die Treiberfähigkeiten der ODs 16 auf
einen höheren
Wert als ihre minimale Treiberfähigkeit setzen.In this embodiment, the transistors N3 are sequentially turned on. The first register 60 however, it may also be configured such that the conduction of transistors N3 is done in a different sequence and / or different combination. For example, more than one transistor N3 can be turned on at a time. In addition, as stated above, the transistors N3 may have various sizes and drive capabilities. The scheme by which the transistors N3 are turned on may therefore depend on their different drive capabilities. Furthermore, the first register 60 in response to the enable signal EN, the driver capabilities of the ODs 16 set to a value higher than their minimum driver capability.
Während die
Funktionsweise dieses Ausführungsbeispiels
der Steuerschaltung 25 unter Verwendung der in 3A dargestellten
OD-Struktur beschrieben wurde, versteht es sich, dass die vorliegende
Erfindung nicht auf dieses Ausführungsbeispiel
beschränkt
ist. Die Steuerschaltung 25 kann beispielsweise auch mit
der in 3B dargestellten OD-Struktur verwendet
werden. In diesem Fall werden die ersten D-Flip-Flops DF3 gesetzt, und niedrige logische
Werte werden eingeschoben, anstatt die ersten D-Flip-Flops DF3 zurückzusetzen,
und hohe logische Werte einzuschieben. Dies ist dadurch begründet, dass
die Treibertransistoren der OD-Struktur gemäß 3B PMOS-Transistoren
sind.While the operation of this embodiment of the control circuit 25 using the in 3A has been described, it should be understood that the present invention is not limited to this embodiment. The control circuit 25 For example, with the in 3B represented OD structure can be used. In this case, the first D-type flip-flops DF3 are set and low logic values are inserted instead of resetting the first D-type flip-flops DF3 and inserting high logical values. This is due to the fact that the driver transistors of the OD structure according to 3B PMOS transistors are.
Zurückkehrend
zu 9B beendet in diesem Beispiel die Dateneingabeschnittstelle 200' nach dem dritten
Taktimpuls des Taktsignals CCLK die Erzeugung des kollektiven Fehlersignals
ER, das einen Fehler anzeigt, und dies führt dazu, dass der ID 22 nicht
mehr länger
das Fehlersignal er ausgibt, das einen Fehler anzeigt. In Reaktion
auf das Taktsignal CCLK erhöht
das Steuersignal CON offensichtlich die Treiberfähigkeit der ODs 16.
An einem gewissen Punkt werden die Ausgabedaten durch die ODs 16 mit
einer so hohen Ausgabeleistung getrieben, dass ein Fehler nicht
mehr länger
von einem der Fehlerdetektoren 38 detektiert wird. Dies
führt zur
Erzeugung des kollektiven Fehlersignals ER und des Fehlersignals
er derart, dass kein Fehler angezeigt wird.Returning to 9B ends the data entry interface in this example 200 ' after the third clock pulse of the clock signal CCLK, the generation of the collective error signal ER indicating an error and this causes the ID 22 no longer outputs the error signal that indicates an error. In response to the clock signal CCLK, the control signal CON obviously increases the driving capability of the ODs 16 , At some point, the output data is represented by the ODs 16 With such a high output power driven that an error is no longer from any of the fault detectors 38 is detected. This leads to generation of the collective error signal ER and the error signal it such that no error is displayed.
Auf
den Empfang des Fehlersignals er, das keinen Fehler anzeigt, wird
die Erzeugung des Freigabesignals EN mit hohem logischem Pegel beendet (d.h.
das Freigabesignal EN wechselt in diesem Beispiel auf einen niedrigen
logischen Pegel). Dies bewirkt, dass das Taktsignal CCLK beendet
wird und der Selektor 64 die zweite Registereingabe REG2' als das Steuersignal
CON ausgibt. Entsprechend werden die ODs 16 gemäß der Version
des Steuersignals CON getrieben, die zu dem Fehlersignal er geführt hat,
das keinen Fehler anzeigt. Dieser Vorgang ist ebenfalls in 9B dargestellt.Upon receipt of the error signal indicating no error, the generation of the high-level enable signal EN is terminated (ie, the enable signal EN changes to a low logic level in this example). This causes the clock signal CCLK to be terminated and the selector to terminate 64 the second register input REG2 'outputs as the control signal CON. Accordingly, the ODs 16 according to the version of the control signal CON, which led to the error signal indicating no error. This process is also in 9B shown.
Durch
die Ausführung
dieses Vorgangs in Reaktion auf einen Fehler kann die Treiberfähigkeit der
ODs 16 adaptiv eingestellt werden, so dass der Energieverbrauch
minimiert wird, während
ein stabiler Betrieb mit hoher Geschwindigkeit sichergestellt wird.Executing this process in response to a fault can increase the drivability of the ODs 16 be adjusted adaptively so that the power consumption is minimized while ensuring stable high speed operation.
10 zeigt
eine weitere Ausführungsform des
DSCG aus 2 gemäß der Erfindung. In diesem
Ausführungsbeispiel
umfasst der DSCG den DCSG gemäß 6 und
den DCSG gemäß 8. Der
Ausgang eines jeden DCSGs ist mit einem Selektor 300 verbunden.
Der Selektor 300 empfängt
ein Freigabesignal ES, das von einem Freigabesignalgenerator 310 erzeugt
wird. Wenn dieses Freigabesignal ES eine Freigabe anzeigt, beispielsweise
auf hohem logischem Pegel ist, gibt der Selektor 300 das Steuersignal
CON vom DCSG gemäß 6 aus. Wenn
dieses Freigabesignal ES keine Freigabe anzeigt, beispielsweise
auf niedrigem logischem Pegel ist, gibt der Selektor 300 das
Steuersignal CON vom DCSG gemäß 8 aus. 10 shows a further embodiment of the DSCG 2 according to the invention. In this embodiment, the DSCG comprises the DCSG according to FIG 6 and the DCSG according to 8th , The output of each DCSG is with a selector 300 connected. The selector 300 receives an enable signal ES from an enable signal generator 310 is produced. When this enable signal ES indicates a release, for example at a high logic level, the selector outputs 300 the control signal CON from the DCSG according to 6 out. When this enable signal ES indicates no enable, for example, at a low logic level, the selector is asserted 300 the control signal CON from the DCSG according to 8th out.
Der
Freigabesignalgenerator 310 erzeugt das Freigabesignal
periodisch. In einem Ausführungsbeispiel
erzeugt der Freigabesignalgenerator 310 das Freigabesignal
beispielsweise in Synchronisation mit dem durch den DCSG gemäß 6 erzeugten
Freigabesignal EN. Alternativ kann das vom Freigabesignalgenerator 310 erzeugte
Freigabesignal verwendet werden, um die Erzeugung des Freigabesignals
durch den DCSG gemäß 8 zu
triggern.The enable signal generator 310 generates the enable signal periodically. In one embodiment, the enable signal generator generates 310 the enable signal in synchronization with, for example, the DCSG according to 6 generated enable signal EN. Alternatively, this can be done by the enable signal generator 310 generated enable signal to the generation of the enable signal by the DCSG according to 8th to trigger.
Im
Unterschied zum Freigabesignal des DCSGs gemäß 6 wechselt
das vom Freigabesignalgenerator 310 erzeugte Freigabesignal
jedoch eine Zeitperiode nach dem Empfang des Fehlersignals er, das
vom DCSG gemäß 6 oder
vom DCSG gemäß 8 empfangen
wird, vom Freigabezustand in den Sperrzustand. Dies ermöglicht es
dem Nichtfehler-Zustand, sich zu stabilisieren, wenn der DCSG gemäß 6 von
der Ausgabe der ersten Registereingabe REG1 auf die Ausgabe der
zweiten Registereingabe REG2 umschaltet.In contrast to the enable signal of the DCSG according to 6 changes from the enable signal generator 310 However, the enable signal generated a time period after the reception of the error signal he, according to the DCSG 6 or by the DCSG according to 8th is received, from the release state to the lock state. This allows the non-error state to stabilize when the DCSG is in accordance with 6 from the output of the first register input REG1 to the output of the second register input REG2 switches.
Wegen
dieses Vorgangs zeigt das Fehlersignal er einen Nichtfehler-Zustand an, wenn
der Selektor 300 auf die Ausgabe des Steuersignals von
dem DCSG gemäß 8 umschaltet.
Auf diese Weise wird der DCSG gemäß 8 nicht
fehlerhaft durch den Betrieb des DCSG gemäß 6 in Betrieb
getriggert.Because of this operation, the error signal indicates a non-error condition when the selector 300 to the output of the control signal from the DCSG according to 8th switches. In this way is the DCSG according to 8th not faulty due to the operation of the DCSG according to 6 triggered in operation.
Dieses
Ausführungsbeispiel
der Erfindung weist offensichtlich die Vorteile von beiden Ausführungsbeispielen
gemäß den 6 und 8 auf. Wie
weiter ersichtlich, umfassen die DCSGs gemäß 6 und 8 gemeinsame
Schaltkreise, wie den ID 22. Daher wird eine einzelne Ausführung dieser gemeinsamen
Schaltkreise zur Verfügung
gestellt und von den DCSGs gemäß 6 und 8 gemeinsam
genutzt.This embodiment of the invention obviously has the advantages of both embodiments according to the 6 and 8th on. As further seen, the DCSGs include FIG 6 and 8th common circuits, such as the ID 22. Therefore, a single implementation of these common circuits is provided and by the DCSGs in accordance with 6 and 8th shared.
11 zeigt
eine Datenausgabeschnittstelle und eine assoziierte Dateneingabeschnittstelle
gemäß einer
anderen Ausführungsform
der Erfindung. Die Ausführungsform
gemäß 11 entspricht
der Ausführungsform
gemäß 2,
außer
dass die Ausführungsform
gemäß 11 zudem
einen Spannungssteuersignalgenerator (VCSG) 70 und einen Spannungsgenerator 72 umfasst.
Entsprechend werden aus Gründen
der Übersichtlichkeit
nur die Strukturen und Funktionsweisen dieser zusätzlichen
Elemente beschrieben. 11 shows a data output interface and an associated data input interface according to another embodiment of the invention. The embodiment according to 11 corresponds to the embodiment according to 2 except that the embodiment according to 11 also a voltage control signal generator (VCSG) 70 and a voltage generator 72 includes. Accordingly, for reasons of clarity, only the structures and functions of these additional elements will be described.
Der
VCSG 70 weist die gleiche Struktur und Funktionsweise wie
der DCSG 26 auf und empfängt die gleichen Eingaben vom
ENCC 24. Entsprechend erzeugt der VCSG 70 ein
Spannungssteuersignal VCON auf die gleiche Weise wie der DCSG 26 das Steuersignal
CON gemäß jeglicher
der oben beschriebenen Ausführungsformen
erzeugt.The VCSG 70 has the same structure and functionality as the DCSG 26 and receives the same input from the ENCC 24 , The VCSG generates accordingly 70 a voltage control signal VCON in the same manner as the DCSG 26 generates the control signal CON according to any of the above-described embodiments.
Der
Spannungsgenerator 72 empfängt das Spannungssteuersignal
VCON und legt basierend auf dem Spannungssteuersignal VCON eine
Versorgungsspannung an die PSCs 12' an. Entsprechend können im
Bezug auf die PSCs 12' die
gleichen Leistungssteuervorteile wie im Hinblick auf die ODs 16' erzielt werden.The voltage generator 72 receives the voltage control signal VCON and applies a supply voltage to the PSCs based on the voltage control signal VCON 12 ' at. Accordingly, in terms of PSCs 12 ' the same performance control benefits as with the ODs 16 ' be achieved.
12A zeigt ein Ausführungsbeispiel des Spannungsgenerators 72 gemäß einer
Ausführungsform
der Erfindung. Wie dargestellt ist, ist ein Widerstand R3 mit einer
Versorgungsspannung EVDD verbunden. Eine Mehrzahl von Widerständen R41
bis Rom ist in Reihe zum Widerstand R3 geschaltet. Eine Mehrzahl
von NMOS-Transistoren N4-1 bis N4-m ist jeweils parallel zu einem
entsprechenden der Mehrzahl von Widerständen R41 bis Rom geschaltet.
Die Gates der Mehrzahl von NMOS-Transistoren
N4-1 bis N4-m empfangen jeweils ein invertiertes Bit der Bits vc1
bis vcm des Spannungssteuersignals VCON. Wie dargestellt ist, invertiert
ein Inverter INV das an die NMOS-Transistoren N4 angelegte Spannungssteuersignal
VCON. 12A shows an embodiment of the voltage generator 72 according to an embodiment of the invention. As shown, a resistor R3 is connected to a supply voltage EVDD. A plurality of resistors R41 to R4 are connected in series with the resistor R3. A plurality of NMOS transistors N4-1 to N4-m are respectively connected in parallel with a corresponding one of the plurality of resistors R41 to R4. The gates of the plurality of NMOS transistors N4-1 to N4-m each receive an inverted bit of the bits vc1 to vcm of the voltage control signal VCON. As shown, an inverter INV inverts the voltage control signal VCON applied to the NMOS transistors N4.
Ein
Knoten zwischen dem Widerstand R3 und dem Widerstand R41 ist mit
dem invertierenden Eingang eines Komparators COM verbunden. Der Ausgang
des Komparators COM ist mit einem Gate eines PMOS-Transistors PD verbunden.
Der PMOS-Transistors PD weist eine Source, die mit der Versorgungsspannung
EVDD verbunden ist, und eine Drain auf, die mit dem nicht invertierenden
Eingang des Komparators COM verbunden ist. Die Drain des PMOS-Transistors
PD wirkt als Ausgang des Spannungsgenerators 72.A node between the resistor R3 and the resistor R41 is connected to the inverting input of a comparator COM. The output of the comparator COM is connected to a gate of a PMOS transistor PD. The PMOS transistor PD has a source connected to the supply voltage EVDD and a drain connected to the non-inverting input of the comparator COM. The drain of the PMOS transistor PD acts as the output of the voltage generator 72 ,
Während des
Betriebs steuert das Spannungssteuersignal VCON die Anzahl von NMOS-Transistoren
N4, die leitend geschaltet sind, und steuert daher die Spannung
am invertierenden Eingang des Komparators COM. Je mehr Bits des Spannungssteuersignals
VCON beispielsweise auf hohem logischem Pegel sind, desto weniger NMOS-Transistoren N4 sind
leitend geschaltet. Daher wird die Spannung am nicht invertierenden
Eingang hoch gehalten. Dies bewirkt, dass der Komparator COM ein
Ausgabesignal erzeugt, das den PMOS-Transistors PD leitend schaltet, so
dass die Ausgabe des Spannungsgenerators 72 hoch ist. Je mehr
NMOS-Transistoren N4 sperrend geschaltet sind, desto niedriger wird
die an den Komparator COM angeleg te Spannung, und dies reduziert
die Ausgabespannung des Spannungsgenerators 72.During operation, the voltage control signal VCON controls the number of NMOS transistors N4 which are turned on, and therefore controls the voltage at the inverting input of the comparator COM. For example, the more bits of the voltage control signal VCON are at a high logic level, the fewer NMOS transistors N4 are turned on. Therefore, the voltage at the non-inverting input is kept high. This causes the comparator COM to generate an output signal that turns on the PMOS transistor PD, causing the output of the voltage generator 72 is high. The more NMOS transistors N4 are turned off, the lower the voltage applied to the comparator COM te voltage, and this reduces the output voltage of the voltage generator 72 ,
12B zeigt ein weiteres Ausführungsbeispiel des Spannungsgenerators 72 gemäß der Erfindung.
Bei diesem Ausführungsbeispiel
wurden die NMOS-Transistoren N4 aus 12A durch PMOS-Transistoren
P4 ersetzt. Die Verwendung der PMOS-Transistoren P4 eliminiert den
Bedarf an dem Inverter INV aus dem Ausführungsbeispiel von 12A. Die Funktionsweise des Spannungsgenerators 72,
die oben unter Bezugnahme auf 12A beschrieben
wurde, bleibt für
das Ausführungsbeispiel
gemäß 12B jedoch gleich. 12B shows a further embodiment of the voltage generator 72 according to the invention. In this embodiment, the NMOS transistors N4 have been turned off 12A replaced by PMOS transistors P4. The use of the PMOS transistors P4 eliminates the need for the inverter INV of the embodiment of FIG 12A , The operation of the voltage generator 72 referring to above 12A has been described remains for the embodiment according to 12B however, the same.
13 zeigt
eine Datenausgabeschnittstelle und eine assoziierte Dateneingabeschnittstelle
gemäß einer
weiteren Ausführungsform
der Erfindung. Die Ausführungsform
gemäß 13 entspricht
der Ausführungsform
gemäß 11,
außer
dass ein erstes Bauelement eine Datenausgabeschnittstelle 100'' umfasst, die mit einer Dateneingabeschnittstelle 200'' eines zweiten Bauelements verbunden
ist, und das zweite Bauelement eine Datenausgabeschnittstelle 100''' umfasst,
die mit einer Dateneingabeschnittstelle 200''' des ersten
Bauelements verbunden ist. Dieses Ausführungsbeispiel zeigt, dass ein
Bauelement nicht darauf beschränkt
ist, nur die Dateneingabeschnittstelle oder nur die Datenausgabeschnittstelle
zu umfassen. Des Weiteren versteht sich, dass ein Bauelement mehr
als eine Dateneingabeschnittstelle und/oder Datenausgabeschnittstelle umfassen
kann. 13 shows a data output interface and an associated data input interface according to another embodiment of the invention. The embodiment according to 13 corresponds to the embodiment according to 11 except that a first device is a data output interface 100 '' includes with a data entry interface 200 '' a second device, and the second device is a data output interface 100 ' includes with a data entry interface 200 ''' the first component is connected. This embodiment shows that a device is not limited to include only the data input interface or only the data output interface. It is further understood that a device may include more than one data input interface and / or data output interface.
Zudem
können,
während
das Ausführungsbeispiel
von 13 die Dateneingabeschnittstelle und die Datenausgabeschnittstelle
von 11 verwendet, stattdessen die Dateneingabeschnittstelle und
die Datenausgabeschnittstelle von 2 verwendet
werden.In addition, while the execution example of 13 the data input interface and the data output interface of 11 uses instead the data input interface and the data output interface of 2 be used.
Es
ist anhand der somit beschriebenen Erfindung offensichtlich, dass
selbige auf viele Arten variiert werden kann. Während z.B. die Ausführungsform adaptiv
die Leistung von Schaltungselementen wie Ausgabetreibern und Parallel-Seriell-Konvertern steuert,
sind die erfindungsgemäßen Leistungssteuerverfahren
nicht auf die Anwendung in diesen Schaltungselementen beschränkt. Die
Verfahren können vielmehr
auch auf andere Schaltungselemente wie Multiplexer usw. angewendet
werden.It
is apparent from the invention thus described that
The same can be varied in many ways. While e.g. the embodiment adaptive
controls the performance of circuit elements such as output drivers and parallel-to-serial converters,
are the power control methods according to the invention
not limited to the application in these circuit elements. The
Rather, procedures can
also applied to other circuit elements such as multiplexers, etc.
become.