DE102006046182B4 - Semiconductor element with a support structure and manufacturing method - Google Patents

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Abstract

Halbleiterbauelement mit einer Stützstruktur, die in einer ersten Schichtenfolge angeordnet ist, wobei die Schichtenfolge mehrere Schichten eines Dielektrikums umfasst,
einer zweiten Schicht, die oberhalb der ersten Schichtenfolge angeordnet ist,
einem Bondpad, der oberhalb der zweiten Schicht angeordnet ist,
wobei die Stützstruktur unter einem Teilbereich oder unter Teilbereichen des Bondpads ausgebildet ist und der Teilbereich oder die Teilbereiche im wesentlichen dem Bereich der maximalen mechanischen Belastung während des Bondprozesses entsprechen.Semiconductor device having a support structure, which is arranged in a first layer sequence, wherein the layer sequence comprises a plurality of layers of a dielectric,
a second layer, which is arranged above the first layer sequence,
a bondpad disposed above the second layer,
wherein the support structure is formed under a partial region or under partial regions of the bond pad and the partial region or the partial regions substantially correspond to the region of maximum mechanical stress during the bonding process.

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung bezieht sich auf ein Halbleiterelement mit einer Stützstruktur und auf ein Verfahren zur Herstellung einer Stützstruktur.The The present invention relates to a semiconductor element a support structure and to a method of making a support structure.

Halbleiterelemente werden in integrierten Schaltungen für eine Vielzahl von elektronischen Anwendungen und Einrichtungen verwendet, wie z. B. Fernsehen, Radio oder Telefon. Dabei geht der Trend in der Elektronikindustrie hin zur Miniaturisierung der elektronischen Komponenten.Semiconductor components are used in integrated circuits for a variety of electronic Applications and facilities used, such. TV, radio or telephone. The trend is in the electronics industry for miniaturization of electronic components.

Integrierte Schaltungen umfassen u. a. eine Vielzahl von Metallisierungsebenen und dielektrischen Schichten, in denen die Leitbahnen ausgebildet sind. In der Vergangenheit wurden die dielektrischen Schichten vorzugsweise aus Siliziumdioxid gebildet. Mit zunehmender Miniaturisierung werden heutzutage verstärkt sogenannte low-k Dielektrika verwendet. Hierunter versteht man Dielektrika mit einem Dielektrizitätskoeffizienten kleiner als der von Siliziumdioxid. Low-k Materialien ermöglichen geringe RC Zeiten in den Leitbahnabschnitten. Gleichzeitig haben low-k Materialien nur eine geringe mechanische Stabilität und ein geringes Elastizitätsmodul.integrated Circuits include u. a. a variety of metallization levels and dielectric layers in which the conductive lines are formed are. In the past, the dielectric layers have been preferred made of silicon dioxide. With increasing miniaturization nowadays reinforced so-called low-k dielectrics used. These are dielectrics with a dielectric coefficient smaller than that of silicon dioxide. Allow low-k materials low RC times in the interconnect sections. At the same time low-k materials only a low mechanical stability and a low modulus of elasticity.

Zum elektrischen Anschluss des integrierten Schaltkreises mit dem umgebenden Gehäuse sind auf dem Chip Kontaktflächen, sogenannte Bondpads vorgesehen. Auf diesen wird in einem Bondprozess ein Draht festgebondet. Der Bondprozeß ist eine Verbindungstechnik bei dem der Draht unter Druck, Hitze und Ultraschall dauerhaft mit dem Bondpad verbunden wird. Typische Bondverfahren sind beispielsweise das Thermokompressionsbonden das Thermosonic-Ball-Wedge-Bonden und das Ultraschall-Wedge-Wedge-Bonden. Das Bonden von Bondpads mit darunterliegenden low-k Materialien ist schwierig. Während des Bondprozesses wird das darunter liegende Material einer mechanischen Belastung ausgesetzt, die in ihrer Größe von den Parametern des Bondprozesses abhängt. Low-k Dielektrika sind aufgrund ihrer Materialeigenschaften grundsätzlich wenig dazu geeignet, diesen mechanischen Belastungen standzuhalten; daraus können Beschädigungen im Halbleiterelement bis hin zum Ausfall des integrierten Schaltkreises resultieren. Deshalb werden unter den Bondpads häufig Stützstrukturen ausgebildet, die eine Beschädigung während des Bondprozesses verhindern sollen. Aus der US 6 908 841 B2 sind Stützschichten bekannt, die in parallelen Leitbahnabschnitten unter dem gesamten Bondpad ausgebildet ist.For electrically connecting the integrated circuit to the surrounding housing, contact surfaces, so-called bondpads, are provided on the chip. On this a wire is bonded in a bonding process. The bonding process is a bonding technique in which the wire is permanently bonded to the bondpad under pressure, heat and ultrasound. Typical bonding methods include thermo-compression bonding, thermosonic ball wedge bonding, and ultrasonic wedge-wedge bonding. Bonding bond pads with underlying low-k materials is difficult. During the bonding process, the underlying material is subjected to a mechanical load, the size of which depends on the parameters of the bonding process. Due to their material properties, low-k dielectrics are generally less suitable for withstanding these mechanical stresses; this can result in damage in the semiconductor element to failure of the integrated circuit. Therefore, support structures are often formed under the bond pads, which should prevent damage during the bonding process. From the US Pat. No. 6,908,841 B2 Support layers are known, which is formed in parallel track sections under the entire bonding pad.

Aus DE 103 42 996 A1 ist eine Halbleiter-Anordnung bekannt mit einer Dummy-Stützstruktur, welche in mindestens zwei unmittelbar übereinander angeordneten Schichtstapeln verläuft und zur mechanischen Stabilisierung der Schichtstapel vorgesehen ist.Out DE 103 42 996 A1 a semiconductor device is known with a dummy support structure, which extends in at least two directly stacked layer stacks and is provided for mechanical stabilization of the layer stack.

US 2002/0 043 727 A1 offenbart eine ringförmige Anordnung von Durchkontaktierungen (flugs) zwischen einem kreisförmigen Bondpad und einer darunter liegenden Schicht. US 2002/0 043 727 A1 discloses an annular array of vias between a circular bond pad and an underlying layer.

Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiterelement mit einer Stützstruktur zu schaffen, welches verbesserte Eigenschaften aufweist.Of the Invention is based on the object, a semiconductor element with a support structure to provide, which has improved properties.

Erfindungsgemäß wird diese Aufgabe durch ein Halbleiterelement mit einer Stützstruktur gelöst, die in einer ersten Schichtenfolge des Halbleiterelements angeordnet ist, wobei die Schichtenfolge mehrere Schichten eines Dielektrikums umfasst; mit einer zweiten Schicht, die oberhalb der ersten Schichtenfolge angeordnet ist; einem Bondpad, der oberhalb der zweiten Schicht angeordnet ist, wobei die Stützstruktur unter einem Teilbereich oder unter Teilbereichen des Bondpads ausgebildet ist und der Teilbereich oder die Teilbereiche im wesentlichen dem Bereich der maximalen mechanischen Belastung während des Bondprozesses entsprechen.According to the invention this Problem solved by a semiconductor element having a support structure, the arranged in a first layer sequence of the semiconductor element is, wherein the layer sequence multiple layers of a dielectric includes; with a second layer above the first layer sequence is arranged; a bonding pad, which is disposed above the second layer is, the support structure formed under a portion or under portions of the bondpad is and the subarea or subsections essentially the Range of maximum mechanical stress during the bonding process.

Die Erfindung umfasst darüber hinaus ein Verfahren zur Herstellung eines Halbleiterbauelements mit den Schritten:
Ausbilden eines ersten Schichtstapels auf einem Halbleitersubstrat, wobei der Schichtstapel mehrere Schichten eines Dielektrikums umfasst,
Ausbilden einer zweiten Schicht oberhalb des ersten Schichtstapels,
Ausbilden eines Bondpads oberhalb der zweiten Schicht,
Ausbilden einer Stützstruktur unter einem Teilbereich oder Teilbereichen des Bondpads, wobei die Stützstruktur innerhalb des ersten Schichtstapels ausgebildet wird und der Teilbereich oder die Teilbereiche im wesentlichen dem Bereich der maximalen mechanischen Beanspruchung während des Bondprozesses entsprechen.The invention furthermore includes a method for producing a semiconductor component with the steps:
Forming a first layer stack on a semiconductor substrate, wherein the layer stack comprises a plurality of layers of a dielectric,
Forming a second layer above the first layer stack,
Forming a bond pad above the second layer,
Forming a support structure under a partial region or partial regions of the bond pad, wherein the support structure is formed within the first layer stack and the partial region or the partial regions correspond substantially to the region of maximum mechanical stress during the bonding process.

Die Stützstruktur ist/wird nur unter einem Teilbereich oder Teilbereichen des Bondpads und nicht unter dem gesamten Bondpad ausgebildet.The support structure is / is only under a partial area or partial areas of the bondpad and not formed under the entire bondpad.

Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.advantageous Embodiments of the invention will become apparent from the dependent claims.

Vorzugsweise wird die Stützstruktur so ausgebildet, dass sie mehrere Leitbahnabschnitte umfasst.Preferably becomes the support structure is formed so that it comprises several track sections.

Bevorzugt ist die Stützstruktur derart ausgebildet, dass unterhalb des Bondpads ein innerer oder äußerer Bereich ohne Stützfunktion verbleibt.Prefers is the support structure formed such that below the bondpad an inner or outer region without support function remains.

Vorzugsweise umfasst die Stützunterstruktur mehrere Stützunterstrukturen.Preferably, the support substructure comprises several support substructures.

Vorzugsweise sind die Stützunterstrukturen kreisförmig unter dem Bondpad angeordnet.Preferably the support substructures are circular below arranged the bonding pad.

Gemäß einer Ausgestaltung der Erfindung ist zwischen zwei benachbarten Stützunterstrukturen eine Leitbahn angeordnet, die insbesondere eine funktionale Leitbahn ist.According to one Embodiment of the invention is between two adjacent support substructures one Leitbahn arranged, in particular, a functional interconnect is.

Vorzugsweise sind die Stützunterstrukturen in Form von Leitbahnabschnitten realisiert, die in benachbarten dielektrischen Schichten der ersten Schichtenfolge angeordnet sind und durch Stützvias miteinander verbunden sind.Preferably are the support substructures in Realized form of conductor track sections, which in adjacent dielectric Layers of the first layer sequence are arranged and by supporting vias with each other are connected.

Vorzugsweise weisen die Leitbahnabschnitte der Stützunterstrukturen eine Länge und eine Breite auf, wobei die Länge größer als die Breite ist und die Längsausrichtung eines ersten Leitbahnabschnitts parallel zu der Längsausrichtung eines zweiten, in einer benachbarten dielektrischen Schicht ausgebildeten Leitbahnabschnitts ist.Preferably the track sections of the support substructures have a length and a width on, with the length greater than the width is and the longitudinal orientation a first track section parallel to the longitudinal orientation a second, formed in an adjacent dielectric layer Leitbahnabschnitts is.

Weiterhin kann die Längsausrichtung eines ersten Leitbahnabschnitts orthogonal zu der Längsausrichtung eines zweiten, in einer benachbarten dielektrischen Schicht ausgebildeten Leitbahnabschnitts sein.Farther can the longitudinal alignment a first track portion orthogonal to the longitudinal orientation a second, formed in an adjacent dielectric layer Be track section.

Vorzugsweise können ein oder mehrere Leitbahnabschnitte einer Stützunterstruktur als funktionale Leitbahn ausgebildet sein. Die Längsausrichtung der Leitbahnabschnitte benachbarter Stützunterstrukturen kann sowohl parallel als auch orthogonal zueinander ausgerichtet sein.Preferably can one or more track sections of a support substructure as functional Be conductor formed. The longitudinal alignment the Leitbahnabschnitte adjacent support substructures can both be aligned parallel to each other and orthogonal to each other.

Die Erfindung wird nachstehend anhand von bevorzugten Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben.The Invention will be described below with reference to preferred embodiments described in more detail with reference to the drawings.

Es zeigen:It demonstrate:

1 eine schematische Darstellung der mechanischen Belastungen eines Bonds während des Bondprozesses in einer Schnittansicht, 1 a schematic representation of the mechanical loads of a bond during the bonding process in a sectional view,

2 eine vereinfachte Draufsicht der Stützstruktur innerhalb des Halbleiterbauelements aus 2 gemäß einem Ausführungsbeispiel, 2 a simplified plan view of the support structure within the semiconductor device from 2 according to an embodiment,

3 eine Schnittansicht des Halbleiterelements mit Stützstruktur gemäß einem weiteren Ausführungsbeispiel, 3 a sectional view of the semiconductor element with support structure according to another embodiment,

4 eine vereinfachte Draufsicht der Stützstruktur innerhalb des Halbleiterelements gemäß einem weiteren Ausführungsbeispiel und 4 a simplified plan view of the support structure within the semiconductor element according to a further embodiment and

5 eine vereinfachte Draufsicht der Stützstruktur innerhalb des Halbleiterelements gemäß einem weiteren Ausführungsbeispiel. 5 a simplified plan view of the support structure within the semiconductor element according to another embodiment.

1 zeigt eine schematische Darstellung der mechanischen Belastung eines Bonds. Diese basiert auf eine Finite-Elemente Simulation der mechanischen Belastungen, die während des Bondprozesses im Bond auftreten. Der Bond 1 besteht aus einem Draht, der mittels einer Kapillaren auf dem Bondpad festgebondet wird. 1 shows a schematic representation of the mechanical stress of a bond. This is based on a finite element simulation of the mechanical loads that occur in the bond during the bonding process. The bond 1 consists of a wire, which is bonded by means of capillaries on the Bondpad.

Der Bond weist annähernd die Form einer Kugel auf und wird mechanisch auf den Bondpad angedrückt. Dabei sinkt die Höhe des Bonds und der Durchmesser steigt. 1 zeigt, dass die Druckverteilung im Bond nicht gleichmäßig ist. An der Kontaktfläche 1 zum Bondpad ist der Druck in einem Bereich 2 maximal. Bereich 2 weist eine runde bzw. kreisförmige Form auf. In den Bereichen innerhalb und außerhalb dieses Druckbereichs ist die Belastung durch Druck gering, eine mechanische Stabilisierung ist dort nicht zwingend erforderlich. Der Durchmesser des Bonds an der Kontaktfläche zum Bondpad kann 40–50 μm betragen. Der Durchmesser des Bereichs 2, in dem die mechanische Belastung maximal ist, kann 20–40 μm betragen. Diese Angaben sind beispielhaft und können je nach verwendetem Bondmaterial, Bondkraft, Bondtemperatur, Bondzeit sowie Durchmesser der verwendeten Kapillaren andere Werte annehmen.The bond has approximately the shape of a ball and is mechanically pressed onto the bondpad. The amount of the bond decreases and the diameter increases. 1 shows that the pressure distribution in the bond is not uniform. At the contact surface 1 to the bondpad is the pressure in an area 2 maximum. Area 2 has a round or circular shape. In the areas inside and outside of this pressure range, the pressure is low, mechanical stabilization is not mandatory there. The diameter of the bond at the contact surface with the bonding pad can be 40-50 μm. The diameter of the area 2 , in which the mechanical load is maximum, can be 20-40 microns. These details are exemplary and may take different values depending on the bonding material used, bonding strength, bonding temperature, bonding time and diameter of the capillaries used.

2 zeigt eine vereinfachte Draufsicht einer Stützstruktur 4 gemäß einem ersten Ausführungsbeispiel. Die Stützstruktur 4 ist unter einem Teilbereich bzw. Teilbereichen des Bondpads 3 ausgebildet. Der Bereich 2', in dem die Stützstruktur ausgebildet ist, ist im wesentlichen rund bzw. ringförmig. Andere – nicht in 2 dargestellte – Anordnungen bzw. geometrische Formen der Stützstruktur bzw. Stützunterstrukturen wie beispielsweise drei-, vier- oder mehreckige Formen oder auch unregelmäßige Anordnungen bzw. Formen sind ebenfalls möglich. Der Teilbereich bzw. die Teilbereiche entspricht/entsprechen im wesentlichen dem Bereich der maximalen mechanischen Beanspruchung während des Bondprozesses. In 2 ist dieses beispielhaft für einen ringförmigen Bereich 2' dargestellt. Der Durchmesser der Stützstruktur ist kleiner oder genauso groß wie der Durchmesser des Bonds 1, der auf dem Bondpad aufgebracht wird. Der Bond kann z. B. einen Durchmesser von 40–50 μm haben. Der Durchmesser der Stützstruktur kann z. B. zwischen 20–40 μm liegen. Die Stützstruktur ist vorzugsweise derart ausgebildet, dass ein innerer Bereich 5 bzw. äußerer Bereich 6 ohne Stützstruktur bzw. Stützunterstrukturen verbleibt, d. h. neben der Stützstruktur kann es einen inneren 5 bzw. äußeren Bereich 6 ohne Stützstruktur geben. Der innere 5 bzw. äußere Bereich 6 kann für funktionale Leitbahnen, Kapazitäten oder andere aktive Bauelemente genutzt werden. Durch Verwendung einer erfindungsgemäßen Stützstruktur können der innere und äußere Bereich 5, 6 eine Fläche von vorzugsweise bis zu 50% der Bondpadfläche ausmachen. 2 shows a simplified plan view of a support structure 4 according to a first embodiment. The support structure 4 is under a partial area or partial areas of the bondpad 3 educated. The area 2 ' , in which the support structure is formed, is substantially round or annular. Others - not in 2 Arrangements or geometric shapes of the support structure or supporting substructures, such as, for example, three, four or polygonal shapes or also irregular arrangements or shapes are likewise possible. The partial area or the partial areas correspond / correspond essentially to the area of the maximum mechanical stress during the bonding process. In 2 this is exemplary for an annular area 2 ' shown. The diameter of the support structure is smaller or equal to the diameter of the bond 1 which is applied to the bondpad. The bond can z. B. have a diameter of 40-50 microns. The diameter of the support structure may, for. B. between 20-40 microns. The support structure is preferably formed such that an inner region 5 or outer area 6 remains without support structure or support substructures, ie in addition to the support structure, it may have an inner 5 or outer area 6 without support structure. The inner one 5 or outer area 6 can be used for functional interconnects, capacities or other active devices. By Use of a support structure according to the invention, the inner and outer region 5 . 6 make up an area of preferably up to 50% of the bond pad area.

Die Stützstruktur 4 umfasst mehrere Stützunterstrukturen 400. Die Anzahl dieser Stützunterstrukturen 400 kann in Abhängigkeit ihrer Größe und Form variieren. Eine Stützstruktur mit nur drei Stützunterstrukturen 400 ist ebenso realisierbar wie eine Stützstruktur mit sehr viel mehr Elementen bzw. Stützunterstrukturen 400 als in 3 gezeigt.The support structure 4 includes several support substructures 400 , The number of support substructures 400 can vary depending on their size and shape. A support structure with only three support substructures 400 is just as feasible as a support structure with many more elements or supporting substructures 400 as in 3 shown.

Mögliche Ausführungsformen der Stützunterstruktur werden nachfolgend erläutert.Possible embodiments the support substructure are explained below.

Die Stützstruktur kann Stützunterstrukturen gleicher Art, insbesondere gleicher Form und Größe umfassen. Ebenso kann die Stützstruktur aber auch Stützunterstrukturen verschiedener Art umfassen.The support structure can support substructures same Type, in particular the same shape and size include. Likewise, the support structure but also supporting substructures include various types.

Vorzugsweise wird eine, insbesondere funktionale, Leitbahn zwischen zwei benachbarten Stützunterstrukturen angeordnet. Unter funktionaler Leitbahn sind solche Metallisierungstrukturen zu verstehen, die Halbleiterelemente, wie z. B. Transistoren oder Dioden elektrisch kontaktieren. Der innere Bereich ohne Stützstruktur kann durch die funktionale Leitbahn mit dem äußeren Bereich verbunden werden. Eine oder mehrere Stützunterstrukturen können als funktionale Leitbahn dienen.Preferably becomes a, in particular functional, track between two adjacent Supporting substructures arranged. Under functional track are such Metallisierungstrukturen to understand the semiconductor elements, such. B. transistors or Contact diodes electrically. The inner area without supporting structure can be connected by the functional interconnect to the outer region. One or more support substructures can as serve functional route.

3 zeigt eine Schnittansicht des Halbleiterbauelements mit Stützstruktur gemäß einem weiteren Ausführungsbeispiel. Das Halbleiterbauelement umfasst ein Substrat 300, vorzugsweise ein Silizium-Halbleitersubstrat. Alternativ können auch andere Halbleitersubstrate verwendet werden, wie zum Beispiel GaAs, InP, Si/Ge, SiC oder weitere Verbundhalbleiter. Das Substrat umfasst vorzugsweise einen integrierten Schaltkreis 310. Der integrierte Schaltkreis kann außerhalb der Bondpad Region oder innerhalb der Bondpad Region angeordnet sein. Er kann weitere Leitbahnen oder Halbleiterelemente wie z. B. Transistoren oder Dioden umfassen, die nicht als in 3 dargestellt sind. Bei dem integrierten Schaltkreis kann es sich beispielsweise um eine Speicher- als auch um eine Logikschaltung handeln. Das Halbleiterbauelement weist eine erste Schichtenfolge 700 auf, die mehrere Schichten eines ersten Dielektrikums 701, 702, 703, 704 umfasst. Vorzugsweise ist das erste Dielektrikum ein low-k Dielektrikum, also ein Dielektrikum mit einer Dielektrizitätskonstante kleiner als die Dielektrizitätskonstante von Siliziumdioxid. Die low-k Materialien haben darüber hinaus eine geringe mechanische Stabilität und ein geringes Elastizitätsmodul. Unter geringem Elastizitätsmodul wird ein Elastizitätsmodul von 20 GPa oder weniger verstanden. 3 shows a sectional view of the semiconductor device with support structure according to another embodiment. The semiconductor device comprises a substrate 300 , preferably a silicon semiconductor substrate. Alternatively, other semiconductor substrates may be used, such as GaAs, InP, Si / Ge, SiC, or other compound semiconductors. The substrate preferably comprises an integrated circuit 310 , The integrated circuit may be located outside the bondpad region or within the bondpad region. It can be further interconnects or semiconductor elements such. B. transistors or diodes, not as in 3 are shown. The integrated circuit may be, for example, a memory as well as a logic circuit. The semiconductor component has a first layer sequence 700 on that several layers of a first dielectric 701 . 702 . 703 . 704 includes. Preferably, the first dielectric is a low-k dielectric, ie a dielectric with a dielectric constant smaller than the dielectric constant of silicon dioxide. The low-k materials also have a low mechanical stability and a low elastic modulus. By low modulus of elasticity is meant a modulus of elasticity of 20 GPa or less.

Innerhalb der ersten Schichtenfolge ist eine Stützstruktur 4 ausgebildet. Die Stützstruktur 4 besteht aus einzelnen Stützunterstrukturen 400a aufgebaut. Die Stützstruktur 4 ist nur unter Teilbereichen des Bondpads 3 ausgebildet. Ein innerer Bereich 5 kann für funktionale Leitbahnen 500, Kapazitäten oder andere aktive Bauelemente genutzt werden. Ein äußerer Bereich 6 kann ebenso für funktionale Leitbahnen 600, Kapazitäten oder andere aktive Bauelemente genutzt werden.Within the first layer sequence is a support structure 4 educated. The support structure 4 consists of individual supporting substructures 400a built up. The support structure 4 is only under subareas of the bondpad 3 educated. An inner area 5 can be used for functional routes 500 , Capacities or other active components. An outer area 6 can also be used for functional routes 600 , Capacities or other active components.

Der prinzipielle vertikale Aufbau der Stützunterstruktur wird beispielhaft anhand der Stützunterstruktur 400a beschrieben. Die Stützunterstruktur 400a ist aus übereinander angeordneten Leitbahnabschnitten 401, 403, 405, 407 aufgebaut, die durch Stützvias 402, 404, 406 miteinander verbunden sind. Unter dem Begriff Stützvia ist ein elektrisch leitfähiges Material zu verstehen, dass in einer dielektrischen Schicht eines Halbleiterbauelements abgeschieden ist und dieses mechanisch unterstützt. Stützvias können vorzugsweise auch der elektrischen Kontaktierung einer darüberliegenden oder einer darunterliegenden Leitbahn dienen. Gemäß einem Ausführungsbeispiel weisen die Stützvias vorzugsweise eine Breite von 0,2 μm–0,5 μm auf. Gemäß einem weiteren Ausführungsbeispiel sind die Stützvias Viabars mit unterschiedlicher Breite und Länge, wobei die Länge größer als die Breite ist. Der Leitbahnabschnitt 401 in einer ersten Schicht 701 der ersten Schichtenfolge 700 ist durch ein Stützvia 402 mit einem darüber liegenden Leitbahnabschnitt 403 einer zweiten Schicht 702 der ersten Schichtenfolge 700 verbunden. Der Leitbahnabschnitt 403 der zweiten Schicht 702 der ersten Schichtfolge 700 ist über ein Stützvia 404 mit dem darüber liegenden Leitbahnabschnitt 405 einer dritten Schicht 703 der ersten Schichtenfolge 700 verbunden. Der Leitbahnabschnitt 405 der dritten Schicht 703 der ersten Schichtfolge 700 ist über ein Stützvia 406 mit dem darüber liegenden Leitbahnabschnitt 407 einer vierten Schicht 704 der ersten Schichtenfolge 700 verbunden. Übereinander liegende Leitbahnabschnitte können durch ein einzelnes oder mehrere Stützvias miteinander verbunden sein.The basic vertical structure of the support substructure is exemplified by the support substructure 400a described. The support substructure 400a is made of stacked conductor track sections 401 . 403 . 405 . 407 built by support vias 402 . 404 . 406 connected to each other. The term Stützvia is an electrically conductive material to be understood that is deposited in a dielectric layer of a semiconductor device and this mechanically supported. Support vias can preferably also serve for the electrical contacting of an overlying or an underlying interconnect. According to one embodiment, the support vias preferably have a width of 0.2 μm-0.5 μm. According to a further embodiment, the support vias are Viabars with different width and length, wherein the length is greater than the width. The Leitbahnabschnitt 401 in a first shift 701 the first layer sequence 700 is by a support via 402 with an overlying Leitbahnabschnitt 403 a second layer 702 the first layer sequence 700 connected. The Leitbahnabschnitt 403 the second layer 702 the first layer sequence 700 is about a support via 404 with the overlying Leitbahnabschnitt 405 a third layer 703 the first layer sequence 700 connected. The Leitbahnabschnitt 405 the third layer 703 the first layer sequence 700 is about a support via 406 with the overlying Leitbahnabschnitt 407 a fourth layer 704 the first layer sequence 700 connected. Overlying track sections may be interconnected by a single or multiple support vias.

Vorzugsweise sind in den Schichten der ersten Schichtfolge 700 auch funktionale Leitbahnabschnitte 500, 600 ausgebildet. Die Leitbahnabschnitte der Stützunterstrukturen und die funktionalen Leitbahnabschnitte werden vorzugsweise zeitgleich hergestellt.Preferably, in the layers of the first layer sequence 700 also functional track sections 500 . 600 educated. The interconnect sections of the support substructures and the functional interconnect sections are preferably produced at the same time.

Vorzugsweise wird die Stützunterstruktur 400a in sämtlichen Schichten der ersten Schichtenfolge 700 ausgebildet. Gemäß einem weiteren Ausführungsbeispiel wird die Stützunterstruktur 400a in allen Metallisierungslagen des Halbleiterelements ausgebildet.Preferably, the support substructure becomes 400a in all layers of the first layer sequence 700 educated. According to a further embodiment, the support substructure 400a formed in all metallization layers of the semiconductor element.

Die Stützunterstrukturen werden vorzugsweise durch ein Damascene Verfahren hergestellt. Hierbei kann es sich sowohl um ein Single-Damascene als auch um ein Dual-Damascene Verfahren handeln. Beide Verfahren sind dem Fachmann bekannt, so dass auf eine ausführliche Darstellung an dieser Stelle verzichtet wird.The Supporting substructures are preferably prepared by a damascene process. in this connection It can be both a single damascene and a dual damascene Act procedure. Both methods are known in the art, so that on a detailed Representation is omitted at this point.

Oberhalb der ersten Schichtenfolge 700 ist eine zweite Schicht 800 angeordnet. Die zweite Schicht 800 besteht vorzugsweise aus einem zweiten Dielektrikum mit einem hohen Elastizitätsmodul und hat eine Dielektrizitätskonstante, die größer ist als die Dielektrizitätskonstante eines low-k Dielektrikums. Die zweite dielektrische Schicht umfasst vorzugsweise eine Schicht eines Oxids oder eine Schicht eines Nitrids wie Siliziumoxid oder Siliziumnitrid. Alternativ kann die zweite dielektrische Schicht auch weitere Dielektrika umfassen.Above the first layer sequence 700 is a second layer 800 arranged. The second layer 800 preferably consists of a second dielectric with a high elastic modulus and has a dielectric constant which is greater than the dielectric constant of a low-k dielectric. The second dielectric layer preferably comprises a layer of an oxide or a layer of a nitride such as silicon oxide or silicon nitride. Alternatively, the second dielectric layer may also comprise further dielectrics.

Vorzugsweise ist die zweite Schicht 800 aus dem zweiten Dielektrikum dicker als eine der Schichten 701, 702, 703, 704 des ersten Schichtstapels 700 aus dem ersten Dielektrikum. Vorzugsweise weist die zweite Schicht aufgrund des gewählten Materials eine ausreichende mechanische Stabilität auf.Preferably, the second layer 800 from the second dielectric thicker than one of the layers 701 . 702 . 703 . 704 of the first layer stack 700 from the first dielectric. Preferably, the second layer due to the selected material on a sufficient mechanical stability.

Über der zweiten Schicht ist ein Bondpad 3 angeordnet. Der Bondpad 3 ist elektrisch mit einer funktionalen Leitbahn 600' des Halbleiterbauelements verbunden. Zwischen Substrat 300 und erstem Schichtstapel 700 kann eine weitere dielektrische Schicht 900 angeordnet sein. Diese weitere Schicht umfasst vorzugsweise ein Dielektrikum mit hohem Elastizitätsmodul. Eine Stützstruktur kann auch in der weiteren dielektrischen Schicht 900 ausgebildet sein. Beispielsweise kann die weitere dielektrische Schicht eine Schicht eines Oxids oder eine Schicht eines Nitrids wie Siliziumoxid oder Siliziumnitrid umfassen.Above the second layer is a bondpad 3 arranged. The bondpad 3 is electrical with a functional interconnect 600 ' the semiconductor device connected. Between substrate 300 and first layer stack 700 may be another dielectric layer 900 be arranged. This further layer preferably comprises a dielectric with a high modulus of elasticity. A support structure may also be used in the further dielectric layer 900 be educated. By way of example, the further dielectric layer may comprise a layer of an oxide or a layer of a nitride, such as silicon oxide or silicon nitride.

4 zeigt eine vereinfachte Draufsicht der Stützstruktur 4 innerhalb des Halbleiterelements gemäß einem weiteren Ausführungsbeispiel. Die Stützstruktur 4 besteht aus mehreren Stützunterstrukturen 400b–400i. Der prinzipielle vertikale Aufbau der Stützunterstrukturen ist in 3 am Beispiel der Stützunterstruktur 400a beschrieben. In horizontaler Richtung kann die Stützunterstruktur nur einen Leitbahnabschnitt umfassen. Alternativ kann die Stützunterstruktur aber auch mehrere Leitbahnabschnitte umfassen, wie z. B. die Stützunterstruktur 400b. In horizontaler Richtung sind mehrere Leitbahnabschnitte 407b, 417b, 427b, 437b, 447b nebeneinander angeordnet. Diese Leitbahnabschnitte sind in derselben dielektrischen Schicht ausgebildet und haben eine Länge l und eine Breite b. Die Breite b kann beispielsweise einen Wert von 1 bis 5 μm annehmen, die Länge l liegt beispielsweise im Bereich zwischen 5 und 20 μm. Die Länge und Breite der Leitbahnabschnitte können jedoch auch andere Werte annehmen. Die Längsausrichtung der Leitbahnabschnitte 407b, 417b, 427b, 437b, 447b entlang ihrer Länge l ist zueinander parallel. Leitbahnabschnitte der Stützunterstruktur 400b in darüber oder darunter liegenden dielektrischen Schichten sind ebenfalls parallel zueinander angeordnet. Die Leitbahnabschnitte benachbarter dielektrischer Schichten sind durch Stützvias miteinander verbunden. 4 shows a simplified plan view of the support structure 4 within the semiconductor element according to a further embodiment. The support structure 4 consists of several support substructures 400b - 400i , The principal vertical structure of the support substructures is in 3 the example of the support substructure 400a described. In the horizontal direction, the support substructure may comprise only one Leitbahnabschnitt. Alternatively, however, the support substructure may also comprise a plurality of interconnect sections, such as, for example, B. the support substructure 400b , In the horizontal direction are several Leitbahnabschnitte 407b . 417b . 427b . 437b . 447b arranged side by side. These interconnect sections are formed in the same dielectric layer and have a length l and a width b. The width b may for example assume a value of 1 to 5 microns, the length l is for example in the range between 5 and 20 microns. However, the length and width of the track sections may also assume other values. The longitudinal alignment of the Leitbahnabschnitte 407b . 417b . 427b . 437b . 447b along its length l is parallel to each other. Trajectory sections of the support substructure 400b in above or below dielectric layers are also arranged parallel to each other. The track sections of adjacent dielectric layers are interconnected by support vias.

Gemäß einem weiteren Ausführungsbeispiel kann eine Stützunterstruktur (400c) in der Längsausrichtung der Leitbahnebenen auch um 90 Grad gedreht sein. Die Längsausrichtung der Stützunterstruktur 400c ist orthogonal zu der Längsausrichtung der Stützunterstruktur 400b. Benachbarte Stützunterstrukturen können in ihrer Längsausrichtung orthogonal oder parallel zueinander angeordnet sein. 4 zeigt eine abwechselnde Anordnung von Stützunterstrukturen 400b–400i. Die Stützunterstrukturen 400b, 400d, 400f und 400h sowie die Stützunterstrukturen 400c, 400e, 400g und 400i haben dieselbe Anzahl paralleler Leitbahnabschnitte. Die Längsausrichtung der Stützunterstrukturen 400b, 400d, 400f und 400h ist orthogonal zu der Längsausrichtung der Stützunterstrukturen 400c, 400e, 400g und 400i. Dies ist nur eine mögliche Ausführungsform. Es ist ebenso eine Anordnung realisierbar wie die in 2 gezeigte. Sämtliche Stützunterstrukturen sind vorzugsweise identisch und weisen die gleiche Längsausrichtung auf. Darüberhinaus ist ebenfalls eine Anordnung möglich, bei der benachbarte Stützunterstrukturen eine unterschiedliche Anzahl von benachbarten Leitbahnabschnitten umfassen. Ebenso ist realisierbar, dass nur einzelne Stützunterstrukturen eine Längsausrichtung orthogonal zu der Längsausrichtung anderer Stützunterstrukturen aufweisen.According to a further embodiment, a support substructure ( 400c ) in the longitudinal orientation of the Leitbahnebenen also be rotated by 90 degrees. The longitudinal orientation of the support substructure 400c is orthogonal to the longitudinal orientation of the support substructure 400b , Adjacent support substructures may be orthogonal or parallel to each other in their longitudinal orientation. 4 shows an alternate arrangement of support substructures 400b - 400i , The support substructures 400b . 400d . 400f and 400h as well as the support substructures 400c . 400e . 400g and 400i have the same number of parallel track sections. The longitudinal orientation of the support substructures 400b . 400d . 400f and 400h is orthogonal to the longitudinal orientation of the support substructures 400c . 400e . 400g and 400i , This is just one possible embodiment. It is also an arrangement feasible as in 2 shown. All support substructures are preferably identical and have the same longitudinal orientation. Moreover, an arrangement is also possible in which adjacent support substructures comprise a different number of adjacent track sections. It can also be realized that only individual support substructures have a longitudinal orientation orthogonal to the longitudinal orientation of other support substructures.

5 zeigt eine vereinfachte Draufsicht der Stützstruktur 4 innerhalb des Halbleiterelements gemäß einem weiteren Ausführungsbeispiel. Die Stützunterstruktur 400j umfasst in einer ersten dielektrischen Schicht mehrere Leitbahnabschnitte 407j, 417j, 427j, 437j, 447j. Diese sind parallel zueinander angeordnet. In einer benachbarten zweiten dielektrischen Schicht sind weitere Leitbahnabschnitte 408j, 418j, 428j, 438j, 448j angeordnet, die orthogonal zu den Leitbahnabschnitten in der ersten dielektrischen Schicht angeordnet sind. Leitbahnabschnitte in weiteren dielektrischen Schichten können parallel oder orthogonal zu den benachbarten Schichten angeordnet sein. Die erläuterten Stützstrukturen und Stützunterstruktur sind Ausführungsbeispiele und dienen der Veranschaulichung der Erfindung. Sie sind deshalb nicht einschränkend zu verstehen. Vielmehr ist eine Kombination der beschriebenen Ausführungsbeispiele für den Fachmann nahe liegend. 5 shows a simplified plan view of the support structure 4 within the semiconductor element according to a further embodiment. The support substructure 400j comprises a plurality of interconnect sections in a first dielectric layer 407j . 417j . 427j . 437j . 447j , These are arranged parallel to each other. In an adjacent second dielectric layer are further interconnect sections 408j . 418j . 428j . 438j . 448j arranged orthogonal to the Leitbahnabschnitten in the first dielectric layer are arranged. Trajectory sections in further dielectric layers may be arranged parallel or orthogonal to the adjacent layers. The illustrated support structures and support substructure are exemplary embodiments and serve to illustrate the invention. They are therefore not limiting. Rather, a combination of the described embodiments is obvious to those skilled in the art.

Claims (14)

Halbleiterbauelement mit einer Stützstruktur, die in einer ersten Schichtenfolge angeordnet ist, wobei die Schichtenfolge mehrere Schichten eines Dielektrikums umfasst, einer zweiten Schicht, die oberhalb der ersten Schichtenfolge angeordnet ist, einem Bondpad, der oberhalb der zweiten Schicht angeordnet ist, wobei die Stützstruktur unter einem Teilbereich oder unter Teilbereichen des Bondpads ausgebildet ist und der Teilbereich oder die Teilbereiche im wesentlichen dem Bereich der maximalen mechanischen Belastung während des Bondprozesses entsprechen.Semiconductor device having a support structure, the is arranged in a first layer sequence, wherein the layer sequence includes multiple layers of a dielectric, a second Layer which is arranged above the first layer sequence, one Bondpad, which is located above the second layer, in which the support structure formed under a portion or under portions of the bondpad is and the subarea or subsections essentially the Range of maximum mechanical stress during the bonding process. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Stützstruktur mehrere Stützunterstrukturen umfasst.Semiconductor component according to Claim 1, characterized that the support structure several support substructures includes. Halbleiterelement nach Anspruch 2, dadurch gekennzeichnet, dass alle Stützunterstrukturen die gleiche Form und Größe aufweisen.Semiconductor element according to Claim 2, characterized that all supporting substructures have the same shape and size. Halbleiterbauelement nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Stützunterstrukturen ringförmig angeordnet sind.Semiconductor component according to Claim 2 or 3, characterized characterized in that the support substructures annular are arranged. Halbleiterbauelement nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass eine Leitbahn zwischen zwei benachbarten Stützunterstrukturen angeordnet ist.Semiconductor component according to one of claims 2 to 4, characterized in that a conductive track between two adjacent Supporting substructures is arranged. Halbleiterbauelement nach Anspruch 5 dadurch gekennzeichnet, dass die Leitbahn eine funktionale Leitbahn ist.Semiconductor component according to Claim 5, characterized that the interconnect is a functional interconnect. Halbleiterbauelement nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass die Stützunterstrukturen aus Leitbahnabschnitten bestehen, die in benachbarten dielektrischen Schichten der ersten Schichtenfolge angeordnet sind und durch Stützvias miteinander verbunden sind.Semiconductor component according to one of claims 2 to 6, characterized in that the support substructures of Leitbahnabschnitten consist in adjacent dielectric layers of the first Layer sequence are arranged and interconnected by supporting vias are. Halbleiterbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die Leitbahnabschnitte eine Länge und eine Breite aufweisen, wobei die Länge größer als die Breite ist und die Längsausrichtung eines ersten Leitbahnabschnitts parallel zu der Längsausrichtung eines zweiten, in einer benachbarten dielektrischen Schicht ausgebildeten Leitbahnabschnitts ist.Semiconductor component according to Claim 7, characterized the track sections have a length and a width, being the length greater than the width is and the longitudinal orientation of a first track section parallel to the longitudinal orientation of a second, formed in an adjacent dielectric layer track section is. Halbleiterbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die Leitbahnabschnitte eine Länge und eine Breite aufweisen, wobei die Länge größer als die Breite ist und die Längsausrichtung eines ersten Leitbahnabschnitts orthogonal zu der Längsausrichtung eines zweiten, in einer benachbarten dielektrischen Schicht ausgebildeten Leitbahnabschnitts ist.Semiconductor component according to Claim 7, characterized the track sections have a length and a width, being the length greater than the width is and the longitudinal orientation of a first track section orthogonal to the longitudinal orientation of a second, formed in an adjacent dielectric layer track section is. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, dass ein Leitbahnabschnitt einer Stützunterstruktur als funktionale Leitbahn ausgebildet ist.Semiconductor component according to Claim 8, characterized that a Leitbahnabschnitt a support substructure as a functional Conductor is formed. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, dass die Längsausrichtung der Leitbahnabschnitte benachbarter Stützunterstrukturen parallel zueinander ist.Semiconductor component according to Claim 8, characterized that the longitudinal orientation of the Track sections of adjacent support substructures parallel to each other. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, dass die Längsausrichtung der Leitbahnabschnitte benachbarter Stützunterstrukturen orthogonal zueinander ist.Semiconductor component according to Claim 8, characterized that the longitudinal orientation of the Trajectory sections of adjacent support substructures orthogonal to each other. Verfahren zur Herstellung eines Halbleiterbauelements umfassend die Schritte: Ausbilden eines ersten Schichtstapels auf einem Halbleitersubstrat, wobei der Schichtstapel mehrere Schichten eines Dielektrikums umfasst, Ausbilden einer zweiten Schicht oberhalb des ersten Schichtstapels, Ausbilden eines Bondpads oberhalb der zweiten Schicht, Ausbilden einer Stützstruktur unter einem Teilbereich oder Teilbereichen des Bondpads, wobei die Stützstruktur innerhalb des ersten Schichtstapels ausgebildet wird und der Teilbereich oder die Teilbereiche im wesentlichen dem Bereich der maximalen mechanischen Beanspruchung während des Bondprozesses entsprechen.Method for producing a semiconductor component comprising the steps: Forming a first layer stack on a semiconductor substrate, wherein the layer stack has multiple layers of a dielectric, Forming a second layer above the first layer stack, Forming a bond pad above the second layer, forming a support structure under a portion or portions of the bondpad, wherein the support structure within the first Layer stack is formed and the sub-area or sub-areas essentially the range of maximum mechanical stress while correspond to the bonding process. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 13, dadurch gekennzeichnet, dass die innerhalb des Schichtstapels ausgebildete Stützstruktur mehrere Leitbahnabschnitte umfasst.Method for producing a semiconductor component according to claim 13, characterized in that within the Layer stack trained support structure comprises several track sections.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7948064B2 (en) 2008-09-30 2011-05-24 Infineon Technologies Ag System on a chip with on-chip RF shield
US8889548B2 (en) 2008-09-30 2014-11-18 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
US8178953B2 (en) 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
US8169059B2 (en) * 2008-09-30 2012-05-01 Infineon Technologies Ag On-chip RF shields with through substrate conductors
US8063469B2 (en) * 2008-09-30 2011-11-22 Infineon Technologies Ag On-chip radio frequency shield with interconnect metallization
US8227889B2 (en) * 2008-12-08 2012-07-24 United Microelectronics Corp. Semiconductor device
DE102009009442A1 (en) * 2009-02-18 2010-09-09 Polylc Gmbh & Co. Kg Organic electronic circuit
JP6008603B2 (en) * 2012-06-15 2016-10-19 エスアイアイ・セミコンダクタ株式会社 Semiconductor device
US9620460B2 (en) 2014-07-02 2017-04-11 Samsung Electronics Co., Ltd. Semiconductor chip, semiconductor package and fabricating method thereof
US10410934B2 (en) * 2017-12-07 2019-09-10 Micron Technology, Inc. Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure
WO2022240894A1 (en) * 2021-05-11 2022-11-17 Celestial Oncology Inc. Coupled robotic radiation therapy system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020043727A1 (en) * 2000-10-13 2002-04-18 Hsiao-Che Wu Bonding pad structure
DE10342996A1 (en) * 2003-09-17 2005-04-21 Infineon Technologies Ag Semiconductor arrangement comprises a substrate with integrated electronic switching elements, layer stacks arranged over the substrate, and a dummy structure arranged in two layer stacks for mechanically stabilizing the stacks
US6908841B2 (en) * 2002-09-20 2005-06-21 Infineon Technologies Ag Support structures for wirebond regions of contact pads over low modulus materials

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143396A (en) * 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
US6444641B1 (en) * 1997-10-24 2002-09-03 Eli Lilly Company Fatty acid-acylated insulin analogs
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US6291331B1 (en) * 1999-10-04 2001-09-18 Taiwan Semiconductor Manufacturing Company Re-deposition high compressive stress PECVD oxide film after IMD CMP process to solve more than 5 metal stack via process IMD crack issue
FR2824954A1 (en) * 2001-05-18 2002-11-22 St Microelectronics Sa Connection pad for an integrated circuit, comprises a reinforcement structure connected by feedthroughs to upper metallization
TWI249842B (en) * 2003-07-22 2006-02-21 Ali Corp Integrated circuit structure and design method
JP2006024698A (en) * 2004-07-07 2006-01-26 Toshiba Corp Semiconductor apparatus and manufacturing method thereof
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
US7274108B2 (en) * 2004-11-15 2007-09-25 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
JP2007005536A (en) * 2005-06-23 2007-01-11 Renesas Technology Corp Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020043727A1 (en) * 2000-10-13 2002-04-18 Hsiao-Che Wu Bonding pad structure
US6908841B2 (en) * 2002-09-20 2005-06-21 Infineon Technologies Ag Support structures for wirebond regions of contact pads over low modulus materials
DE10342996A1 (en) * 2003-09-17 2005-04-21 Infineon Technologies Ag Semiconductor arrangement comprises a substrate with integrated electronic switching elements, layer stacks arranged over the substrate, and a dummy structure arranged in two layer stacks for mechanically stabilizing the stacks

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