DE102006041018B3

DE102006041018B3 - Storage circuit has multiple parallel bit lines, which are connected to storage cells, and multiple switches which are connected with corresponding pair of bit lines of multiple bit lines

Info

Publication number: DE102006041018B3
Application number: DE200610041018
Authority: DE
Inventors: Corvin Liaw; Michael Markert; Stefan Dietrich; Milena Dimitrova
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-09-01
Filing date: 2006-09-01
Publication date: 2007-12-27
Anticipated expiration: 2026-09-02

Abstract

The storage circuit (10) has multiple parallel bit lines (21,22,23,24,25,26,27,28) connected to a storage cell (12). The storage circuit has multiple switches (51,52,53,54) which are connected with a corresponding pair of bit lines of the multiple bit lines in order to short circuit the corresponding pair. The bit lines of the corresponding pair are connected with two different read amplifiers (41,42,43,44). The bit lines of the corresponding pair next adjacent to a further bit lines are between the bit lines of the corresponding pair. Independent claims are also included for the following: (1) a microelectronic element, which has a storage circuit (2) a method for operating storage circuit, which involves connecting storage cell, bit lines.

Description

Die vorliegende Erfindung bezieht sich auf eine Speicherschaltung, ein Speicherbauelement und ein Verfahren zum Betreiben einer Speicherschaltung.The The present invention relates to a memory circuit Memory device and a method for operating a memory circuit.

Speicherschaltungen mit einer großen Anzahl von Speicherzellen sind Bestandteile einer großen Vielfalt von mikroelektronischen Geräten, insbesondere auch von Speicherbauelementen. Die schnell wachsende Anzahl von Anwendungen digitaler Informationsverarbeitung in praktisch allen Bereichen der Technik geht mit einem ähnlich schnell wachsenden Bedarf an Speicherschaltungen hoher Geschwindigkeit und hoher Kapazität einher.memory circuits with a big one Number of memory cells are components of a large variety of microelectronic devices, in particular also of memory components. The fast growing Number of applications of digital information processing in practical All areas of technology have a similarly fast growing demand associated with high speed and high capacity memory circuits.

Es gibt eine große Anzahl verschiedener Technologien der Speicherung von Information in Speicherzellen. In Speicherschaltungen mit resistiven Speicherelementen wie auch in einigen anderen Arten von Speicherschaltungen umfasst der Vorgang des Lesens von Daten aus den Speicherzellen einen Vergleich des elektrostatischen Potenzials oder der Ladung einer Bitleitung mit einem Referenzpotenzial bzw. einer Referenzladung. Beispielsweise ist in der CBRAM-Technologie (CBRAM = Conductive Bridging RAM) das Referenzpotenzial gewöhnlich der arithmetische Mittelwert eines Lesepotenzials V_read und eines Plattenpotenzials bzw. Entladepotenzials V_PL. Eine Möglichkeit, das Referenzpotenzial zu erzeugen, besteht darin, die beiden wohl definierten Potenziale an zwei verschiedene Bitleitungen zu legen und diese anschließend kurzzuschließen.There are a large number of different technologies for storing information in memory cells. In memory circuits having resistive memory elements as well as in some other types of memory circuits, the process of reading data from the memory cells involves comparing the electrostatic potential or charge of a bit line to a reference potential and reference charge, respectively. For example, in CBRAM (Conductive Bridging RAM) technology, the reference potential is usually the arithmetic mean of a _read potential V _read and a plate potential or discharge potential V _PL . One way to generate the reference potential is to apply the two well-defined potentials to two different bitlines and then short-circuit them.

Die US 2003/0169625 A1 beschreibt ein Speicherarray mit einer Mehrzahl von PCRAM-Speicherzellen, die an Kreuzungspunkten von einer Mehrzahl von Bitleitungen und einer Mehrzahl von Zeilenleitungen angeordnet sind. Beim Lesen einer Speicherzelle vergleicht eine Leseverstärker das elektrische Potential an einer Bitleitung mit einem Referenzpotential, das zwi schen einer Schwellenspannung einer Diode und einem Lesepotential liegt.The US 2003/0169625 A1 describes a memory array with a plurality of PCRAM memory cells that are at points of intersection of a plurality arranged by bit lines and a plurality of row lines are. When reading a memory cell, a sense amplifier compares the electrical Potential at a bit line with a reference potential, the rule between a threshold voltage of a diode and a read potential.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine verbesserte Speicherschaltung, ein verbessertes Speicherbauelement und ein verbessertes Verfahren zum Betreiben einer Speicherschaltung zu schaffen.The Object of the present invention is an improved Memory circuit, an improved memory device and an improved To provide a method of operating a memory circuit.

Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung umfasst eine Speicherschaltung eine Mehrzahl von parallelen Bitleitungen, die mit einer Mehrzahl von Speicherzellen verbunden sind; eine Mehrzahl von Leseverstärkern, die mit den Bitleitungen verbunden sind; eine Mehrzahl von Schaltern, wobei jeder Schalter mit einem entsprechenden Paar von Bitleitungen aus der Mehrzahl von Bitleitungen verbunden ist, um das entsprechende Paar von Bitleitungen schaltbar kurzzuschließen, wobei die Bitleitungen des entsprechenden Paars von Bitleitungen mit zwei verschiedenen Leseverstärkern verbunden sind, und wobei die Bitleitungen des entsprechenden Paars von Bitleitungen nächste Nachbarn einer weiteren Bitleitung zwischen den Bitleitungen des entsprechenden Paars von Bitleitungen sind.According to one embodiment According to the present invention, a memory circuit comprises a plurality of parallel bitlines connected to a plurality of memory cells are connected; a plurality of sense amplifiers connected to the bitlines are connected; a plurality of switches, each switch with a corresponding pair of bit lines of the plurality is connected by bit lines to the corresponding pair of bit lines switchable short circuit, wherein the bitlines of the corresponding pair of bitlines with two different sense amplifiers and the bitlines of the corresponding pair from bitlines next Neighbors another bit line between the bit lines of the corresponding pair of bit lines.

Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung umfasst eine Speicherschaltung eine Mehrzahl von Speicherzellen, die in einem zweidimensionalen Array angeordnet sind; eine Mehrzahl paralleler Bitleitungen, die mit der Mehrzahl von Speicherzellen verbunden sind; eine Mehrzahl von Leseverstärkern, die mit der Mehrzahl von Bitleitungen verbunden sind; und eine Mehrzahl von Schaltern, von denen jeder mit einem entsprechenden Paar von Bitleitungen aus der Mehrzahl von Bitleitungen verbunden ist, um das entsprechende Paar von Bitleitungen schaltbar kurzzuschließen, wobei eine erste Gruppe von Bitleitungen aus der Mehrzahl von Bitleitungen ausschließlich mit an einer ersten Seite des Arrays angeordneten Leseverstärkern verbunden ist, eine zweite Gruppe von Bitleitungen aus der Mehrzahl von Bitleitungen ausschließlich mit an einer zweiten Seite des Arrays angeordneten Leseverstärkern verbunden ist, und jedes entsprechende Paar von Bitleitungen, das mit einem Schalter aus der Mehrzahl von Schaltern verbunden ist, aus einer Bitleitung aus der ersten Gruppe von Bitleitungen und einer Bitleitung aus der zweiten Gruppe von Bitleitungen besteht.According to one another embodiment of the The present invention includes a memory circuit a plurality of memory cells arranged in a two-dimensional array are; a plurality of parallel bit lines connected to the plurality connected by memory cells; a plurality of sense amplifiers, the are connected to the plurality of bit lines; and a plurality of Switches, each of which with a corresponding pair of bit lines is connected from the plurality of bit lines to the corresponding pair short-circuited by bitlines, with a first group of bit lines of the plurality of bit lines exclusively with connected to a first side of the array arranged sense amplifiers is a second group of bit lines of the plurality of bit lines exclusively connected to arranged on a second side of the array sense amplifiers is, and each corresponding pair of bit lines, that with a Switch of the plurality of switches is connected, from a bit line from the first group of bitlines and a bitline the second group of bitlines.

Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Verfahren zum Betreiben einer Speicherschaltung folgende Schritte: Auswählen einer ersten Bitleitung, die mit einer zu lesenden oder zu beschreibenden oder aufzufrischenden Speicherzelle verbunden ist, wobei die erste Bitleitung mit einem ersten Leseverstärker verbunden ist; Anlegen eines ersten vorbestimmten Potenzials an eine zweite Bitleitung, wobei die zweite Bitleitung und die erste Bitleitung einander nächste Nachbarn sind, und wobei die zweite Bitleitung mit dem ersten Leseverstärker verbunden ist; Anlegen eines zweiten vorbestimmten Potenzials an eine dritte Bitleitung, wobei die dritte Bitleitung und die erste Bitleitung einander nächste Nachbarn sind, und wobei die dritte Bitleitung mit einem zweiten Leseverstärker verbunden ist; Kurzschließen der zweiten und der dritten Bitleitung; Abtasten des Speicherzustands der zu lesenden oder zu beschreibenden Speicherzelle; und Lesen eines Datums aus der Speicherzelle.According to one another embodiment of the The present invention comprises a method for operating a Memory circuit comprises the following steps: selecting a first bit line, those with a to-be-read or written or to be refreshed Memory cell is connected, wherein the first bit line with a first sense amplifier connected is; Applying a first predetermined potential a second bitline, the second bitline and the first Bit line each other nearest neighbors and wherein the second bit line is connected to the first sense amplifier is; Applying a second predetermined potential to a third one Bit line, wherein the third bit line and the first bit line each other next Neighbors are, and where the third bit line with a second sense amplifier connected is; short the second and the third bit line; Sampling the memory state of memory cell to be read or written; and reading one Date from the memory cell.

Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Verfahren zum Betreiben einer Speicherschaltung mit einem Array von Speicherzellen folgende Schritte: Auswählen einer ersten Bitleitung, die mit einer zu lesenden oder zu beschreibenden oder aufzufrischenden Speicherzelle verbunden ist, wobei die erste Bitleitung mit einem ersten Leseverstärker verbunden ist, der an einer ersten Seite des Arrays angeordnet ist; Anlegen eines ersten vorbestimmten Potenzials an eine zweite Bitleitung, die mit dem ersten Leseverstärker verbunden ist; Anlegen eines zweiten vorbestimmten Potenzials an eine dritte Bitleitung, die mit einem zweiten Leseverstärker verbunden ist, der an einer zweiten Seite des Arrays angeordnet ist; Kurzschließen der zweiten und der dritten Bitleitung; Abtasten des Speicherzustands der zu lesenden oder zu beschreibenden Speicherzelle; und Lesen eines Datums aus der Speicherzelle.According to another exemplary embodiment of the present invention, a method for operating a memory circuit having an array of memory cells comprises the following steps: selecting a first bit line to be read with one or to be described or refreshed memory cell, the first bit line being connected to a first sense amplifier disposed on a first side of the array; Applying a first predetermined potential to a second bit line connected to the first sense amplifier; Applying a second predetermined potential to a third bit line connected to a second sense amplifier disposed on a second side of the array; Shorting the second and third bit lines; Sensing the memory state of the memory cell to be read or written; and reading a date from the memory cell.

Die oben genannten Merkmale der vorliegenden Erfindung werden in der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen verdeutlicht. Die beigefügten Zeichnungen stellen jedoch lediglich typische Ausführungsbeispiele der vorliegenden Erfindung dar und sollen deshalb den Schutzbereich nicht beschränken. Die vorliegende Erfindung umfasst weitere ähnlich wirkende Ausführungsbeispiele.The The above-mentioned features of the present invention are described in the following description in conjunction with the accompanying drawings clarified. The attached However, drawings represent only typical embodiments of the present invention and are therefore intended to the scope do not limit. The present invention includes other similar-acting embodiments.

1 zeigt ein schematisches Schaltungsdiagramm einer herkömmlichen Speicherschaltung. 1 shows a schematic circuit diagram of a conventional memory circuit.

2 zeigt ein weiteres schematisches Schaltungsdiagramm der in 1 gezeigten herkömmlichen Speicherschaltung. 2 shows another schematic circuit diagram of the in 1 shown conventional memory circuit.

3 zeigt ein schematisches Schaltungsdiagramm einer Speicherschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. 3 shows a schematic circuit diagram of a memory circuit according to a first embodiment of the present invention.

4 zeigt ein schematisches Schaltungsdiagramm einer Speicherschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. 4 shows a schematic circuit diagram of a memory circuit according to a second embodiment of the present invention.

5 zeigt ein schematisches Schaltungsdiagramm eines Speicherbauelements gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung. 5 shows a schematic circuit diagram of a memory device according to a third embodiment of the present invention.

6 zeigt ein schematisches Flussdiagramm eines Verfahrens gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. 6 shows a schematic flow diagram of a method according to another embodiment of the present invention.

1 zeigt ein schematisches Schaltungsdiagramm einer herkömmlichen Speicherschaltung 10. Die Speicherschaltung 10 weist eine Mehrzahl von Speicherzellen 12 auf, die in schematischer Weise durch Kreise repräsentiert werden. Obwohl die vorliegende Erfindung auch für andere Speichertechnologien und andere Typen von Speicherzellen verwendet werden kann, beziehen sich die nachfolgende Beschreibung der herkömmlichen Speicherschaltung 10 und der Ausführungsbeispiele der vorliegenden Erfindung auf die CBRAM-Technologie. 1 shows a schematic circuit diagram of a conventional memory circuit 10 , The memory circuit 10 has a plurality of memory cells 12 which are represented schematically by circles. Although the present invention may be applied to other memory technologies and other types of memory cells, the following description will refer to the conventional memory circuit 10 and the embodiments of the present invention to the CBRAM technology.

In einer CBRAM-Speicherschaltung kann jede Speicherzelle 12 einen Auswahltransistor und ein resistives Speicherelement umfassen. Ein erster Anschluss des resistiven Speicherelements ist mit einem leitfähigen Bauglied (gewöhnlich Platte genannt) verbunden, an dem eine Plattenspannung V_PL anliegt (alle Spannungen in Bezug auf ein vorbestimmtes Referenzpotenzial). Der andere Anschluss des resistiven Speicherelements ist mit dem Source-Drain-Bereich des Auswahltransistors verbunden. Das resistive Speicherelement weist (mindestens) zwei Widerstandszustände auf, einen niedrigen Widerstandszustand und einen hohen Widerstandszustand, die eine logische "0" bzw. eine logische "1" repräsentieren.In a CBRAM memory circuit, each memory cell 12 a selection transistor and a resistive memory element. A first terminal of the resistive memory element is connected to a conductive member (commonly called a plate) to which a plate voltage V _PL is applied (all voltages with respect to a predetermined reference potential). The other terminal of the resistive memory element is connected to the source-drain region of the selection transistor. The resistive memory element has (at least) two resistance states, a low resistance state and a high resistance state, representing a logical "0" and a logical "1", respectively.

Ferner weist die Speicherschaltung 10 eine Mehrzahl paralleler Bitleitungen 21, 22, 23, 24, 25, 26, 27, 28 und eine Mehrzahl paralleler Wortleitungen 31, 32, 33, 34 auf. Die Speicherzellen 12 sind an Kreuzungspunkten der Bitleitungen und der Wortleitungen angeordnet.Furthermore, the memory circuit 10 a plurality of parallel bitlines 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 and a plurality of parallel word lines 31 . 32 . 33 . 34 on. The memory cells 12 are arranged at crossing points of the bit lines and the word lines.

Ferner weist die Speicherschaltung 10 eine Mehrzahl von Leseverstärkern 41, 42, 43, 44 auf, von denen jeder mit zwei Bitleitungen 21, 22, 23, 24, 25, 26, 27, 28 verbunden ist. Bei jedem Leseverstärker 41, 42, 43, 44 wird eine mit dem Leseverstärker verbundene Bitleitung als True-Bitleitung und die andere mit dem gleichen Leseverstärker verbundene Bitleitung als Complement-Bitleitung bezeichnet. Im Folgenden werden die Bitleitungen 21, 23, 25, 27 True-Bitleitungen genannt und die Bitleitungen 22, 24, 26, 28 Complement-Bitleitungen genannt. Die Nomenklatur könnte jedoch genauso umgekehrt sein.Furthermore, the memory circuit 10 a plurality of sense amplifiers 41 . 42 . 43 . 44 on, each with two bit lines 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 connected is. At each sense amplifier 41 . 42 . 43 . 44 For example, a bit line connected to the sense amplifier is called a true bit line, and the other bit line connected to the same sense amplifier is called a complement bit line. The following are the bitlines 21 . 23 . 25 . 27 Called true bitlines and the bitlines 22 . 24 . 26 . 28 Called complement bitlines. However, the nomenclature could be the other way around.

Ferner weist die Speicherschaltung 10 eine Mehrzahl von Schaltern 51, 52, 53 und 54 auf, von denen jeder mit einem entsprechenden Paar von Bitleitungen 22, 26; 21, 25; 24, 28; 23, 27 verbunden ist, um das entsprechende Paar von Bitlei tungen schaltbar kurzzuschließen. Jeder der Mehrzahl von Schaltern 51, 52, 53, 54 ist entweder mit zwei True-Bitleitungen 21, 23, 25, 27 oder mit zwei Complement-Bitleitungen 22, 24, 26, 28 verbunden. Eine Steuerung 61 ist über Steuerleitungen 63, 64 mit den Schaltern 51, 52, 53, 54 wirksam verbunden.Furthermore, the memory circuit 10 a plurality of switches 51 . 52 . 53 and 54 on, each of which with a corresponding pair of bit lines 22 . 26 ; 21 . 25 ; 24 . 28 ; 23 . 27 connected to short circuit the corresponding pair of Bitlei lines. Each of the plurality of switches 51 . 52 . 53 . 54 is either with two true bitlines 21 . 23 . 25 . 27 or with two complementary bitlines 22 . 24 . 26 . 28 connected. A controller 61 is via control lines 63 . 64 with the switches 51 . 52 . 53 . 54 effectively connected.

Vor einem Zugriff oder vorzugsweise während eines Zugriffs auf eine Speicherzelle 12, die mit einer True-Bitleitung 21, 23, 25, 27 verbunden ist, wird ein Referenzpotenzial an die entsprechende Complement-Bitleitung 22, 24, 26, 28 angelegt, die mit dem gleichen Leseverstärker verbunden ist. Vor einem Zugriff oder vorzugsweise während eines Zugriffs auf eine Speicherzelle 12, die mit einer Complement-Bitleitung 22, 24, 26, 28 verbunden ist, wird ein Referenzpotenzial an die entsprechende True-Bitleitung 21, 23, 25, 27 angelegt, die mit dem gleichen Leseverstärker verbunden ist. Das Referenzpotenzial ist gewöhnlich ein arithmetischer Mittelwert einer Lesespannung V_read und einer Plattenspannung V_PL oder von anderen ersten und zweiten vorbestimmten Potenzialen.Before access or preferably during access to a memory cell 12 that with a true bit line 21 . 23 . 25 . 27 is connected, becomes a reference potential to the corresponding complement bit line 22 . 24 . 26 . 28 created, which is connected to the same sense amplifier. Before access or preferably during access to a memory cell 12 that comes with a complement bitline 22 . 24 . 26 . 28 is connected becomes one Reference potential to the corresponding true bit line 21 . 23 . 25 . 27 created, which is connected to the same sense amplifier. The reference potential is usually an arithmetic mean of a _read voltage V _read and a plate voltage V _PL or other first and second predetermined potentials.

Für einen Zugriff auf eine oder mehrere Speicherzellen 12, die mit einer True-Bitleitung 21, 23, 25, 27 verbunden ist, werden das erste vorbestimmte Potenzial an die Complement-Bitleitungen 22, 24 und das zweite vorbestimmte Potenzial an die Complement-Bitleitungen 26, 28 angelegt. Danach schließt die Steuerung 61 die Schalter 51, 53, wodurch das Paar Complement-Bitleitungen 22, 26 kurzgeschlossen und das Paar Complement-Bitleitungen 24, 28 kurzgeschlossen werden. In der Folge stellt sich an den Complement-Bitleitungen 22, 24, 26, 28 ein Mittenpotenzial V_min als arithmetischen Mittelwert zwischen dem ersten und dem zweiten vorbestimmten Potenzial, d.h. zwischen dem Plattenpotenzial V_PL und dem Lesepotenzial V_read ein.For accessing one or more memory cells 12 that with a true bit line 21 . 23 . 25 . 27 are connected, the first predetermined potential to the complement bit lines 22 . 24 and the second predetermined potential to the complement bit lines 26 . 28 created. Thereafter, the controller closes 61 the switches 51 . 53 causing the pair to complement bitlines 22 . 26 shorted and the pair of complementary bitlines 24 . 28 be shorted. As a result, it turns on the complement bitlines 22 . 24 . 26 . 28 a center potential V _min as an arithmetic mean between the first and second predetermined potentials, that is, between the plate potential V _PL and the _read potential V _read .

Während oder nach dem Erzeugen des Referenzpotenzials wird die entsprechende aus der Mehrzahl von Wortleitungen 31, 32 aktiviert, um die resistiven Speicherelemente der entsprechenden Speicherzellen 12 mit den True-Bitleitungen 21, 23, 25, 27 zu verbinden, und das Lesepotenzial V_read wird an die True-Bitleitungen 21, 23, 25, 27 angelegt.During or after generating the reference potential, the corresponding one of the plurality of word lines becomes 31 . 32 activated to the resistive memory elements of the corresponding memory cells 12 with the true bitlines 21 . 23 . 25 . 27 to connect, and the _read potential V _read is applied to the true bitlines 21 . 23 . 25 . 27 created.

Vorzugweise wird das Lesepotenzial V_read an die Bitleitungen 21, 23, 25, 27 während einer kurzen Zeitdauer angelegt. Nach dieser kurzen Zeitdauer ist das Potenzial an jeder der True-Bitleitungen 21, 23, 25, 27 ein Abtastpotenzial, das den Widerstandszustand des entsprechenden resistiven Speicherelements anzeigt. Das Abtastpotenzial fällt schnell auf das Plattenpotenzial V_PL ab, wenn das entsprechende resistive Speicherelement sich in einem Zustand mit niedrigem Widerstand befindet. Wenn sich das entsprechende resistive Speicherelement in einem Zustand mit hohem Widerstand befindet, fällt das Abtastpotenzial langsam auf das Plattenpotenzial V_PL ab.Preferably, the _read potential V _{read is applied} to the bit lines 21 . 23 . 25 . 27 created for a short period of time. After this short period of time, the potential is at each of the true bitlines 21 . 23 . 25 . 27 a sampling potential indicative of the resistance state of the corresponding resistive memory element. The sampling potential drops rapidly to the plate potential V _PL when the corresponding resistive memory element is in a low resistance state. When the corresponding resistive memory element is in a high resistance state, the sampling potential slowly drops to the plate potential V _PL .

Das in dem entsprechenden resistiven Speicherelement gespeicherte Datum wird durch Vergleichen des Abtastpotenzials an der entsprechenden True-Bitleitung 21, 23, 25, 27 und des Mittenpotenzials V_min an der entsprechenden Complement-Bitleitung 22, 24, 26, 28 mithilfe des entsprechenden Leseverstärkers 41, 42, 43, 44 gelesen, der mit der entsprechenden True-Bitleitung 21, 23, 25, 27 und der entsprechenden Complement-Bitleitung 22, 24, 26, 28 verbunden ist.The data stored in the corresponding resistive memory element is obtained by comparing the sampling potential to the corresponding true bit line 21 . 23 . 25 . 27 and the center potential V _min at the corresponding complement bit line 22 . 24 . 26 . 28 using the appropriate sense amplifier 41 . 42 . 43 . 44 read that with the corresponding true bitline 21 . 23 . 25 . 27 and the corresponding complement bitline 22 . 24 . 26 . 28 connected is.

Für einen Zugriff auf eine oder mehrere Speicherzellen 12, die mit einer Complement-Bitleitung 22, 24, 26, 28 verbunden sind, werden das erste vorbestimmte Potenzial an die True-Bitleitungen 21, 25 und das zweite vorbestimmte Potenzial an die True-Bitleitungen 23, 27 angelegt. Danach schließt die Steuerung 61 die Schalter 52, 54, wodurch das Paar True-Bitleitungen 21, 25 kurzgeschlossen und das Paar True-Bitleitungen 23, 27 kurzgeschlossen werden. In der Folge stellt sich an den True-Bitleitungen 21, 23, 25, 27 ein Mittenpotenzial Von als arithmetischer Mittelwert zwischen dem ersten und dem zweiten vorbestimmten Potenzial, d.h. zwischen dem Plattenpotenzial V_PL und dem Lesepotenzial V_read ein.For accessing one or more memory cells 12 that comes with a complement bitline 22 . 24 . 26 . 28 are connected, the first predetermined potential to the true bit lines 21 . 25 and the second predetermined potential to the true bit lines 23 . 27 created. Thereafter, the controller closes 61 the switches 52 . 54 which makes the pair true bitlines 21 . 25 shorted and the pair true bitlines 23 . 27 be shorted. As a result, turns on the true bitlines 21 . 23 . 25 . 27 a center potential From as the arithmetic mean value between the first and second predetermined potentials, that is, between the plate potential V _PL and the _read potential V _read .

Während oder nach dem Erzeugen des Referenzpotenzials wird die entsprechende aus der Mehrzahl von Wortleitungen 33, 34 aktiviert, um die resistiven Speicherelemente der entsprechenden Speicherzellen 12 mit den Complement-Bitleitungen 22, 24, 26, 28 zu verbinden, und das Lesepotenzial V_read wird an die Complement-Bitleitungen 22, 24, 26, 28 angelegt.During or after generating the reference potential, the corresponding one of the plurality of word lines becomes 33 . 34 activated to the resistive memory elements of the corresponding memory cells 12 with the complement bitlines 22 . 24 . 26 . 28 to connect, and the _read potential V _read is applied to the complement bit lines 22 . 24 . 26 . 28 created.

Vorzugsweise wird das Lesepotenzial V_read an die Complement-Bitleitungen 22, 24, 26, 28 während einer kurzen Zeitdauer angelegt. Nach dieser kurzen Zeitdauer ist das Potenzial an jeder der Complement-Bitleitungen 22, 24, 26, 28 ein Abtastpotenzial, das den Widerstandszustand des entsprechenden resistiven Speicherelements anzeigt. Das Abtastpotenzial fällt schnell auf das Plattenpotenzial V_PL ab, wenn das entsprechende resistive Speicherelement sich in einem Zustand mit niedrigem Widerstand befindet. Wenn sich das entsprechende resistive Speicherelement in einem Zustand mit hohem Widerstand befindet, fällt das Abtastpotenzial langsam auf das Plattenpotenzial V_PL ab.Preferably, the _read potential V _read becomes the complement bit lines 22 . 24 . 26 . 28 created for a short period of time. After this short period of time, the potential is at each of the complement bitlines 22 . 24 . 26 . 28 a sampling potential indicative of the resistance state of the corresponding resistive memory element. The sampling potential drops rapidly to the plate potential V _PL when the corresponding resistive memory element is in a low resistance state. When the corresponding resistive memory element is in a high resistance state, the sampling potential slowly drops to the plate potential V _PL .

Das in dem entsprechenden resistiven Speicherelement gespeicherte Datum wird gelesen, indem das Abtastpotenzial an der entsprechenden Complement-Bitleitung 22, 24, 26, 28 und das Mittenpotenzial V_min an einer entsprechenden True-Bitleitung 21, 23, 25, 27 durch den entsprechenden Leseverstärker 41, 42, 43, 44, der mit der entsprechenden Complement-Bitleitung 22, 24, 26, 28 und mit der entsprechenden True-Bitleitung 21, 23, 25, 27 verbunden ist, verglichen werden.The data stored in the corresponding resistive memory element is read by applying the sampling potential to the corresponding complement bit line 22 . 24 . 26 . 28 and the center potential V _min on a corresponding true bit line 21 . 23 . 25 . 27 through the corresponding sense amplifier 41 . 42 . 43 . 44 that comes with the corresponding complement bitline 22 . 24 . 26 . 28 and with the corresponding true bitline 21 . 23 . 25 . 27 is compared.

Wie bereits oben beschrieben wurde, wird das Lesepotenzial V_read vorzugsweise während einer ersten vorbestimmten kurzen Zeitdauer an die entsprechende Bitleitung angelegt. Eine zweite vorbestimmte kurze Zeitdauer später wird der Speicherzustand des entsprechenden resistiven Speicherelements durch Abtasten der Spannung bzw. der Potenzialdifferenz zwischen der entsprechenden Bitleitung und einer korrespondierenden Bitleitung, an der das Referenzpotenzial anliegt, abgetastet. In der CBRAM-Technologie unterscheiden sich die Widerstandswerte eines resistiven Speicherelements in den Zuständen hohen bzw. niedrigen Widerstands um mehrere Größenordnungen. Deshalb kann und wird gewöhnlich die zweite vorbestimmte Zeitdauer auf einen solchen Wert eingestellt, dass das Abtastpotenzial zu dem Zeitpunkt, zu dem es durch den Leseverstärker erfasst wird, entweder im Wesentlichen gleich dem Lesepotenzial V_read (wenn sich das resistive Speicherelement in einem Zustand hohen Widerstands befindet) oder im Wesentlichen gleich dem Plattenpotenzial V_PL (wenn sich das resistive Speicherelement in einem Zustand niedrigen Widerstands befindet) ist.As already described above, the _read potential V _{read is} preferably applied to the corresponding bit line during a first predetermined short period of time. A second predetermined short time later, the memory state of the corresponding resistive memory element is sampled by sampling the voltage or potential difference between the corresponding bit line and a corresponding bit line at which the reference potential is applied. In CBRAM technology, the resistance values of a resistive memory element differ in the states high or low resistance by several orders of magnitude. Therefore, the second predetermined time period can and usually is set to a value such that the sampling potential at the time it is detected by the sense amplifier is either substantially equal to the _read potential V _read (when the resistive memory element is in a high resistance state is substantially equal to the plate potential V _PL (when the resistive memory element is in a low resistance state).

Alternativ ist die entsprechende mit der zu lesenden Speicherzelle verbundene Bitleitung immer noch mit der Quelle des Lesepotenzials verbunden, wenn der entsprechende Leseverstärker das gespeicherte Datum durch Abtasten der Potenzialdifferenz liest. In diesem Fall wird, wenn ein resistives Speicherelement einer durch die entsprechende aktive Wortleitung aktivierten Speicherzelle sich im Zustand hohen Widerstands befindet, das Lesepotenzial V_read an der entsprechenden Bitleitung gehalten. Wenn ein resistives Speicherelement einer durch die entsprechende aktive Wortleitung aktivierten Speicherzelle sich in einem Zustand niedrigen Widerstands befindet, wird das Potenzial der entsprechenden Bitleitung auf das Plattenpotenzial V_PL gezogen. Für diesen alternativen Lesevorgang sollte der Innenwiderstand einen geeigneten Wert zwischen den Widerstandswerten des resistiven Speicherelements in den Zuständen niedrigen und hohen Widerstands aufweisen.Alternatively, the corresponding bit line connected to the memory cell to be read is still connected to the source of the read potential when the corresponding sense amplifier reads the stored data by sampling the potential difference. In this case, when a resistive memory element of a memory cell activated by the corresponding active word line is in the high resistance state, the _read potential V _{read is held} on the corresponding bit line. If a resistive memory element activated by the corresponding one active word line memory cell is in a low resistance state, the potential of the corresponding bit line will be pulled to the plate potential V _PL. For this alternative read operation, the internal resistance should have a suitable value between the resistance values of the resistive memory element in the low and high resistance states.

Das Anlegen der vorbestimmten Potenziale an die Bitleitungen wird vorzugsweise durch die Steuerung 61 über Steuerleitungen, Schalter und Quellen, die die Potenziale bereitstellen, gesteuert, wobei diese Leitungen, Schalter und Quellen inThe application of the predetermined potentials to the bitlines is preferably by the controller 61 controlled by control lines, switches and sources that provide the potentials, these lines, switches and sources in

1 nicht dargestellt sind. Alternativ wird das Anlegen der vorbestimmten Potenziale an die Bitleitungen durch andere Teilschaltungen oder Teilbauelemente der Speicherschaltung 10 gesteuert. 1 are not shown. Alternatively, the application of the predetermined potentials to the bit lines by other subcircuits or sub-devices of the memory circuit 10 controlled.

2 zeigt die oben mit Bezug auf 1 beschriebene Speicherschaltung. Es wird nun für den oben beschriebenen Fall eines Zugriffs auf Speicherzellen 12, die mit den Complement-Bitleitungen 22, 24, 26, 28 verbunden sind, die kapazitive Kopplung zwischen den Bitleitungen diskutiert. Das Lesepotenzial V_read ist an die True-Bitleitungen 21, 23 und das Plattenpotenzial V_PL ist an die True-Bitleitungen 25, 27 angelegt. Wenn die Schalter 52, 54 geschlossen werden, fällt das Potenzial an den Bitleitungen 21, 23 von V_read auf V_mean (durch die Pfeile 66 angedeutet), während das Potenzial der Bitleitungen 25, 27 von V_PL auf V_mean ansteigt (durch die Pfeile 67 angedeutet). 2 shows the above with reference to 1 described memory circuit. It will now be for the case of access to memory cells described above 12 using the complement bitlines 22 . 24 . 26 . 28 connected, the capacitive coupling between the bit lines discussed. The _read potential V _read is to the true bit lines 21 . 23 and the plate potential V _PL is to the true bit lines 25 . 27 created. When the switches 52 . 54 closed, the potential drops on the bit lines 21 . 23 from V _read to V _mean (through the arrows 66 indicated), while the potential of the bit lines 25 . 27 increases from V _PL to V _mean (by the arrows 67 indicated).

Die Bitleitung 22 ist zwischen zwei Bitleitungen 21, 23 angeordnet, deren Potenzial von V_read auf V_mean fällt. Die Bitleitung 26 ist zwischen zwei Bitleitungen 25, 27 angeordnet, deren Potenzial von V_PL auf V_min ansteigt. Dadurch werden durch kapazitive Kopplung von den benachbarten Bitleitungen, 21, 23, 25, 27 das Potenzial der Bitleitung 22 und das Potenzial der Bitleitung 26 beeinflusst. Dieser Einfluss ist schädlich und wird wegen der fortschreitenden Miniaturisierung mikroelektronischer Bauelemente in zukünftigen Speicherschaltungen weiter steigen.The bit line 22 is between two bit lines 21 . 23 whose potential falls from V _read to V _mean . The bit line 26 is between two bit lines 25 . 27 whose potential increases from V _PL to V _min . As a result, capacitive coupling of the adjacent bit lines, 21 . 23 . 25 . 27 the potential of the bit line 22 and the potential of the bit line 26 affected. This influence is detrimental and will continue to increase because of the progressive miniaturization of microelectronic devices in future memory circuits.

3 ist ein schematisches Schaltungsdiagramm einer Speicherschaltung 10 gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Eine Mehrzahl von Speicherzellen 12 ist in einem zweidimensionalen Array an Kreuzungspunkten einer Mehrzahl paralleler Bitleitungen 21, 22, 23, 24, 25, 26, 27, 28 und einer Mehrzahl paralleler Wortleitungen 31, 32, 33, 34 angeordnet. Jede Speicherzelle 12 wird schematisch durch einen Kreis repräsentiert. Eine Mehrzahl von Lesever stärkern 41, 42, 43, 44 ist an zwei einander gegenüberliegenden Seiten bzw. Rändern des Speicherzellen-Arrays angeordnet. Jeder Leseverstärker 41, 42, 43, 44 ist mit zwei Bitleitungen 21, 22, 23, 24, 25, 26, 27, 28 verbunden, und jede Bitleitung ist mit einem Leseverstärker verbunden. 3 is a schematic circuit diagram of a memory circuit 10 according to a first embodiment of the present invention. A plurality of memory cells 12 is in a two-dimensional array at crossing points of a plurality of parallel bit lines 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 and a plurality of parallel word lines 31 . 32 . 33 . 34 arranged. Every memory cell 12 is represented schematically by a circle. A plurality of Lesever amplifiers 41 . 42 . 43 . 44 is arranged on two opposite sides or edges of the memory cell array. Each sense amplifier 41 . 42 . 43 . 44 is with two bitlines 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 and each bit line is connected to a sense amplifier.

Ähnlich der oben anhand der 1 beschriebenen Speicherschaltung weist die in 3 gezeigte Speicherschaltung 10 eine Mehrzahl von Schaltern 51, 52, 53, 54 auf. Jeder Schalter 51, 52, 53, 54 ist mit einem entsprechenden Paar von Bitleitungen 22, 24; 26, 28; 21, 23; 25, 27 verbunden, um schaltbar das entsprechende Paar von Bitleitungen kurzzuschließen. Eine Steuerung 61 ist über Steuerleitungen 63, 64 wirksam mit den Schaltern 51, 52, 53, 54 verbunden.Similar to the above based on the 1 described memory circuit has the in 3 shown memory circuit 10 a plurality of switches 51 . 52 . 53 . 54 on. Every switch 51 . 52 . 53 . 54 is with a corresponding pair of bitlines 22 . 24 ; 26 . 28 ; 21 . 23 ; 25 . 27 connected to switchably short the corresponding pair of bit lines. A controller 61 is via control lines 63 . 64 effective with the switches 51 . 52 . 53 . 54 connected.

Die Bitleitungen jedes Paares von Bitleitungen 22, 24; 26, 28; 21, 23; 25, 27 sind mit zwei verschiedenen Leseverstärkern 41, 42, 43, 44 verbunden. Wenn man beispielsweise den Schalter 51 betrachtet, ist die erste mit dem Schalter 51 verbundene Bitleitung 22 mit dem Leseverstärker 41 verbunden, und die zweite mit dem Schalter 51 verbundene Bitleitung 24 ist mit dem Leseverstärker 43 verbunden. Im Gegensatz zu der oben mit Bezug auf 1 beschriebenen Speicherschaltung sind bei der mit Bezug auf 3 beschriebenen Speicherschaltung 10 die Leseverstärker 41, 43, die mit einem Bitleitungspaar 22, 24, das mit dem Schalter 51 verbunden ist, verbunden sind, an zwei verschiedenen (genauer gesagt: gegenüberliegenden) Seiten oder Rändern des Arrays von Speicherzellen 12 angeordnet. Das gleiche gilt für die anderen Schalter 52, 53, 54 und die entsprechenden Paare von Bitleitungen 26, 28; 21, 23; 25, 27 und die entsprechenden Leseverstärker 41, 42, 43, 44.The bitlines of each pair of bitlines 22 . 24 ; 26 . 28 ; 21 . 23 ; 25 . 27 are with two different sense amplifiers 41 . 42 . 43 . 44 connected. For example, if you have the switch 51 considered, the first is the switch 51 connected bit line 22 with the sense amplifier 41 connected, and the second with the switch 51 connected bit line 24 is with the sense amplifier 43 connected. Unlike the above with respect to 1 described memory circuit are in the with reference to 3 described memory circuit 10 the sense amplifiers 41 . 43 that with a bit line pair 22 . 24 that with the switch 51 is connected to two different (more precisely opposite) sides or edges of the array of memory cells 12 arranged. The same goes for the other switches 52 . 53 . 54 and the corresponding pairs of bitlines 26 . 28 ; 21 . 23 ; 25 . 27 and the corresponding sense amplifiers 41 . 42 . 43 . 44 ,

Der Betrieb der in 3 gezeigten Speicherschaltung 10 ist dem oben beschriebenen Betrieb der in 1 gezeigten Speicherschaltung sehr ähnlich.Operation of in 3 shown memory circuit 10 is the above-described operation of in 1 shown memory circuit very similar.

Das oben mit Bezug auf 3 beschriebene Ausführungsbeispiel bietet eine Reihe von Vorteilen insbesondere im Vergleich zu der oben mit Bezug auf 1 beschriebenen Speicherschaltung. Wie leicht erkennbar ist, ist jede Bitleitung immer zwischen zwei Bitleitungen angeordnet, die mit unterschiedlichen vorbestimmten Potenzialen mit entgegengesetzten Potenzialdifferenzen zum Mittenpotenzial V_mean verbunden sind.The above with reference to 3 described embodiment offers a number of advantages, in particular compared to the above with reference to 1 described memory circuit. As can easily be seen, each bit line is always arranged between two bit lines connected to different predetermined potentials with opposite potential differences to the center potential V _mean .

Beispielsweise werden vor oder während eines Zugriffs auf eine oder mehrere der mit der Wortleitung 31 verbundenen Speicherzellen 12 das erste vorbestimmte Potenzial an die Bitleitungen 22 und 26 und das zweite vorbestimmte Potenzial an die Bitleitungen 24 und 28 angelegt. Dadurch ist die Bitleitung 23 zwischen einer Bitleitung (Bitleitung 22) mit dem ersten vorbestimmten Potenzial und einer Bitleitung (Bitleitung 24) mit dem zweiten vorbestimmten Potenzial angeordnet; die Bitleitung 25 ist zwischen einer Bitleitung (Bitleitung 26). mit dem ersten vorbestimmten Potenzial und einer Bitleitung (Bitleitung 24) mit dem zweiten vorbestimmten Potenzial angeordnet; und die Bitleitung 27 ist zwischen einer Bitleitung (Bitleitung 26) mit dem ersten vorbestimmten Potenzial und einer Bitleitung (Bitleitung 28) mit dem zweiten vorbestimmten Potenzial angeordnet.For example, before or during access to one or more of the word line 31 connected memory cells 12 the first predetermined potential to the bitlines 22 and 26 and the second predetermined potential to the bit lines 24 and 28 created. This is the bit line 23 between a bit line (bit line 22 ) with the first predetermined potential and a bit line (bit line 24 ) having the second predetermined potential; the bit line 25 is between a bit line (bit line 26 ). with the first predetermined potential and a bit line (bit line 24 ) having the second predetermined potential; and the bit line 27 is between a bit line (bit line 26 ) with the first predetermined potential and a bit line (bit line 28 ) with the second predetermined potential.

In ähnlicher Weise werden in Vorbereitung auf einen Zugriff auf eine oder mehrere der mit den Wortleitungen 33, 34 verbundenen Speicherzellen das erste vorbestimmte Potenzial an die Bitleitungen 21, 25 und das zweite vorbestimmte Potenzial an die Bitleitungen 23 und 27 angelegt. Dadurch ist die Bitleitung 22 zwischen einer Bitleitung (Bitleitung 21) mit dem ersten vorbestimmten Potenzial und einer Bitleitung (Bitleitung 23) mit dem zweiten vorbestimmten Potenzial angeordnet; die Bitleitung 24 ist zwischen einer Bitleitung (Bitleitung 25) mit dem ersten vorbestimmten Potenzial und einer Bitleitung (Bitleitung 23) mit dem zweiten vorbestimmten Potenzial angeordnet; und die Bitleitung 26 ist zwischen einer Bitleitung (Bitleitung 25) mit dem ersten vorbestimmten Potenzial und einer Bitleitung (Bitleitung 27) mit dem zweiten vorbestimmten Potenzial angeordnet.Similarly, in preparation for accessing one or more of the word lines 33 . 34 connected memory cells, the first predetermined potential to the bit lines 21 . 25 and the second predetermined potential to the bit lines 23 and 27 created. This is the bit line 22 between a bit line (bit line 21 ) with the first predetermined potential and a bit line (bit line 23 ) having the second predetermined potential; the bit line 24 is between a bit line (bit line 25 ) with the first predetermined potential and a bit line (bit line 23 ) having the second predetermined potential; and the bit line 26 is between a bit line (bit line 25 ) with the first predetermined potential and a bit line (bit line 27 ) with the second predetermined potential.

Wenn diese Symmetrie, d.h. die Anordnung jeder Bitleitung zwischen zwei benachbarten bzw. nächsten Bitleitungen, die mit verschiedenen vorbestimmten Potenzialen verbunden sind, auch für die äußersten Bitleitungen 21, 28 vorliegen sollen, müssen zusätzliche Dummy-Bitleitungen, die in 2 nicht dargestellt sind, an den Rändern des Arrays angeordnet werden. Alternativ werden in den Speicherzellen der äußersten Bitleitungen 21, 28 keine Daten gespeichert.If this symmetry, ie the arrangement of each bit line between two adjacent or next bit lines connected to different predetermined potentials, also for the outermost bit lines 21 . 28 have additional dummy bit lines in 2 not shown, are arranged at the edges of the array. Alternatively, in the memory cells, the outermost bit lines 21 . 28 no data stored.

Diese Symmetrie stellt sicher, dass die kapazitiven Einflüsse auf jede beliebige Bitleitung durch benachbarte Bitleitungen einander aufheben. Die Netto-Wirkung der kapazitiven Kopplung zwischen den Bitleitungen beträgt null.These Symmetry ensures that the capacitive influences on any bit line through adjacent bit lines one another cancel. The net effect of capacitive coupling between the Bit lines is zero.

Ein weiterer Vorteil der oben mit Bezug auf 3 beschriebenen Speicherschaltung 10 besteht in der Tatsache, dass lediglich eine Steuerleitung 63, 64 an jeder Seite des Arrays vorgesehen sein muss. Dies reduziert die erforderliche Chipfläche und vereinfacht das Design der Steuerleitungen 63, 64.Another advantage of the above with respect to 3 described memory circuit 10 consists in the fact that only one control line 63 . 64 must be provided on each side of the array. This reduces the required chip area and simplifies the design of the control lines 63 . 64 ,

Ein weiterer Vorteil der oben mit Bezug auf 3 beschriebenen Speicherschaltung 10 besteht darin, dass die Schalter 51, 52, 53, 54 einfach angeordnet und mit den Bitleitungen verbunden werden können, ohne dass eine Kreuzung mit einer weiteren Bitleitung erforderlich wäre (vgl. beispielsweise den Schalter 51 und die Bitleitung 25, den Schalter 52 und die Bitleitung 22, den Schalter 53 und die Bitleitung 27, den Schalter 54 und die Bitleitung 24 in der oben mit Bezug auf 1 beschriebenen Speicherschaltung).Another advantage of the above with respect to 3 described memory circuit 10 is that the switches 51 . 52 . 53 . 54 can be easily arranged and connected to the bit lines, without an intersection with another bit line would be required (see, for example, the switch 51 and the bit line 25 , the switch 52 and the bit line 22 , the switch 53 and the bit line 27 , the switch 54 and the bit line 24 in the above with reference to 1 described memory circuit).

4 ist ein schematisches Schaltungsdiagramm einer Speicherschaltung 10 gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Die Speicherschaltung 10 weist eine Mehrzahl von Speicherzellen auf, die in einem Array an Kreu zungspunkten einer Mehrzahl paralleler Bitleitungen 21, 22, 23, 24, 25, 26, 27, 28 und einer Mehrzahl paralleler Wortleitungen 31, 32, 33, 34 angeordnet sind. Jeder von einer Mehrzahl von Leseverstärkern 41, 42, 43, 44 ist mit zwei Bitleitungen 21, 22, 23, 24, 25, 26, 27, 28 verbunden. Jede Bitleitung 21, 22, 23, 24, 25, 26, 27, 28 ist mit einem Leseverstärker 41, 42, 43, 44 verbunden. 4 is a schematic circuit diagram of a memory circuit 10 according to a second embodiment of the present invention. The memory circuit 10 has a plurality of memory cells arranged in an array at crossing points of a plurality of parallel bit lines 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 and a plurality of parallel word lines 31 . 32 . 33 . 34 are arranged. Each of a plurality of sense amplifiers 41 . 42 . 43 . 44 is with two bitlines 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 connected. Each bit line 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 is with a sense amplifier 41 . 42 . 43 . 44 connected.

Eine Mehrzahl von Schaltern 51, 52, 53, 54, die entsprechende Paare von Bitleitungen 21, 22, 23, 24, 25, 26, 27, 28 schaltbar verbinden, ist vorgesehen. Eine Steuerung 61 ist über Steuerleitungen 63, 64 wirksam mit den Schaltern 51, 52, 53, 54 verbunden und steuert die Schalter 51, 52, 53, 54. Ähnlich der oben mit Bezug auf 3 beschriebenen Speicherschaltung sind jeweils die zwei mit einem beliebigen der Mehrzahl von Schaltern verbundenen Bitleitungen mit zwei Leseverstärkern 41, 42, 43, 44 verbunden, die an gegenüberliegenden Seiten des Arrays angeordnet sind.A plurality of switches 51 . 52 . 53 . 54 , the corresponding pairs of bit lines 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 connect switchable, is provided. A controller 61 is via control lines 63 . 64 effective with the switches 51 . 52 . 53 . 54 connected and controls the switches 51 . 52 . 53 . 54 , Similar to the above with respect to 3 The memory circuits described above are each the two bit lines connected to any of the plurality of switches with two sense amplifiers 41 . 42 . 43 . 44 connected, which are arranged on opposite sides of the array.

Die mit Bezug auf 4 beschriebene Speicherschaltung unterscheidet sich von der oben mit Bezug auf 3 beschriebenen Speicherschaltung dadurch, dass Bitleitungen, die mit dem gleichen Leseverstärker 41, 42, 43, 44 verbunden sind, einander nicht nächste Nachbarn sind. Stattdessen sind die Bitleitungen 21, 22, 23, 24, 25, 26, 27, 28 abwechselnd mit Leserverstärkern 41, 42, 43, 44 verbunden, die an unterschiedlichen (genauer gesagt: gegenüberliegenden) Seiten oder Rändern des Arrays angeordnet sind. Zwischen jedem Paar von Bitleitungen 21, 23; 25, 27, das mit einem an einer ersten Seite des Arrays angeordneten Leseverstärker 41, 42 verbunden ist, ist eine Bitleitung 22; 26 angeordnet, die mit einem an der zweiten (gegenüberliegenden) Seite des Arrays angeordneten Leseverstärker 43, 44 verbunden ist; und zwischen jedem Paar von Bitleitungen 22, 24; 26, 28, die mit einem an der zweiten Seite des Arrays angeordneten Leseverstärker 43, 44 verbunden sind, ist eine Bitleitung 23, 27 angeordnet, die mit einem an der ersten Seite des Arrays angeordneten Leseverstärker 41, 42 verbunden ist.The referring to 4 The memory circuit described differs from that described above with reference to FIG 3 described memory circuit in that bit lines connected to the same sense amplifier 41 . 42 . 43 . 44 are not neighbors next to each other. Instead, the bitlines 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 alternating with reader amplifiers 41 . 42 . 43 . 44 connected, which are arranged on different (more precisely: opposite) sides or edges of the array. Between each pair of bit lines 21 . 23 ; 25 . 27 connected to a sense amplifier disposed on a first side of the array 41 . 42 is connected, is a bit line 22 ; 26 arranged with a arranged on the second (opposite) side of the array sense amplifier 43 . 44 connected is; and between each pair of bit lines 22 . 24 ; 26 . 28 connected to a sense amplifier arranged on the second side of the array 43 . 44 is a bit line 23 . 27 arranged with a arranged on the first side of the array sense amplifier 41 . 42 connected is.

Als Folge dieser bestimmten Topologie und als weiterer Unterschied zu der oben mit Bezug auf 2 beschriebenen Speicherschaltung ist jeder Schalter 51, 52, 53, 54 mit einem Paar von Bitleitungen 23, 24; 27, 28; 21, 22; 25, 26, die einander nächste Nachbarn sind, verbunden.As a result of this particular topology and as further difference from the above with respect to 2 described memory circuit is each switch 51 . 52 . 53 . 54 with a pair of bit lines 23 . 24 ; 27 . 28 ; 21 . 22 ; 25 . 26 connected to each other nearest neighbors.

Der Betrieb der in 4 gezeigten Speicherschaltung 10 ist dem Betrieb der oben anhand der 1 und 3 beschriebenen Speicherschaltungen ähnlich. Insbesondere werden die Referenzpotenziale für die Erfassung der resistiven Speicherzustände der Speicherzellen als arithmetische Mittelwerte von zwei vorbestimmten Potenzialen erzeugt, wie es oben beschrieben ist.Operation of in 4 shown memory circuit 10 is the operation of the above based on the 1 and 3 similar to memory circuits described. In particular, the reference potentials for the detection of the resistive memory states of the memory cells are generated as arithmetic mean values of two predetermined potentials, as described above.

Die anhand der 4 beschriebene Speicherschaltung bietet eine Reihe von Vorteilen, insbesondere im Vergleich zu der oben anhand der 1 beschriebenen Speicherschaltung. Insbesondere muss an jeder Seite des Arrays nur eine Steuerleitung 63, 64 vorgesehen sein. Dies reduziert die erforderliche Chipfläche und vereinfacht das Design der Steuerleitungen 63, 64, wodurch die Kosten für Design und Herstellung reduziert werden.The basis of the 4 described memory circuit provides a number of advantages, in particular compared to the above based on the 1 described memory circuit. In particular, only one control line must be present on each side of the array 63 . 64 be provided. This reduces the required chip area and simplifies the design of the control lines 63 . 64 which reduces design and manufacturing costs.

Ein weiterer Vorteil besteht darin, dass es keine Kreuzungspunkte der Leitungen, die die Schalter 51, 52, 53, 54 mit den Bitleitungen 21, 22, 23, 24, 25, 26, 27, 28 verbinden, und der Bitleitungen 21, 22, 23, 24, 25, 26, 27, 28 gibt (vgl. die obige Erörterung mit Bezug auf 3).Another advantage is that there are no crossing points of the wires connecting the switches 51 . 52 . 53 . 54 with the bitlines 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 connect, and the bit lines 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 (See the above discussion with reference to 3 ).

Wie bereits erwähnt, zeigen die 1 bis 4 schematische Schaltungsdiagramme. Insbesondere können die Anzahl der Speicherzellen 12, die Anzahl der Bitleitungen 21, 22, 23, 24, 25, 26, 27, 28 und die Anzahl der Wortleitungen 31, 32, 33, 34 viel größer sein als in den 1 bis 4 dargestellt (und sind dies vorzugsweise auch).As already mentioned, the show 1 to 4 schematic circuit diagrams. In particular, the number of memory cells 12 , the number of bit lines 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 and the number of word lines 31 . 32 . 33 . 34 be much bigger than in the 1 to 4 shown (and are preferably).

Obwohl die vorliegende Erfindung für CBRAM und andere Speicherschaltungen mit resistiven Speicherelementen und Leseverstärkern 41, 42, 43, 44 vom spannungssensitiven Typ besonders vorteilhaft ist, ist die vorliegende Erfindung auch für andere Typen von Speicherschaltungen bzw. andere Speichertechnologien vorteilhaft. Insbesondere ist die vorliegende Erfindung für CBRAMs mit ladungsempfindlichen oder stromempfindlichen Leseverstärkern und für andere (nicht-CBRAM) Typen von Speicherschaltungen vorteilhaft, bei denen während eines Lese-, Schreib- oder Auffrisch-Vorgangs durch differenzielle Verstärker Potenziale oder Ladungen verglichen werden, und bei denen ein arithmetischer Mittelwert bezüglich Potenzial oder Ladung als Referenzpotenzial bzw. Referenzladung verwendet wird.Although the present invention is for CBRAM and other memory circuits with resistive memory elements and sense amplifiers 41 . 42 . 43 . 44 Of the voltage-sensitive type is particularly advantageous, the present invention is also advantageous for other types of memory circuits or other storage technologies. In particular, the present invention is advantageous for CBRAMs with charge-sensitive or current-sensitive sense amplifiers and for other (non-CBRAM) types of memory circuits in which potentials or charges are compared during a read, write or refresh operation by differential amplifiers, and in which an arithmetic mean with respect to potential or charge is used as reference potential or reference charge.

5 ist ein schematisches Schaltungsdiagramm eines mikroelektronischen Bauelements 70, das eine Speicherschaltung, wie sie oben anhand der 3 und 4 beschrieben wurde, oder eine der ebenfalls oben beschriebenen Alternativen oder Varianten umfasst. Ferner umfasst das mikroelektronische Bauelement 70 weitere Schaltungen, die in schematischer und summarischer Weise durch eine Struktur mit dem Bezugszeichen 72 repräsentiert werden. Diese anderen Schaltungen sind mit den Wortleitungen 31, 32, 33, 34, den Leseverstärkern 41, 42, 43, 44 und der Steuerung 61 wirksam verbunden. Ferner weist das mikroelektronische Bauelement 70 eine Anzahl von Eingangs- und/oder Ausgangs-Leitungen 74 auf, die mit den weiteren Schaltungen 72 (und/oder der Speicherschaltung 10) verbunden sind. 5 FIG. 12 is a schematic circuit diagram of a microelectronic device. FIG 70 that has a memory circuit as stated above 3 and 4 has been described, or comprises one of the alternatives or variants also described above. Furthermore, the microelectronic component comprises 70 further circuits, in a schematic and summary manner by a structure with the reference numeral 72 be represented. These other circuits are with the wordlines 31 . 32 . 33 . 34 , the sense amplifiers 41 . 42 . 43 . 44 and the controller 61 effectively connected. Furthermore, the microelectronic component has 70 a number of input and / or output lines 74 on that with the other circuits 72 (and / or the memory circuit 10 ) are connected.

Das mikroelektronische Bauelement 70 kann ein Prozessor oder ein Mikrocontroller mit Cache oder anderem internen Speicher, der durch die Speicherschaltung 10 gebildet wird, oder ein beliebiges anderes mikroelektronisches Bauelement mit einem oder mehreren Speicherschaltungen 10 sein.The microelectronic device 70 can be a processor or a microcontroller with cache or other internal memory passing through the memory circuit 10 or any other microelectronic device having one or more memory circuits 10 be.

Vorzugsweise ist das mikroelektronische Bauelement 70 ein Speicherbauelement mit einer Anzahl von Speicherschaltungen 10, von denen jede ein Array aus Speicherzellen aufweist. In diesem Fall repräsentieren die weiteren Schaltungen 72 in schematischer Weise Eingangs- und Ausgangs-Verstärker, Register, Adressdecoder etc.Preferably, the microelectronic device 70 a memory device with a number of memory circuits 10 each of which has an array of memory cells. In this case, the other circuits represent 72 schematically input and output amplifiers, registers, address decoder, etc.

Alternativ ist das mikroelektronische Bauelement 70 ein Embedded-System bzw. eingebettetes bzw. eingebundenes System, das für eine Anwendung in einem mobilen Kommunikationssystem (z.B. einem Mobiltelefon) oder einem mobilen System der Informationstechnologie (z.B. einem Handheld-Computer, einem Notebook-Computer oder einem Laptop-Computer) oder für Automotive- oder beliebige andere Anwendungen ausgebildet ist.Alternatively, this is the microelectronic device 70 an embedded system suitable for use in a mobile communication system (eg, a mobile phone) or a mobile information technology system (eg, a handheld computer, a notebook computer, or a laptop computer) or for Automotive or any other applications is formed.

6 ist ein schematisches Flussdiagramm eines Verfahrens gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Bei einem ersten Schritt 91 wird eine erste Bitleitung ausgewählt, die mit einer zu lesenden oder zu beschreibenden oder aufzufrischenden Speicherzelle verbunden ist, wobei die erste Bitleitung mit einem ersten Leseverstärker verbunden ist. Bei einem zweiten Schritt 92 wird ein erstes vorbestimmtes Potenzial an eine zweite Bitleitung angelegt, die mit dem ersten Leseverstärker verbunden ist. Die zweite Bitleitung ist vorzugsweise angrenzend bzw. benachbart zu der ersten Bitleitung angeordnet, d.h. die erste und die zweite Bitleitung sind einander nächste Nachbarn. 6 FIG. 10 is a schematic flowchart of a method according to another embodiment of the present invention. FIG. At a first step 91 is a first bit line out which is connected to a memory cell to be read or written or to be refreshed, the first bit line being connected to a first sense amplifier. In a second step 92 a first predetermined potential is applied to a second bit line connected to the first sense amplifier. The second bit line is preferably disposed adjacent to the first bit line, ie, the first and second bit lines are closest neighbors.

Bei einem dritten Schritt 93 wird ein zweites vorbestimmtes Potenzial an eine dritte Bitleitung angelegt, die mit einem zweiten Leseverstärker verbunden ist. Wenn sich das Verfahren auf eine Speicherschaltung, wie sie oben anhand der 3 beschrieben wurde, bezieht, ist auch die dritte Bitleitung zu der ersten Bitleitung benachbart, d.h. die erste Bitleitung ist zwischen der zweiten und der dritten Bitleitung angeordnet und die zweite und die dritte Bitleitung sind nächste Nachbarn der ersten Bitleitung. Wenn sich das Verfahren auf einer Speicherschaltung, wie sie oben anhand der 4 beschrieben wurde, bezieht, ist der zweite Leseverstärker an einer Seite des Arrays angeordnet, die der Seite gegenüberliegt, an der der erste Leseverstärker angeordnet ist.At a third step 93 a second predetermined potential is applied to a third bit line connected to a second sense amplifier. If the process is based on a memory circuit, as described above using the 3 Also, the third bit line is adjacent to the first bit line, ie, the first bit line is disposed between the second and third bit lines, and the second and third bit lines are nearest neighbors of the first bit line. If the process is on a memory circuit, as stated above using the 4 The second sense amplifier is disposed on a side of the array opposite to the side on which the first sense amplifier is arranged.

Bei einem vierten Schritt 94 werden die zweite und die dritte Bitleitung kurzgeschlossen.At a fourth step 94 the second and third bit lines are shorted.

Bei einem fünften Schritt 95 wird der Speicherzustand der mit der ersten Bitleitung verbundenen Speicherzelle durch Aktivieren einer entsprechenden Wortleitung abgetastet, wodurch das Speicherelement der Speicherzelle mit der ersten Bitleitung verbunden wird. Obwohl dieser Schritt nach dem vierten Schritt 94 ausgeführt werden kann, wird der fünfte Schritt 95 vorzugsweise gleichzeitig mit dem vierten Schritt 94 oder gleichzeitig mit dem zweiten, dritten und vierten Schritt 92, 93, 94 ausgeführt.At a fifth step 95 the memory state of the memory cell connected to the first bit line is sampled by activating a corresponding word line, whereby the memory element of the memory cell is connected to the first bit line. Although this step after the fourth step 94 can be executed, becomes the fifth step 95 preferably simultaneously with the fourth step 94 or simultaneously with the second, third and fourth steps 92 . 93 . 94 executed.

Bei einem sechsten Schritt 96 wird das in der Speicherzelle gespeicherte Datum durch Vergleichen der Spannungen oder Potenziale der ersten und der zweiten Bitleitung gelesen.At a sixth step 96 For example, the data stored in the memory cell is read by comparing the voltages or potentials of the first and second bit lines.

Die vorangehende Beschreibung beschreibt lediglich vorteilhafte Ausführungsbeispiele der Erfindung. Die darin offenbarten Merkmale, die Ansprüche und die Figuren können deshalb für die Realisierung der Erfindung in ihren verschiedenen Ausführungsformen essentiell sein, und zwar sowohl einzeln als auch in beliebiger Kombination. Während die vorangehende Beschreibung auf die Ausführungsbeispiele der vorliegenden Erfindung gerichtet ist, können andere und weitere Ausführungsformen der Erfindung abgeleitet werden, ohne dabei vom Grundgedanken der Erfindung abzuweichen. Der Schutzbereich der vorliegenden Erfindung wird durch die nachfolgenden Ansprüche bestimmt.The The preceding description describes only advantageous embodiments the invention. The features disclosed therein, the claims and the characters can therefore for the realization of the invention in its various embodiments be essential, both individually and in any Combination. While the foregoing description of the embodiments of the present invention Invention is directed, can other and further embodiments derived from the invention, without departing from the spirit of the Deviate from the invention. The scope of the present invention is determined by the following claims.

1010: Speicherschaltungmemory circuit
1212: Speicherzellememory cell
21, 22, 23, 24, 25, 26, 27, 2821 22, 23, 24, 25, 26, 27, 28: Bitleitungbit
31, 32, 33, 3431 32, 33, 34: Wortleitungwordline
41, 42, 43, 4441 42, 43, 44: Leseverstärkersense amplifier
51, 52, 53, 5451 52, 53, 54: Schalterswitch
6161: Steuerungcontrol
63, 6463 64: Steuerleitungcontrol line
66, 6766 67: Pfeilarrow
7070: mikroelektronisches Bauelementmicroelectronic component
7272: andere Schaltungenother circuits
7474: Eingangs- und/oder Ausgangs-Leitunginput and / or output line
9191: erster Schrittfirst step
9292: zweiter Schrittsecond step
9393: dritter Schrittthird step
9494: vierter Schrittfourth step
9595: fünfter Schrittfifth step
9696: sechster Schrittsixth step

Claims

Memory circuit ( 10 ), comprising: a plurality of parallel bit lines ( 21 . 22 . 23 . 24 . 25 . 26 . 27 ) connected to a plurality of memory cells ( 12 ) are connected; a plurality of sense amplifiers ( 41 . 42 . 43 . 44 ) connected to the bit lines ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ) are connected; a plurality of switches ( 51 . 52 . 53 . 54 ), each switch ( 51 . 52 . 53 . 54 ) with a corresponding pair of bitlines ( 22 . 24 ; 26 . 28 ; 21 . 23 ; 25 . 27 ) from the plurality of bit lines ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ) to switchably short the corresponding pair of bitlines, the bitlines of the corresponding pair of bitlines being connected to two different sense amplifiers ( 41 . 42 . 43 . 44 ), and wherein the bit lines of the respective pair of bit lines are next neighbors of another bit line between the bit lines of the corresponding pair of bit lines.

Memory circuit ( 10 ) according to claim 1, wherein the plurality of memory cells ( 12 ) is arranged in a two-dimensional array, a first group of bit lines ( 21 . 23 . 25 . 27 ) of the plurality of bit lines exclusively with sense amplifiers ( 41 . 42 ), which are arranged on a first side of the array, a second group of bit lines ( 22 . 24 . 26 . 28 ) of the plurality of bit lines exclusively with sense amplifiers ( 43 . 44 ), on a second page of the array are connected, each corresponding pair of bit lines ( 22 . 24 ; 26 . 28 ; 21 . 23 ; 25 . 27 ) connected to a switch of the plurality of switches ( 51 . 52 . 53 . 54 ) is connected to a bit line from the first group of bit lines ( 21 . 23 . 25 . 27 ) and a bit line from the second group of bit lines ( 22 . 24 . 26 . 28 ) consists.

Memory circuit ( 10 ) according to claim 1 or 2, further comprising: a controller ( 61 ), with the majority of switches ( 51 . 52 . 53 . 54 ) is connected to the plurality of switches ( 51 . 52 . 53 . 54 ) to control.

Memory circuit ( 10 ) according to claim 3, wherein the controller ( 61 ) is adapted to connect one to a corresponding pair of bit lines ( 22 . 24 ; 26 . 28 ; 21 . 23 ; 25 . 27 ) when both bitlines of the corresponding pair of bitlines are not connected to a memory cell to be read or written to ( 12 ) are connected.

Memory circuit ( 10 ) according to claim 4, wherein the controller ( 61 ) is adapted to the corresponding pair of bit lines ( 21 . 23 ; 25 . 27 ; 26 . 28 ) before shorting the corresponding pair of bit lines ( 22 . 24 ; 26 . 28 ; 21 . 23 ; 25 . 27 ) with two different potentials.

Memory circuit ( 10 ) according to one of claims 1 to 5, wherein each of the plurality of memory cells ( 12 ) has a resistive memory element.

Memory circuit ( 10 ), comprising: a plurality of memory cells ( 12 ) arranged in a two-dimensional array; a plurality of parallel bitlines ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ) associated with the plurality of memory cells ( 12 ) are connected; a plurality of sense amplifiers ( 41 . 42 . 43 . 44 ) connected to the plurality of bit lines ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ) are connected; and a plurality of switches ( 51 . 52 . 53 . 54 ), each of which with a corresponding pair of bit lines ( 22 . 24 ; 26 . 28 ; 21 . 23 ; 25 . 27 ) is connected from the plurality of bit lines to the corresponding pair of bit lines ( 22 . 24 ; 26 . 28 ; 21 . 23 ; 25 . 27 ) switchable, wherein a first group of bit lines ( 21 . 22 . 25 . 26 ) from the plurality of bit lines ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ) exclusively with sense amplifiers arranged on a first side of the array ( 41 . 42 ), a second group of bitlines ( 23 . 24 . 27 . 28 ) from the plurality of bit lines ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ) exclusively with sense amplifiers arranged on a second side of the array ( 43 . 44 ), and each corresponding pair of bit lines ( 22 . 24 ; 26 . 28 ; 21 . 23 ; 25 . 27 ) connected to a switch of the plurality of switches ( 51 . 52 . 53 . 54 ) is connected to a bit line from the first group of bit lines ( 21 . 22 . 25 . 26 ) and a bit line from the second group of bit lines ( 23 . 24 . 27 . 28 ) consists.

Memory circuit ( 10 ) according to claim 7, wherein: the bit lines of each respective pair of bit lines ( 22 . 24 ; 26 . 28 ; 21 . 23 ; 25 . 27 ) connected to a switch of the plurality of switches ( 51 . 52 . 53 . 54 ) are next to each other.

Memory circuit ( 10 ) according to claim 7 or 8, wherein each of said plurality of memory cells ( 12 ) comprises a resistive memory element.

Microelectronic component ( 70 ) with a memory circuit ( 10 ) according to one of claims 1 to 9.

Microelectronic component ( 70 ) according to claim 10, wherein the microelectronic component ( 70 ) is a memory device.

Microelectronic component ( 70 ) according to claim 10, wherein the microelectronic component ( 70 ) further comprises a processor or an information processing circuit.

Microelectronic component ( 70 ) according to claim 12, wherein the component ( 70 ) is an embedded system designed for a mobile or automotive application.

Method for operating a memory circuit ( 10 ), with the following steps: Select ( 91 ) a first bit line ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ) to be read or written or to be refreshed ( 12 ), the first bit line ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ) with a first sense amplifier ( 41 . 42 . 43 . 44 ) connected is; Invest ( 92 ) of a first predetermined potential to a second bit line ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ), wherein the second bit line and the first bit line are next to each other, and wherein the second bit line is connected to the first sense amplifier ( 41 . 42 . 43 . 44 ) connected is; Invest ( 93 ) of a second predetermined potential to a third bit line ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ), wherein the third bit line and the first bit line are next to each other, and wherein the third bit line is connected to a second sense amplifier ( 41 . 42 . 43 . 44 ) connected is; Shorting ( 94 ) of the second and third Bitlei tion ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ); Scanning ( 95 ) the storage state of the memory cell to be read or written; and reading ( 95 . 96 ) of a date from the memory cell ( 12 ).

Method for operating a memory circuit having an array of memory cells ( 12 ), with the following steps: Select ( 91 ) a first bit line ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ) connected to a memory cell to be read or written or to be refreshed, the first bit line being connected to a first sense amplifier ( 41 . 42 . 43 . 44 ) disposed on a first side of the array; Invest ( 92 ) of a first predetermined potential to a second bit line ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ) connected to the first sense amplifier ( 41 . 42 . 43 . 44 ) connected is; Invest ( 93 ) of a second predetermined potential to a third bit line ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ) connected to a second sense amplifier ( 41 . 42 . 43 . 44 ) disposed on a second side of the array; Shorting ( 94 ) of the second and the third bit line ( 21 . 22 . 23 . 24 . 25 . 26 . 27 . 28 ); Scanning ( 95 ) the storage state of the memory cell to be read or written; and reading ( 96 ) of a date from the memory cell ( 12 ).