DE102006039897B4 - Nonvolatile memory with L-shaped floating gate electrodes and method of making same - Google Patents

Nonvolatile memory with L-shaped floating gate electrodes and method of making same Download PDF

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Abstract

Nichtflüchtige Speicherzelle, mit:
einem Halbleitersubstrat (11) mit einer durch eine Vorrichtungs-Isolationsregion (30) definierten aktiven Region (20), wobei die aktive Region eine Source-Region und eine Drain-Region (50) eines ersten Leitfähigkeitstyps und eine Kanalregion, die sich zwischen der Source-Region (50) und der Drain-Region (50) erstreckt aufweist;
einer Tunneloxidschicht (17) an der Kanalregion;
einer Schwebe-Gate-Elektrode (40) an der Tunneloxidschicht (17), wobei die Schwebe-Gate-Elektrode (40) einen asymmetrischen Querschnitt aufweist, der durch eine Mehrzahl von Segmenten definiert ist, die ein horizontales Segment (40h), das sich über eine gesamte Breite der Kanalregion lateral erstreckt, und mindestens ein vertikales Segment (40v) aufweisen, das sich aufwärts von einer Seite des horizontalen Segments (40h) erstreckt, wobei die Seite des horizontalen Segments (40h) angrenzend an die Vorrichtungs-Isolationsregion (30) und das vertikale Segment (40v) angrenzend an die Vorrichtungs-Isolationsregion (30) ausgebildet ist;
einer Steuer-Gate-Elektrode (70) auf den horizontalen und vertikalen Segmenten (40h, 40v) der Schwebe-Gate-Elektrode (40); und...Non-volatile memory cell, with:
a semiconductor substrate (11) having an active region (20) defined by a device isolation region (30), the active region having a source region and a drain region (50) of a first conductivity type and a channel region extending between the source Region (50) and the drain region (50);
a tunnel oxide layer (17) at the channel region;
a floating gate electrode (40) on the tunnel oxide layer (17), the floating gate electrode (40) having an asymmetrical cross-section defined by a plurality of segments comprising a horizontal segment (40h) extending therethrough extending laterally across an entire width of the channel region and having at least one vertical segment (40v) extending upward from a side of the horizontal segment (40h), the side of the horizontal segment (40h) being adjacent to the device isolation region (30 ) and the vertical segment (40v) is formed adjacent to the device isolation region (30);
a control gate electrode (70) on the horizontal and vertical segments (40h, 40v) of the floating gate electrode (40); and...

Figure 00000001
Figure 00000001

Description

GEBIET DER ERFINDUNGFIELD OF THE INVENTION

Die vorliegende Erfindung bezieht sich auf Speicher für integrierte Schaltungen und Verfahren zum Bilden derselben, und insbesondere auf nichtflüchtige Speicher und Verfahren zum Bilden von nichtflüchtigen Speichern.The The present invention relates to integrated memory Circuits and methods for forming the same, and in particular on non-volatile Memory and method for forming nonvolatile memories.

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

Aus der Druckschrift DE 43 35 834 C2 ist eine nicht-flüchtige Speicherzelle mit einer L-förmig ausgebildeten potentialfreien Gateelektrode bekannt, sowie ein Verfahren zu deren Herstellung, wobei die Seite der potentialfreien Gateelektrode von der sich ein vertikaler Abschnitt der potentialfreien Gateelektrode von einem horizontalen Abschnitt nach oben erstreckt, benachbart zu einem Source/Drain-Bereich ist. Aufgrund des auf einer Seite des vertikalen Abschnitts angeordneten Abstandshalters kann die Steuergate-Elektrode hierbei jedoch nur eine Seite des vertikalen Abschnitts überlappen. Diese nicht-flüchtige Speicherzelle hat daher den Nachteil eines geringen Kopplungsgrades.From the publication DE 43 35 834 C2 For example, a non-volatile memory cell having an L-shaped floating gate electrode is known, and a method of manufacturing the same, wherein the floating gate side from which a vertical portion of the floating gate extends upward from a horizontal portion adjacent to a source / Drain area is. However, due to the spacer disposed on one side of the vertical portion, the control gate electrode may overlap only one side of the vertical portion. This non-volatile memory cell therefore has the disadvantage of a low degree of coupling.

Eine Klasse von nichtflüchtigen Speichern weist elektrisch löschbare, programmierbare Nur-Lese-Speicher (EEPROM; EEPROM = Electrically Erasable Programmable Read Only Memory) auf, die bei vielen Anwendungen, die eingebettete Anwendungen und Massenspeicheranwendungen aufweisen, verwendet werden können. Bei typischen eingebetteten Anwendungen kann ein EEPROM verwendet werden, um einen Code-Speicher bei Personalcomputern oder Mobiltelefonen, beispielsweise dort, wo schnelle Zufallszugriffs- bzw. Direktzugriffs-Lesezeiten erforderlich sein können, vor zusehen. Typische Massenspeicheranwendungen weisen Speicherkartenanwendungen, die eine hohe Kapazität und einen niedrigen Aufwand erfordern, auf.A Class of non-volatile Saving has electrically erasable, programmable read only memories (EEPROM; EEPROM = Electrically Erasable Programmable Read Only Memory), which in many applications, that have embedded applications and mass storage applications, can be used. Typical embedded applications may use an EEPROM become a code memory in personal computers or mobile phones, for example, where fast random access read times may be required to watch. Typical mass storage applications include memory card applications, the one high capacity and require a low effort on.

Eine Kategorie von EEPROM weist NAND- bzw. NICHT-UND-Flash-Speicher, die einen niedrigen Aufwand und eine hohe Kapazität vorsehen, alternativ zu anderen Formen von nichtflüchtigem Speicher auf. Ein typischer NICHT-UND-Flash-Speicher weist eine Mehrzahl von NICHT-UND-Ketten in sich auf, die Seite an Seite in einem Halbleitersubstrat angeordnet sind. Jede EEPROM-Zelle innerhalb einer NICHT-UND-Kette weist eine Schwebe-Gate-Elektrode und eine Steuer-Gate-Elektrode, die mit einer jeweiligen Wortleitung elektrisch verbunden ist, auf. Diese EEPROM-Zellen können Zellen sein, die einen einzigen oder einen mehrpegeligen programmierten Zustand unterstützen. Auf EEPROM-Zellen, die lediglich einen einzigen programmierten Zustand unterstützen, wird typischerweise als Einzelpegelzellen (SLC; SLC = Single Level Cells) Bezug genommen. Eine SLC kann insbesondere einen gelöschten Zustand, der als ein logischer 1-Speicherwert behandelt werden kann, und einen programmierten Zustand, der als ein logischer 0-Speicherwert behandelt werden kann, unterstützen. Die SLC kann eine negative Schwellenspannung (Vth), wenn dieselbe gelöscht ist (z. B. –3 V < Vth < –1 V), und eine positive Schwellenspannung, wenn dieselbe programmiert ist (z. B. 1 V < Vth < 3 V), aufweisen.A Category of EEPROM has NAND or NAND flash memory, which provide a low cost and a high capacity, alternatively to other forms of nonvolatile memory. A typical one NAND flash memory has a plurality of NAND chains in itself, arranged side by side in a semiconductor substrate are. Each EEPROM cell within a NAND chain has one Floating gate electrode and a control gate electrode connected to a respective word line is electrically connected to. These EEPROM cells can Cells that programmed a single or a multi-level Support state. On EEPROM cells, only a single programmed state support, Typically Used as Single Level Cells (SLCs) Referenced. In particular, an SLC can be a deleted state, which can be treated as a logical 1 memory value, and a programmed state, referred to as a logical 0 memory value can be treated. The SLC can have a negative threshold voltage (Vth) if same deleted is (eg -3 V <Vth <-1 V), and a positive threshold voltage when programmed (eg 1V <Vth <3V).

Der Zustand einer EEPROM-Zelle kann durch Durchführen einer Leseoperation an einer ausgewählten Zelle erfasst werden. Wie es für Fachleute offensichtlich ist, ist eine NICHT-UND-Kette in Betrieb, um eine vorgeladene Bitleitung BL zu entladen, wenn eine ausgewählte Zelle in einem gelöschten Zustand ist und eine Spannung einer ausgewählten Wortleitung (z. B. 0 Volt) größer als die Schwellenspannung der ausgewählten Zelle ist. Wenn sich jedoch eine ausgewählte Zelle in einem programmierten Zustand befindet, liefert die entsprechende NICHT-UND-Kette einen Leerlauf zu der vorgeladenen Bitleitung, da die Spannung der ausgewählten Wortleitung (z. B. 0 Volt) kleiner als die Schwellenspannung der ausgewählten Zelle ist, und die ausgewählte Zelle bleibt ”aus”. Andere Aspekte von NICHT-UND-Flash-Speichern sind in einem Artikel von Jung et al. mit dem Titel ”A 3.3 Volt Single Power Supply 16-Mb Nonvola tile Virtual DRAM Using a NAND Flash Memory Technology”, IEEE Journal of Solid-State Circuits, Band 32, Nr. 11, S. 1748–1757, November (1997), offenbart.Of the State of an EEPROM cell can be determined by performing a read operation a selected one Cell to be detected. As for Skilled in the art, a NAND chain is in operation, to discharge a precharged bit line BL if a selected cell in a deleted state is and a voltage of a selected word line (eg, 0 Volts) greater than the threshold voltage of the selected Cell is. However, if a selected cell is programmed in one State, the corresponding NAND chain provides one Idle to the pre-charged bit line because the voltage of the selected word line (eg 0 volts) less than the threshold voltage of the selected cell is, and the selected Cell stays off. Other Aspects of NAND flash are listed in an article by Jung et al. entitled "A 3.3 Volt Single Power Supply 16-Mb Nonvola tile Virtual DRAM Using a NAND Flash Memory Technology ", IEEE Journal of Solid State Circuits, Vol. 32, No. 11, pp. 1748-1757, November (1997).

Operationen zum Programmieren oder Löschen einer EEPROM-Zelle können das Anlegen einer relativ hohen Programmier- oder Löschspannung an jeweils die Steuerelektrode oder die Kanalregion der EEPROM-Zelle aufweisen. Wie es für Fachleute offensichtlich ist, sollte die Größe einer Programmierspannung ausreichend sein, um eine ausreichende Zahl von Elektronen zu einer Schwebe-Gate-Elektrode innerhalb der Zelle anzuziehen, und die Größe der Löschspannung sollte ausreichend sein, um einen hohen Prozentsatz der angesammelten Elektronen von der Schwebe-Gate-Elektrode zurückzuziehen. Diese Operationen, um Elektronen zu der Schwebe-Gate-Elektrode anzuziehen oder Elektronen von der Schwebe-Gate-Elektrode zurückzuziehen, führen zu einer Änderung einer Schwellenspannung der EEPROM-Zelle. Operationen, um eine EEPROM-Zelle zu programmieren, können insbesondere zu einer Zunahme der Schwellenspannung der EEPROM-Zelle führen, und Operationen, um eine EEPROM-Zelle zu löschen, können zu einer Abnahme der Schwellenspannung der EEPROM-Zelle führen, wie es im Vorhergehenden für sowohl die Einzel- als auch die Mehrpegelzellen beschrieben ist.operations for programming or deleting an EEPROM cell can the application of a relatively high programming or erase voltage in each case the control electrode or the channel region of the EEPROM cell exhibit. As for Experts should be aware of the size of a programming voltage be sufficient to give a sufficient number of electrons to one Floating gate electrode inside the cell, and the size of the erase voltage should be sufficient to accumulate a high percentage of the Retract electrons from the floating gate electrode. These operations, to attract electrons to the floating gate or electrons to withdraw from the floating gate electrode lead to a change a threshold voltage of the EEPROM cell. Operations to an EEPROM cell to program in particular to an increase in the threshold voltage of the EEPROM cell to lead, and operations to an EEPROM cell to delete, can too lead to a decrease in the threshold voltage of the EEPROM cell, as in the preceding for both the single as well as the multi-level cells are described.

Da EEPROM an einem Halbleitersubstrat höher integriert werden, kann leider die parasitäre Kapazität zwischen den Schwebe-Gate-Elektroden der nahe benachbarten EEPROM-Zellen zunehmen. Wie durch 1A–1C dargestellt ist, ist die parasitäre Kapazität zu der Fläche bzw. dem Bereich einer Überlappung zwischen benachbarten Schwebe-Gate-Elektroden direkt proportional und zu dem lateralen bzw. seitlichen Abstand zwischen benachbarten Schwebe-Gate-Elektroden umgekehrt proportional. Dieser laterale Abstand wird typischerweise reduziert, sowie das Niveau einer Vorrichtungsintegration zunimmt. 1A stellt insbesondere ein Array von NICHT-UND-EEPROM dar, das eine Mehrzahl von Schwebe-Gate-Elektroden 19, die Seite an Seite in zwei Dimensionen (z. B. Reihen- und Spaltenrichtungen) beabstandet sind, aufweist. Diese Schwebe-Gate-Elektroden 19 sind von aktiven Regionen 13 eines Halbleitersubstrats 11 durch Tunnelisolationsschichten 17 getrennt. Diese aktiven Regionen 13 sind durch beabstandete Grabentrennregionen 15 definiert. Die Steuerelektroden von jeder EEPROM-Zelle innerhalb einer Reihe sind mit jeweiligen Wortleitungen 23 (die als Wortleitungen A, B und C gezeigt sind) gemeinsam verbunden. Jede Schwebe-Gate-Elektrode 19 ist von einer entsprechenden Wortleitung durch eine dielektrische Zwischen-Gate-Schicht 21 getrennt. Wie es durch die 1B–1C dargestellt ist, sind die Schwebe-Gate-Elektroden 19 voneinander in einer Bitleitungsrichtung durch Source/Drain-Regionen 25 beabstandet und sind voneinander in einer Wortleitungsrichtung durch die Grabentrennregionen 15 beabstandet. Die Fläche bzw. der Bereich der Überlappung zwischen jeder Schwebe-Gate-Elektrode in der Bitleitungsrichtung ist äquivalent zu dem Produkt h1W1, und der Bereich der Überlappung zwischen jeder Schwebe-Gate-Elektrode in der Wortleitungsrichtung ist äquivalent zu dem Produkt h1 × W2.Unfortunately, as EEPROMs are more highly integrated on a semiconductor substrate, parasitic capacitance between the floating gate electrodes of the adjacent EEPROM cells may increase. How through 1A - 1C 12, the parasitic capacitance is directly proportional to the area of overlap between adjacent floating gate electrodes and inversely proportional to the lateral spacing between adjacent floating gate electrodes. This lateral distance is typically reduced as the level of device integration increases. 1A Specifically, it is an array of NAND-EEPROM that includes a plurality of floating gate electrodes 19 that are spaced side by side in two dimensions (eg, row and column directions). These floating gate electrodes 19 are from active regions 13 a semiconductor substrate 11 through tunnel insulation layers 17 separated. These active regions 13 are by spaced trench separation regions 15 Are defined. The control electrodes of each EEPROM cell within a row are connected to respective word lines 23 (which are shown as word lines A, B and C) are connected together. Each floating gate electrode 19 is from a corresponding word line through an inter-gate dielectric layer 21 separated. As it is through the 1B - 1C are shown are the floating gate electrodes 19 from each other in a bit line direction through source / drain regions 25 spaced and apart from each other in a word line direction through the trench separation regions 15 spaced. The area of the overlap between each floating gate in the bit line direction is equivalent to the product h 1 W 1 , and the area of overlap between each floating gate in the word line direction is equivalent to the product h 1 × W 2 .

Die Zunahmen der parasitären Kapazität, die durch höhere Vorrichtungsintegrationsniveaus verursacht wird, kann zu einer entsprechenden Zunahme der Schwebe-Gate-Störung führen. Wenn diese Störung ausreichend hoch ist, dann kann das Programmieren einer EEPROM-Zelle zu einer Schwellenspannungsverschiebung von einer oder mehreren nahe benachbarten EEPROM-Zellen in der Nachbarschaft der EEPROM-Zelle, die einem Programmieren unterzogen wird, führen. Solche Verschiebungen der Schwellenspannung können die Speicherzuverlässigkeit reduzieren, indem verursacht wird, dass Bitfehler während Datenleseoperation auftreten. Diese und andere Konsequenzen der zunehmenden parasitären Kapazität zwischen den Schwebe-Gate-Elektroden sind in einem Artikel von Jae-Duk Lee et al. mit dem Titel ”Effects of Floating-Gate Interference an NAND-Flash Memory Cell Operation”, IEEE Electron Device Letters, Band 23, Nr. 5, S. 264–266, Mai (2002), beschrieben.The Increases in the parasitic Capacity, by higher ones Device integration levels can be switched to a corresponding Increase in floating gate interference. If this disorder is sufficiently high, then programming an EEPROM cell to a threshold voltage shift of one or more close adjacent EEPROM cells in the vicinity of the EEPROM cell, the one Programming is subjected to lead. Such shifts in threshold voltage can increase memory reliability reduce by causing bit errors during data read operation occur. These and other consequences of increasing parasitic capacity between the floating gate electrodes are in an article by Jae-Duk Lee et al. titled "Effects of Floating Gate Interference to NAND Flash Memory Cell Operation, IEEE Electron Device Letters, Vol. 23, No. 5, pp. 264-266, May (2002).

ZUSAMMENFASSUNG DER ERFINDUNGSUMMARY OF THE INVENTION

Es ist Aufgabe der Erfindung, parasitäre Kapazitäten zwischen Schwebe-Gate-Elektroden von benachbarten Speicherzellen in einem nicht-flüchtigen Speicher-Array oder in einem Flash-EEPROM-Array bei gleichzeitig hoher Kopplung zwischen Steuer gateelektrode und Schwebe-Gate-Elektrode zu vermeiden. Die Aufgabe wird gelöst durch eine nicht-flüchtige Speicherzelle nach Anspruch 1, durch ein nicht-flüchtiges Speicher-Array nach Anspruch 4, ein Flash-EEPROM-Array nach Anspruch 6 und durch ein Verfahren nach Anspruch 7 oder 13. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.It Object of the invention, parasitic capacitances between floating gate electrodes of adjacent Memory cells in a non-volatile Memory array or in a flash EEPROM array at the same time high coupling between control gate electrode and floating gate electrode to avoid. The object is achieved by a non-volatile memory cell according to claim 1, by a non-volatile memory array according to Claim 4, a flash EEPROM array according to claim 6 and by a Method according to claim 7 or 13. Further developments of the invention are in the subclaims specified.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

1A ist eine perspektivische Ansicht eines herkömmlichen NICHT-UND-EEPROM. 1A FIG. 13 is a perspective view of a conventional NAND-EEPROM. FIG.

1B ist eine Querschnittsansicht eines Abschnitts des NICHT-UND-EEPROM von 1A entlang der Wortleitungsrichtung I-I' in 1A. 1B is a cross-sectional view of a portion of the NAND-EEPROM of 1A along the word line direction II 'in 1A ,

1C ist eine Querschnittsansicht eines Abschnitts des NICHT-UND-EEPROM von 1A entlang der Bitleitungsrichtung II-II' in 1A. 1C is a cross-sectional view of a portion of the NAND-EEPROM of 1A along the bit line direction II-II 'in 1A ,

2A ist eine Draufentwurfsansicht eines NICHT-UND-EEPROM gemäß Ausführungsbeispielen der vorliegenden Erfindung. 2A FIG. 10 is a top plan view of a NAND-EEPROM according to embodiments of the present invention. FIG.

2B ist eine Querschnittsansicht des NICHT-UND-EEPROM von 2A entlang einer Linie B-B' in 2A. 2 B is a cross-sectional view of the NAND-EEPROM of 2A along a line BB 'in 2A ,

2C ist eine Querschnittsansicht des NICHT-UND-EEPROM von 2A entlang einer Linie C-C' in 2A. 2C is a cross-sectional view of the NAND-EEPROM of 2A along a line CC 'in 2A ,

2D ist eine Querschnittsansicht des NICHT-UND-EEPROM von 2A entlang einer Linie D-D' in 2A. 2D is a cross-sectional view of the NAND-EEPROM of 2A along a line DD 'in 2A ,

3A–3I und 4A–4I sind Querschnittsansichten von Zwischenstrukturen, die Verfahren zum Bilden von EEPROM gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellen. 3A - 3I and 4A - 4I 13 are cross-sectional views of intermediate structures illustrating methods of forming EEPROM according to embodiments of the present invention.

5A–5E und 6A–6E sind Querschnittsansichten von Zwischenstrukturen, die Verfahren zum Bilden von EEPROM gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellen. 5A - 5E and 6A - 6E 13 are cross-sectional views of intermediate structures illustrating methods of forming EEPROM according to embodiments of the present invention.

7A ist eine perspektivische Ansicht eines Abschnitts eines Flash-EEPROM-Arrays mit L-förmigen Schwebe-Gate-Elektroden, die in einer abwechselnden Links-Rechts-Folge gemäß Ausführungsbeispielen der vorliegenden Erfindung angeordnet sind. 7A is a perspective view of a portion of a flash EEPROM array with L-shaped floating gate electrodes, which in one alternating left-right sequence according to embodiments of the present invention are arranged.

7B ist eine perspektivische Ansicht eines Abschnitts eines Flash-EEPROM-Arrays mit L-förmigen Schwebe-Gate-Elektroden, die in einer abwechselnden Links-Rechts-Folge gemäß Ausführungsbeispielen der vorliegenden Erfindung angeordnet sind. 7B FIG. 12 is a perspective view of a portion of a flash EEPROM array with L-shaped floating gate electrodes arranged in an alternating left-right sequence according to embodiments of the present invention.

7C ist eine Querschnittsansicht des Flash-EEPROM-Arrays von 7B entlang einer Linie C-C'. 7C FIG. 12 is a cross-sectional view of the flash EEPROM array of FIG 7B along a line C-C '.

7D ist eine Querschnittsansicht des Flash-EEPROM-Arrays von 7B entlang einer Linie D-D'. 7D FIG. 12 is a cross-sectional view of the flash EEPROM array of FIG 7B along a line D-D '.

7E ist eine Querschnittsansicht des Flash-EEPROM-Arrays von 7B entlang einer Linie E-E'. 7E FIG. 12 is a cross-sectional view of the flash EEPROM array of FIG 7B along a line E-E '.

8 ist eine perspektivische Ansicht eines Abschnitts eines Flash-EEPROM-Arrays mit L-förmigen Schwebe-Gate-Elektroden gemäß Ausführungsbeispielen der vorliegenden Erfindung. 8th FIG. 12 is a perspective view of a portion of a flash EEPROM array with L-shaped floating gate electrodes in accordance with embodiments of the present invention. FIG.

9A–9M sind Querschnittsansichten von Flash-EEPROM-Zellen mit L-förmigen Schwebe-Gate-Elektroden gemäß Ausführungsbeispielen der vorliegenden Erfindung. 9A - 9M 10 are cross-sectional views of L-shaped floating gate flash EEPROM cells in accordance with embodiments of the present invention.

10A–10J und 11A–11J sind perspektivische Ansichten und Querschnittsansichten von Zwischenstrukturen, die Verfahren zum Bilden eines EEPROM-Arrays gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellen. 10A - 10J and 11A - 11J 13 are perspective views and cross-sectional views of intermediate structures illustrating methods of forming an EEPROM array according to embodiments of the present invention.

12A–12B sind perspektivische Ansichten von Zwischenstrukturen, die Verfahren zum Bilden eines EEPROM-Arrays mit L-förmigen Schwebe-Gate-Elektroden, die in einer abwechselnden Links/Rechts-Folge angeordnet sind, darstellen. 12A - 12B FIG. 15 are perspective views of intermediate structures illustrating methods of forming an EEPROM array with L-shaped floating gate electrodes arranged in an alternating left / right sequence.

DETAILLIERTE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSBEISPIELENDETAILED DESCRIPTION OF PREFERRED EMBODIMENTS

Die vorliegende Erfindung ist im Folgenden vollständiger hierin unter Bezugnahme auf die beigefügten Zeichnungen, in denen bevorzugte Ausführungsbeispiele der Erfindung gezeigt sind, beschrieben. Gleiche Bezugsziffern beziehen sich durchgehend auf gleiche Elemente, und auf Signalleitungen und Signale in denselben kann durch die gleichen Bezugszeichen Bezug genommen sein.The The present invention is more fully hereinafter incorporated by reference on the attached Drawings in which preferred embodiments of the invention are shown described. Like reference numerals refer to the same same elements, and on signal lines and signals in the same may be referred to by the same reference numerals.

Ein NICHT-UND-EEPROM gemäß ersten Ausführungsbeispielen der Erfindung ist in 2A–2D dargestellt. 2A, die eine Draufentwurfsansicht eines NICHT-UND-EEPROM ist, stellt insbesondere eine Mehrzahl von Bitleitungen 148 dar, die sich parallel in einer ersten Richtung über ein Halbleitersubstrat 100 mit aktiven Regionen 105 in demselben erstrecken. Wie durch 2B gezeigt ist, erstrecken sich diese aktiven Regionen 105 zwischen benachbarten Grabentrennregionen 106, die innerhalb von Flachgräben 104 positioniert sind. Diese Bitleitungen 148 sind durch Bitleitungs-Kontaktstöpsel 146 mit entsprechenden der aktiven Regionen 105 vertikal verbunden. Diese Bitleitungskontaktstöpsel 146 sind innerhalb von Kontaktöffnungen 144 gebildet. 2A stellt ferner eine Mehrzahl von Wortleitungen 132a, eine Kettenauswahlleitung 132b, eine Massenauswahlleitung 132c und eine gemeinsame Source-Leitung 140, die sich parallel in einer zweiten Richtung über das Halbleitersubstrat 100 erstrecken, dar. Diese erste und zweite Richtung sind als die Bitleitungsrichtung bzw. die Wortleitungsrichtung dargestellt.A NAND-EEPROM according to first embodiments of the invention is shown in FIG 2A - 2D shown. 2A 1, which is a top plan view of a NAND-EEPROM, particularly represents a plurality of bit lines 148 which are parallel in a first direction across a semiconductor substrate 100 with active regions 105 extend in the same. How through 2 B As shown, these active regions extend 105 between neighboring tomb separation regions 106 that are within shallow trenches 104 are positioned. These bitlines 148 are through bit line contact plugs 146 with corresponding ones of the active regions 105 vertically connected. These bit line contact plugs 146 are within contact openings 144 educated. 2A further provides a plurality of word lines 132a , a chain selection line 132b , a mass selection line 132c and a common source line 140 parallel in a second direction across the semiconductor substrate 100 These first and second directions are shown as the bit line direction and the word line direction, respectively.

2B stellt eine Querschnittsansicht des NICHT-UND-EEPROM von 2A entlang der Bitleitungsrichtung dar. Wie durch 2B dargestellt ist, ist jede Bitleitung 148 mit einer Drain-Region 136A eines entsprechenden Kettenauswahltransistors (SST; SST = String Selection Transistor) innerhalb einer entsprechenden NICHT-UND-Kette von EEPROM-Zellen elektrisch verbunden. Diese elektrische Verbindung ist durch einen Bitleitungskontaktstöpsel 146 (z. B. einen Metallstöpsel), der sich durch eine gestapelte Anordnung einer ersten dielektrischen Zwischenschicht 138 und einer zweiten dielektrischen Zwischenschicht 142 erstreckt, vorgesehen. Der Kettenauswahltransistor (SST) weist ferner eine Source/Drain-Region 134, eine Gate-Oxidschicht 110b, eine untere Kettenauswahl-Gate-Elektrode 120b, eine Isolationsregion 115b und eine obere Kettenauswahl-Gate-Elektrode 128b, die mit der unteren Kettenauswahl-Gate-Elektrode 120b elektrisch verbunden ist, auf. Die Isolationsregion 115b ist an einer oberen Oberfläche 119b eines unteren Abschnitts der unteren Kettenauswahl-Gate-Elektrode 120b gebildet. Die obere Kettenauswahl-Gate-Elektrode 128b ist ein Teil der Kettenauswahlleitung 132b, die durch 2A dargestellt ist. Die obere Kettenauswahl-Gate-Elektrode 128b ist durch ein elektrisch isolierendes Hartmaskenmuster 130b bedeckt. Eine Region 122b stellt ein dielektrisches Zwischen-Gate-Muster mit einer Kontaktöffnung 126a in demselben dar, und eine Region 124b ist ein unteres leitfähiges Muster. Regionen 122b und 124b bilden gemeinsam ein Puffermuster 125a. 2 B FIG. 12 illustrates a cross-sectional view of the NAND-EEPROM of FIG 2A along the bit line direction. As by 2 B is shown is each bit line 148 with a drain region 136A a corresponding string select transistor (SST) within a corresponding NAND string of EEPROM cells. This electrical connection is through a bit line contact plug 146 (eg, a metal plug) extending through a stacked arrangement of a first inter-level dielectric layer 138 and a second dielectric interlayer 142 extends, provided. The string select transistor (SST) further includes a source / drain region 134 , a gate oxide layer 110b , a lower chain select gate electrode 120b , an isolation region 115b and an upper-chain-selection gate electrode 128b connected to the lower chain select gate electrode 120b is electrically connected. The isolation region 115b is on an upper surface 119b a lower portion of the lower chain select gate electrode 120b educated. The upper chain select gate electrode 128b is part of the chain selection line 132b , by 2A is shown. The upper chain select gate electrode 128b is by an electrically insulating hard mask pattern 130b covered. A region 122b illustrates an inter-gate dielectric pattern with a contact opening 126a in the same, and a region 124b is a lower conductive pattern. regions 122b and 124b together form a buffer pattern 125a ,

Ein Massenauswahltransistor (GST; GST = Ground Selection Transistor) weist eine Source-Region 136b, die mit der gemeinsamen Source-Leitung 140 elektrisch verbunden ist, eine Source-Drain-Region 134, eine Gate-Oxidschicht 110c, eine untere Massenauswahl-Gate-Elektrode 120c, eine Isolationsregion 115c und eine obere Massenauswahl-Gate-Elektrode 128c, die mit der unteren Massenauswahl-Gate-Elektrode 120c elektrisch verbunden ist, auf. Die Isolationsregion 115c ist an einer oberen Oberfläche 119c eines unteren Abschnitts der unteren Massenauswahl-Gate-Elektrode 120c gebildet. Die obere Massenauswahl-Gate-Elektrode 128c ist ein Teil der Massenauswahlleitung 132c, die durch 2A dargestellt ist. Die obere Massenauswahl-Gate-Elektrode 128c ist durch ein elektrisch isolierendes Hartmaskenmuster 130c bedeckt. Eine Region 122c stellt ein dielektrisches Zwischen-Gate-Muster mit einer Kontaktöffnung 126b in demselben dar, und eine Region 124c ist ein unteres leitfähiges Muster. Die Regionen 122c und 124c bilden gemeinsam ein Puffermuster 125b.A ground selection transistor (GST) has a source region 136b that with the common source line 140 is electrically connected, a source-drain region 134 , a gate oxide layer 110c , a lower ground selection gate electrode 120c , an isolati onsregion 115c and an upper ground selection gate electrode 128c connected to the lower ground selection gate electrode 120c is electrically connected. The isolation region 115c is on an upper surface 119c a lower portion of the lower ground select gate electrode 120c educated. The upper ground selection gate electrode 128c is part of the mass selector line 132c , by 2A is shown. The upper ground selection gate electrode 128c is by an electrically insulating hard mask pattern 130c covered. A region 122c illustrates an inter-gate dielectric pattern with a contact opening 126b in the same, and a region 124c is a lower conductive pattern. The regions 122c and 124c together form a buffer pattern 125b ,

2B stellt ferner eine Mehrzahl von EEPROM-Zellen innerhalb der NICHT-UND-Kette, die der entsprechenden Bitleitung 148 zugeordnet ist, dar. Diese EEPROM-Zellen erstrecken sich in Reihe zwischen dem Massenauswahltransistor GST und dem Kettenauswahltransistor SST. Jede EEPROM-Zelle weist ein Paar von Source/Drain-Regionen 134, eine Tunneloxidschicht 110a und eine Schwebe-Gate-Elektrode 120a an der Tunneloxidschicht 110a auf. Die Tunneloxidschicht 110a erstreckt sich gegenüber einer entsprechenden Kanalregion innerhalb des Substrats 100. Jede Kanalregion erstreckt sich zwischen einem entsprechenden Paar von Source/Drain-Regionen innerhalb jeder EEPROM-Zelle. 2 B also provides a plurality of EEPROM cells within the NAND chain corresponding to the corresponding bit line 148 These EEPROM cells extend in series between the mass select transistor GST and the string select transistor SST. Each EEPROM cell has a pair of source / drain regions 134 , a tunnel oxide layer 110a and a floating gate electrode 120a at the tunnel oxide layer 110a on. The tunnel oxide layer 110a extends opposite a corresponding channel region within the substrate 100 , Each channel region extends between a corresponding pair of source / drain regions within each EEPROM cell.

Wie vollständiger im Folgenden beschrieben ist, ist die Schwebe-Gate-Elektrode 120a, die eine Umwickelform mit einem offenen Ende aufweist, mit einer elektrisch isolierenden Region 115a gefüllt. Diese elektrisch isolierende Region 115a erstreckt sich an eine obere Oberfläche 119a eines unteren Abschnitts der Schwebe-Gate-Elektrode 120a. Ein dielektrisches Zwischen-Gate-Muster 122a ist an der Schwebe-Gate-Elektrode 120a, wie dargestellt, gebildet. Die Steuer-Gate-Elektrode 132a, die einen Abschnitt einer entsprechenden Wortleitung darstellt, weist eine Zusammensetzung eines unteren leitfähigen Musters 124a und eines oberen leitfähigen Musters 128a auf. Das obere leitfähige Muster 128a ist durch ein elektrisch isolierendes Hartmaskenmuster 130a bedeckt.As described more fully below, the floating gate electrode is 120a , which has a Umwickelform with an open end, with an electrically insulating region 115a filled. This electrically insulating region 115a extends to an upper surface 119a a lower portion of the floating gate electrode 120a , An inter-gate dielectric pattern 122a is at the floating gate electrode 120a formed as shown. The control gate electrode 132a , which represents a portion of a corresponding word line, has a composition of a lower conductive pattern 124a and an upper conductive pattern 128a on. The upper conductive pattern 128a is by an electrically insulating hard mask pattern 130a covered.

Eine Querschnittsansicht des NICHT-UND-EEPROM von 2A ist durch 2C dargestellt. 2C stellt insbesondere eine Mehrzahl von EEPROM-Zellen, die sich Seite an Seite in einer Wortleitungsrichtung (z. B. entlang einer Linie C-C' in 2A) erstrecken, dar. Diese Wortleitungsrichtung ist als zu der Richtung der Bitleitungen 148, die sich auf dem oberen Ende der zweiten dielektrischen Zwischenschicht 142 erstrecken, orthogonal dargestellt. Jede dieser EEPROM-Zellen weist eine umwickelgeformte Schwebe-Gate-Elektrode 120a mit offenem Ende mit einem untersten Elektrodenabschnitt 171a, einem obersten Elektrodenabschnitt 173a und Seitenelektrodenabschnitten 127a auf. Diese Elektrodenabschnitte definieren gemeinsam eine Schwebe-Gate-Elektrode mit der Form eines rechtwinkligen Zylinders, der eine Längsachse, die sich in der Bitleitungsrichtung erstreckt, aufweist. Dieser rechtwinklige Zylinder ist mit der Isolationsregion 115a gefüllt.A cross-sectional view of the NAND-EEPROM of 2A is through 2C shown. 2C Specifically, a plurality of EEPROM cells arranged side by side in a word line direction (eg, along a line CC 'in FIG 2A ). This word line direction is as to the direction of the bit lines 148 located on the upper end of the second dielectric interlayer 142 extend, shown orthogonally. Each of these EEPROM cells has a wrapped levitated gate electrode 120a with an open end with a lowermost electrode section 171a a top electrode section 173a and side electrode sections 127a on. These electrode portions commonly define a levitated gate having the shape of a rectangular cylinder having a longitudinal axis extending in the bit line direction. This right angle cylinder is with the isolation region 115a filled.

Wie durch 2C weiter dargestellt ist, sind die Source-, Drain- und Kanal-Regionen von jeder EEPROM-Zelle von den Source-, Drain- und Kanal-Regionen von benachbarten Zellen durch entsprechende Trennregionen 106, die innerhalb der Flachgräben 104 positioniert sind, getrennt. Die Tunneloxidschicht 110a erstreckt sich ferner zwischen den oberen Seitenwänden der Flachgräben 104. Das dielektrische Zwischen-Gate-Muster 122a, das untere leitfähige Muster 124a, das obere leitfähige Muster 128a und das Hartmaskenmuster 130a sind als in der Wortleitungsrichtung kontinuierlich dargestellt.How through 2C Further, the source, drain and channel regions of each EEPROM cell are of the source, drain and channel regions of adjacent cells through respective separation regions 106 that are inside the shallow trenches 104 are positioned, separated. The tunnel oxide layer 110a further extends between the upper sidewalls of the shallow trenches 104 , The inter-gate dielectric pattern 122a , the lower conductive pattern 124a , the upper conductive pattern 128a and the hard mask pattern 130a are shown as continuous in the word line direction.

Eine zweite Querschnittsansicht des NICHT-UND-EEPROM von 2A ist durch 2D dargestellt. 2D stellt insbesondere eine Mehrzahl von Kettenauswahltransistoren (SST), die sich Seite an Seite in einer Wortleitungsrichtung (z. B. entlang einer Linie D-D' in 2A) erstrecken, dar. Jeder dieser Kettenauswahltransistoren weist eine umwickelgeformte untere Kettenauswahl-Gate-Elektrode 120b mit offenem Ende, eine Isolationsregion 115b und eine obere Kettenauswahl-Gate-Elektrode 128b (die eine Kettenauswahlwortleitung darstellt) auf. Die untere Kettenauswahl-Gate-Elektrode 120b weist einen untersten Elektrodenabschnitt 171b, einen obersten Elektrodenabschnitt 173b und Seitenelektrodenabschnitte 172b auf. Diese Elektrodenabschnitte definieren gemeinsam eine untere Kettenauswahl-Gate-Elektrode mit der Form eines rechtwinkligen Zylinders. Dieser rechtwinklige Zylinder ist mit der Isolationsregion 115b gefüllt.A second cross-sectional view of the NAND-EEPROM of 2A is through 2D shown. 2D Specifically, a plurality of string selection transistors (SST) arranged side by side in a word line direction (eg, along a line DD 'in FIG 2A Each of these string select transistors has a wrapped lower chain select gate electrode 120b with open end, an isolation region 115b and an upper-chain-selection gate electrode 128b (which represents a chain select word line). The lower chain select gate electrode 120b has a bottom electrode portion 171b a top electrode section 173b and side electrode sections 172b on. These electrode portions together define a lower chain selection gate electrode having the shape of a rectangular cylinder. This right angle cylinder is with the isolation region 115b filled.

Verfahren zum Bilden des NICHT-UND-EEPROM von 2A–2D sind im Folgenden vollständiger hinsichtlich 3A–3I und 4A–4I beschrieben. 3A–3I sind insbesondere Querschnittsansichten von Zwischenstrukturen eines EEPROM entlang einer Bitleitungsrichtung, und 4A–4I sind Querschnittsansichten des gleichen EEPROM entlang einer Wortleitungsrichtung. 3I entspricht allgemein der rechten Hälfte von 2B, und 4I entspricht allgemein dem in 2C gezeigten Querschnitt.Method of forming the NAND-EEPROM of 2A - 2D are more complete in the following 3A - 3I and 4A - 4I described. 3A - 3I FIG. 15 is a cross-sectional view of intermediate structures of an EEPROM along a bit line direction, and FIG 4A - 4I FIG. 15 are cross-sectional views of the same EEPROM along a word line direction. FIG. 3I generally corresponds to the right half of 2 B , and 4I is generally the same as in 2C cross section shown.

Bezug nehmend nun auf 3A und 4A weisen Verfahren zum Bilden eines NICHT-UND-EEPROM gemäß Ausführungsbeispielen der Erfindung das Bilden eines Hartmaskenmusters 102 an einer primären Oberfläche eines Halbleitersubstrats 100 auf. Dieses Hartmaskenmuster 102 kann durch Abscheiden einer Zusammensetzungsschicht aus Siliciumnitrid und Siliciumoxid mit einer Dicke in einem Bereich von etwa 30 nm bis etwa 200 nm an dem Halbleitersubstrat 100 und dann photolithographisches Mustern der abgeschiedenen Schicht gebildet werden. Aktive Regionen 105 werden dann inner halb des Substrats 100 durch selektives Ätzen von Flachgräben 104 in das Substrat 100 unter Verwendung des Hartmaskenmusters 102 als eine Ätzmaske definiert. Diese Gräben 104 werden dann mit einem Grabentrennmaterial (z. B. Oxid) gefüllt. Dieses Füllen der Gräben 104 kann durch Abscheiden einer elektrisch isolierenden Schicht in den Gräben 104 und dann Planarisieren oder sonst Zurückätzen der abgeschiedenen isolierenden Schicht, um mit einer oberen Oberfläche des Hartmaskenmusters 102 planar zu sein, durchgeführt werden. Dieser Schritt des Planarisierens führt zu der Definition einer Mehrzahl von Grabentrennregionen 106 innerhalb des Substrats 100.Referring now to 3A and 4A For example, methods of forming a NAND AND EEPROM according to embodiments of the invention include forming a hard mask pattern 102 at a primary surface of a semiconductor substrate 100 on. This hard mask pattern 102 can be deposited on the semiconductor substrate by depositing a composition layer of silicon nitride and silicon oxide having a thickness in a range of about 30 nm to about 200 nm 100 and then photolithographic patterning the deposited layer. Active regions 105 are then inside the substrate 100 by selective etching of shallow trenches 104 in the substrate 100 using the hard mask pattern 102 defined as an etch mask. These trenches 104 are then filled with a trench isolation material (eg, oxide). This filling of the trenches 104 can by depositing an electrically insulating layer in the trenches 104 and then planarizing or otherwise etching back the deposited insulating layer to contact a top surface of the hard mask pattern 102 to be planar. This step of planarization leads to the definition of a plurality of trench separation regions 106 within the substrate 100 ,

Wie durch 3B und 4B dargestellt ist, wird das Hartmaskenmuster 102 dann entfernt, um Vertiefungen bzw. Ausnehmungen 108 in den Grabentrennregionen 106 freizulegen. Wie durch 3C und 4C gezeigt ist, wird dann eine Mehrzahl von Schichten an dem Substrat 100 gebildet. Dieses Schichten weisen eine Mehrzahl von Tunneloxidschichten 110, die durch thermisches Oxidieren von freigelegten Abschnitten der aktiven Regionen gebildet werden können, auf. Diese Tunneloxidschichten 110 können eine Dicke in einem Bereich von etwa 6 nm bis etwa 10 nm aufweisen. Eine erste Polysiliciumschicht 112 wird dann an den Grabentrennregionen 106 und den Tunneloxidschichten 110, wie dargestellt ist, konform abgeschieden. Diese erste Polysiliciumschicht 112 kann eine dotierte oder nicht dotierte Schicht mit einer Dicke in einem Bereich von etwa 5 nm bis etwa 20 nm sein. Eine relativ dicke elektrisch isolierende Schicht 114 wird als Nächste an der ersten Polysiliciumschicht 112 konform abgeschieden. Diese elektrisch isolierende Schicht 114 kann eine Dicke in einem Bereich von etwa 20 nm bis etwa 100 nm aufweisen, was ausreichend ist, um die Ausnehmungen 108 vollständig zu füllen.How through 3B and 4B is shown, the hard mask pattern 102 then removed to depressions or recesses 108 in the tomb separation regions 106 expose. How through 3C and 4C is shown, then a plurality of layers on the substrate 100 educated. These layers have a plurality of tunnel oxide layers 110 , which can be formed by thermal oxidation of exposed portions of the active regions. These tunnel oxide layers 110 may have a thickness in a range of about 6 nm to about 10 nm. A first polysilicon layer 112 will then be at the trench separation regions 106 and the tunnel oxide layers 110 , as shown, conformally deposited. This first polysilicon layer 112 may be a doped or undoped layer having a thickness in a range of about 5 nm to about 20 nm. A relatively thick electrically insulating layer 114 becomes next to the first polysilicon layer 112 Completely deposited. This electrically insulating layer 114 may have a thickness in a range of about 20 nm to about 100 nm, which is sufficient for the recesses 108 to fill completely.

Bezug nehmend nun auf 3D und 4D werden die elektrisch isolierende Schicht 114 und die erste Polysiliciumschicht 112 dann durch ein Zurückätzen oder ein chemisch-mechanisches Polier-(CMP-; CMP = Chemical Mechanical Polishing)Verfahren planarisiert. Dieser Schritt des Planarisierens wird für eine ausreichende Dauer durchgeführt, um obere Oberflächen der Grabentrennregionen 106 freizulegen und eine Mehrzahl von ersten Polysiliciummustern 112a zu definieren. Die planarisierte obere Ober fläche der elektrisch isolierenden Schicht 114 wird ebenfalls weiter geringfügig zurückgeätzt, um eine Mehrzahl von Isolationsregionen 115 innerhalb der Ausnehmungen 108 zu definieren. Wie dargestellt ist, werden obere Oberflächen dieser Isolationsregionen 115 relativ zu den oberen Oberflächen der Grabentrennregionen 106 ausgenommen bzw. vertieft.Referring now to 3D and 4D become the electrically insulating layer 114 and the first polysilicon layer 112 then planarized by etchback or a chemical mechanical polishing (CMP) process. This planarizing step is carried out for a sufficient time to upper surfaces of the trench separation regions 106 expose and a plurality of first polysilicon patterns 112a define. The planarized upper surface of the electrically insulating layer 114 is also slightly etched back to a plurality of isolation regions 115 within the recesses 108 define. As shown, upper surfaces of these isolation regions become 115 relative to the upper surfaces of the trench separation regions 106 excluded or deepened.

Wie durch 3E und 4E dargestellt ist, wird danach eine zweite Polysiliciumschicht 117 an den Strukturen von 3D und 4D konform abgeschieden. Die zweite Polysiliciumschicht 117 wird insbesondere an den Grabentrennregionen 106, den Isolationsregionen 115 und den ersten Polysiliciummustern 112a abgeschieden. Die zweite Polysiliciumschicht 117 wird dann planarisiert, um eine Mehrzahl von zweiten Polysiliciummustern 117a, die eine obere Oberfläche, die mit einer oberen Oberfläche der Grabentrennregionen 106 planar ist, aufweisen, zu definieren. Wie durch 3F und 4F dargestellt ist, bildet jedes der zweiten Polysiliciummuster 117a und ein entsprechendes der ersten Polysiliciummuster 112a gemeinsam ein entsprechendes vorbereitendes Schwebe-Gate-Elektrodenmuster 120. Wie durch 3F gezeigt ist, erstreckt sich jedes vorbereitende Schwebe-Gate-Elektrodenmuster 120 in einer Bitleitungsrichtung über die volle Länge einer NICHT-UND-Kette (d. h. über mehrere EEPROM-Zellen).How through 3E and 4E is then a second polysilicon layer 117 at the structures of 3D and 4D Completely deposited. The second polysilicon layer 117 especially at the trench separation regions 106 , the isolation regions 115 and the first polysilicon patterns 112a deposited. The second polysilicon layer 117 is then planarized to form a plurality of second polysilicon patterns 117a that has an upper surface that connects to an upper surface of the trench separation regions 106 is planar, have, define. How through 3F and 4F represents each of the second polysilicon patterns 117a and a corresponding one of the first polysilicon patterns 112a together a corresponding preliminary floating gate electrode pattern 120 , How through 3F As shown, each preliminary floating gate electrode pattern extends 120 in a bit-line direction over the full length of a NAND-chain (ie over several EEPROM cells).

Bezug nehmend nun auf 3G und 4G wird ein Schritt eines selektiven Zurückätzens durchgeführt, um die Grabentrennregionen 106 auszunehmen und Seitenwände der ersten Polysiliciummuster 112a vollständig freizulegen. Dann werden eine dielektrische Zwischen-Gate-Schicht 122 und eine untere leitfähige Schicht 124 (z. B. eine dritte Polysiliciumschicht) an den vorbereitenden Schwebe-Gate-Elektrodenmustern 120 und den ausgenommenen Grabentrennregionen 106, wie dargestellt ist, aufeinander folgend abgeschieden. Die dielektrische Zwischen-Gate-Schicht 122 kann als eine Oxid-Nitrid-Oxid-(ONO-)Schicht mit einer Dicke in einem Bereich von etwa 10 nm bis etwa 20 nm gebildet werden, und die untere leitfähige Schicht 124 kann als eine dotierte Polysiliciumschicht mit einer Dicke in einem Bereich von etwa 3 nm bis etwa 20 nm gebildet werden.Referring now to 3G and 4G a selective re-etching step is performed to remove the trench separation regions 106 and side walls of the first polysilicon pattern 112a completely expose. Then, an inter-gate dielectric layer 122 and a lower conductive layer 124 (eg, a third polysilicon layer) on the preliminary floating gate electrode patterns 120 and the recessed trench regions 106 as shown is sequentially deposited. The inter-gate dielectric layer 122 may be formed as an oxide-nitride-oxide (ONO) layer having a thickness in a range of about 10 nm to about 20 nm, and the lower conductive layer 124 may be formed as a doped polysilicon layer having a thickness in a range of about 3 nm to about 20 nm.

Ein Schritt eines selektiven Ätzens wird dann durchgeführt, um eine Kontaktöffnung 126a (und eine Kontaktöffnung 126b, die in 3G nicht gezeigt ist), die sich durch die untere leitfähige Schicht 124 und die dielektrische Zwischen-Gate-Schicht 122 erstreckt und eine obere Oberfläche eines entsprechenden vorbereitenden Schwebe-Gate-Elektrodenmusters 120 freilegt, zu definieren. Eine obere leitfähige Schicht 128 (z. B. eine vierte Polysiliciumschicht) und eine elektrisch isolierende Hartmaskenschicht 130 werden dann, wie dargestellt ist, konform abgeschieden. Die obere leitfähige Schicht 128 kann gebildet werden, um eine Dicke in einem Bereich von etwa 20 nm bis etwa 100 nm aufzuweisen, und die Hartmaskenschicht 130 kann als eine Siliciumoxidschicht mit einer Dicke in einem Bereich von etwa 50 nm bis etwa 250 nm gebildet werden.A step of selective etching is then performed to contact opening 126a (and a contact opening 126b , in the 3G not shown) extending through the lower conductive layer 124 and the inter-gate dielectric layer 122 and an upper surface of a corresponding preliminary floating gate electrode pattern 120 exposes, to define. An upper conductive layer 128 (eg a fourth polysilicon layer) and an electrically insulating hardmask layer 130 are then compliant, as shown deposited. The upper conductive layer 128 can be formed to have a thickness in a range of about 20 nm to about 100 nm, and the hard mask layer 130 may be formed as a silicon oxide layer having a thickness in a range of about 50 nm to about 250 nm.

Wie durch 3H und 4H dargestellt ist, wird (werden) dann ein Schritt(e) eines selektiven Ätzens durchgeführt, um durch die Hartmaskenschicht 130, die obere leitfähige Schicht 128, die untere leitfähige Schicht 124, die dielektrische Zwischen-Gate-Schicht 122, das vorbereitende Schwebe-Gate-Elektrodenmuster 120 und die Isolationsregionen 115, die die vorbereitenden Schwebe-Gate-Elektrodenmuster 120 füllen, aufeinander folgend zu ätzen. Dieser (diese) Schritt(e) des selektiven Ätzens führt (führen) zu einer Definition der Hartmaskenmuster 130a, 130b (und 130c, in 2B gezeigt), einer Mehrzahl von Wortleitungen 132a und Schwebe-Gate-Elektroden 120a der EEPROM-Zellen und einer Kettenauswahlleitung 132b, die die Gate-Elektroden der Kettenauswahltransistoren (SST) innerhalb einer entsprechenden Reihe verbindet. Die Massenauswahlleitung 132c (in 3H nicht gezeigt, jedoch in 2B gezeigt) wird ebenfalls definiert. Dieser (diese) Schritt(e) des selektiven Ätzens definiert (definieren) ferner die elektrisch isolierenden Regionen 115a innerhalb der Schwebe-Gate-Elektrode 120a und die Isolationsregion 115b, die dem Kettenauswahltransistor (SST) zugeordnet ist. Wie im Vorhergehenden hinsichtlich 2D beschrieben ist, weist jede Schwebe-Gate-Elektrode 120a einen untersten Elektrodenabschnitt 171a, einen obersten Elektrodenabschnitt 173a und Seitenelektrodenabschnitte 172a, wie durch 4H dargestellt ist, auf.How through 3H and 4H Then, a selective etching step (e) is performed to pass through the hard mask layer 130 , the upper conductive layer 128 , the lower conductive layer 124 , the inter-gate dielectric layer 122 , the preliminary floating gate electrode pattern 120 and the isolation regions 115 containing the preliminary floating gate electrode pattern 120 fill, etch consecutively. This selective etching step (s) leads to a definition of the hard mask patterns 130a . 130b (and 130c , in 2 B shown), a plurality of word lines 132a and floating gate electrodes 120a the EEPROM cells and a chain select line 132b which connects the gate electrodes of the string selection transistors (SST) within a corresponding row. The mass selection line 132c (in 3H not shown, but in 2 B is shown) is also defined. This selective etching step (s) further defines (defines) the electrically insulating regions 115a within the floating gate electrode 120a and the isolation region 115b associated with the string select transistor (SST). As in the previous one 2D has each levitated gate electrode 120a a lowermost electrode section 171a a top electrode section 173a and side electrode sections 172a like through 4H is shown on.

Nun Bezug nehmend auf 2B, 3I und 4I wird ein Schritt eines selektiven Ionenimplantierens/-hineintreibens durchgeführt, um die Source/Drain-Regionen der EEPROM-Zellen, Kettenauswahltransistoren und Massenauswahltransistoren zu definieren. Diese Source/Drain-Regionen sind am besten durch die Bezugsziffern 134, 136a und 136b in 2B dargestellt. Nachdem diese Regionen gebildet sind, wird eine erste dielektrische Zwischenschicht 138 an dem Substrat 100 gebildet. Diese erste dielektrische Zwischenschicht 138 kann eine Siliciumoxidschicht mit einer Dicke in einem Bereich von etwa 300 nm bis etwa 800 nm sein. Wie durch 2B dargestellt ist, kann die erste dielektrische Zwischenschicht 138 gemustert werden, um eine Kontaktöffnung in derselben zu definieren, und eine gemeinsame Source-Leitung 140 kann in der Kontaktöffnung gebildet werden. Diese gemeinsame Source-Leitung 140 ist mit der Source-Region 136b von jedem der Massenauswahltransistoren (GST) innerhalb einer Mehrzahl der NICHT-UND-Ketten elektrisch verbunden. Eine zweite dielektrische Zwischenschicht 142 wird ebenfalls an der ersten dielektrischen Zwischenschicht 138 und an der gemeinsamen Source-Leitung 140 gebildet. Diese zweite dielektrische Zwischenschicht 142 kann eine Siliciumoxidschicht mit einer Dicke in einem Bereich von etwa 50 nm bis etwa 200 nm sein. Ein Schritt eines selektiven Ätzens wird dann durchgeführt, um eine Bitleitungskontaktöffnung 144, die sich durch die erste und die zweite dielektrische Zwischenschicht erstreckt und die Drain-Region 136a des Kettenauswahltransistors (SST) freilegt, zu definieren. Diese Bitleitungskontaktöffnung 144 wird dann mit einem Bitleitungskontaktstöpsel 146 gefüllt.Now referring to 2 B . 3I and 4I For example, a selective ion implantation / reinjection step is performed to define the source / drain regions of the EEPROM cells, string select transistors, and ground select transistors. These source / drain regions are best represented by the reference numbers 134 . 136a and 136b in 2 B shown. After these regions are formed, a first dielectric interlayer is formed 138 on the substrate 100 educated. This first dielectric interlayer 138 may be a silicon oxide layer having a thickness in a range of about 300 nm to about 800 nm. How through 2 B is illustrated, the first dielectric interlayer 138 patterned to define a contact opening therein and a common source line 140 can be formed in the contact opening. This common source line 140 is with the source region 136b of each of the mass selection transistors (GST) within a plurality of the NAND chains. A second dielectric interlayer 142 is also at the first dielectric interlayer 138 and at the common source line 140 educated. This second dielectric interlayer 142 may be a silicon oxide layer having a thickness in a range of about 50 nm to about 200 nm. A step of selective etching is then performed to form a bit line contact hole 144 extending through the first and second interlayer dielectric layers and the drain region 136a of the string select transistor (SST). This bit line contact hole 144 is then connected to a bit line contact plug 146 filled.

Zusätzliche Verfahren zum Bilden von EEPROM gemäß Ausführungsbeispielen der Erfindung sind durch 5A–5E und 6A–6E dargestellt. 5A und 6A stellen insbesondere Schritte dar, um Tunneloxidmuster 110 und ein Polysiliciummuster 212 an den durch 3B und 4B dargestellten Strukturen zu bilden. Dieses Polysiliciummuster 212 kann durch Abscheiden einer Deckenpolysiliciumschicht und dann Planarisieren der Schicht für eine ausreichende Dauer, um obere Oberflächen der Grabentrennregionen 106 freizulegen, gebildet werden. Bezug nehmend nun auf 5B und 6B wird dieses Polysiliciummuster 212 zurückgeätzt, um eine Mehrzahl von relativ dünnen Polysilici ummustern 212a an entsprechenden der Tunneloxidmuster 110 zu definieren. Eine weitere Polysiliciumschicht 214 wird dann an den Tunneloxidregionen 106 und an den Polysiliciummustern 212a konform abgeschieden.Additional methods of forming EEPROM according to embodiments of the invention are by 5A - 5E and 6A - 6E shown. 5A and 6A In particular, steps represent tunnel oxide patterns 110 and a polysilicon pattern 212 to the through 3B and 4B To form structures shown. This polysilicon pattern 212 may be achieved by depositing a ceiling polysilicon layer and then planarizing the layer for a sufficient time to form upper surfaces of the trench isolation regions 106 to be formed. Referring now to 5B and 6B becomes this polysilicon pattern 212 etched back to pattern a plurality of relatively thin polysilicons 212a at corresponding one of the tunnel oxide patterns 110 define. Another polysilicon layer 214 is then at the tunnel oxide regions 106 and at the polysilicon patterns 212a Completely deposited.

Wie durch 5C und 6C dargestellt ist, wird die Polysiliciumschicht 214 selektiv zurückgeätzt, um Polysiliciumseitenwand-Abstandshalter 214a an Seitenwänden der Öffnungen 108 in den Grabentrennregionen 106 zu bilden. Eine elektrisch isolierende Schicht wird dann in den Öffnungen und an den Grabentrennregionen abgeschieden und dann planarisiert und zurückgeätzt, um eine Mehrzahl von Isolationsregionen 115a mit oberen Oberflächen, die innerhalb entsprechender der Öffnungen 108 ausgenommen sind, zu definieren. Eine Polysiliciumschicht 216 wird dann an den Grabentrennregionen 106 und an der Mehrzahl von Isolationsregionen 115 konform abgeschieden. Diese Polysiliciumschicht 216 weist eine ausreichende Dicke auf, um die Öffnungen 108 vollständig zu füllen.How through 5C and 6C is shown, the polysilicon layer 214 etched back selectively to polysilicon sidewall spacers 214a on side walls of the openings 108 in the tomb separation regions 106 to build. An electrically insulating layer is then deposited in the openings and at the trench isolation regions and then planarized and etched back to form a plurality of isolation regions 115a with upper surfaces inside corresponding ones of the openings 108 are excluded to define. A polysilicon layer 216 will then be at the trench separation regions 106 and at the plurality of isolation regions 115 Completely deposited. This polysilicon layer 216 has sufficient thickness around the openings 108 to fill completely.

Nun Bezug nehmend auf 5D und 6D wird die Polysiliciumschicht 216 dann für eine ausreichende Dauer planarisiert, um die Grabentrennregionen 106 freizulegen und dadurch eine Mehrzahl von Polysiliciummustern 216a zu definieren. Dieser Schritt eines Planarisierens kann ein chemisch-mechanisches Polier- und/oder chemisches Zurückätzverfahren aufweisen. Diese Planarisierung der Polysiliciumschicht 216 führt zu der Definition einer Mehrzahl von vorbereitenden Schwebe-Gate-Elektrodenstrukturen 120'. Jede dieser vorbereitenden Schwebe-Gate-Elektrodenstrukturen 120' weist ein entsprechendes Polysiliciummuster 216a, ein Paar von Polysiliciumseitenwand-Abstandshaltern 214a und ein Polysiliciummuster 212a auf.Now referring to 5D and 6D becomes the polysilicon layer 216 then planarized for a sufficient duration to the trench separation regions 106 expose and thereby a plurality of polysilicon patterns 216a define. This planarization step may include a chemical mechanical polishing and / or chemical etchback process. This planarization of the polysilicon layer 216 leads to the definition ei a plurality of preliminary floating gate electrode structures 120 ' , Each of these preliminary floating gate electrode structures 120 ' has a corresponding polysilicon pattern 216a , a pair of polysilicon sidewall spacers 214a and a polysilicon pattern 212a on.

Die Strukturen von 5D und 6D, die ähnlich zu den Strukturen von 3F und 4F sind, werden dem im Vorhergehenden hinsichtlich 3G–3H und 4G–4H dargestellten und beschriebenen weiteren Verarbeiten unterzogen. Wie jedoch durch 5E und 6E dargestellt ist, werden die Isolationsregionen 115 durch Ätzen (z. B. Nassätzen) entfernt, um dadurch eine Mehrzahl von Tunnelwegen 121a und 121b, die den EEPROM-Zellen und den Kettenauswahl- und Massenauswahltransistoren zugeordnet sind, zu definieren.The structures of 5D and 6D similar to the structures of 3F and 4F Become the above with respect to 3G - 3H and 4G - 4H subjected to described and described further processing. As though by 5E and 6E is shown, the isolation regions 115 by etching (eg, wet etching), thereby forming a plurality of tunnel paths 121 and 121b to define associated with the EEPROM cells and the string select and mass select transistors.

Wie durch 2B, 3I und 4I dargestellt ist, wird danach ein Schritt eines selektiven Ionenimplantierens/-hineintreibens durchgeführt, um die Source/Drain-Regionen einer Mehrzahl der EEPROM-Zellen, der Kettenauswahltransistoren und der Massenauswahltransistoren (in 4I nicht gezeigt) zu definieren. Diese Source/Drain-Regionen sind am besten durch die Bezugsziffern 134, 136a und 136b in 2B dargestellt. Nachdem diese Regionen gebildet sind, wird eine erste dielektrische Zwischenschicht 138 an dem Substrat 100 gebildet. Diese erste dielektrische Zwischenschicht 138, die eine Siliciumoxidschicht mit einer Dicke in einem Bereich von etwa 300 nm bis etwa 800 nm sein kann, ist ebenfalls vorgesehen, um die Tunnelwege 121a und 121b wieder zu füllen.How through 2 B . 3I and 4I Thereafter, a selective ion implantation / reinjection step is performed thereafter to surround the source / drain regions of a plurality of the EEPROM cells, the string select transistors, and the ground select transistors (in FIG 4I not shown). These source / drain regions are best represented by the reference numbers 134 . 136a and 136b in 2 B shown. After these regions are formed, a first dielectric interlayer is formed 138 on the substrate 100 educated. This first dielectric interlayer 138 , which may be a silicon oxide layer having a thickness in a range of about 300 nm to about 800 nm, is also provided to tunnel paths 121 and 121b to fill again.

Wie durch 2B dargestellt ist, kann dann die erste dielektrische Zwischenschicht 138 gemustert werden, um eine Kontaktöffnung in derselben zu definieren, und eine gemeinsame Source-Leitung 140 kann in der Kontaktöffnung gebildet werden. Diese gemeinsame Source-Leitung 140 ist mit der Source-Region 136b von jedem der Massenauswahltransistoren (GDT) innerhalb einer Mehrzahl der NICHT-UND-Ketten elektrisch verbunden. Eine zweite dielektrische Zwischenschicht 142 wird ebenfalls an der ersten dielektrischen Zwischenschicht 138 und an der gemeinsamen Source-Leitung 140 gebildet. Ein Schritt eines selektiven Ätzens wird dann durchgeführt, um eine Bitleitungskontaktöffnung 144, die sich durch die erste und die zweite dielektrische Zwischenschicht erstreckt und die Drain-Region 136a des Kettenauswahltransistors (SST) freilegt, zu definieren. Diese Bitleitungskontaktöffnung 144 wird dann mit einem Bitleitungskontaktstöpsel 146 gefüllt.How through 2 B can then be the first dielectric interlayer 138 patterned to define a contact opening therein and a common source line 140 can be formed in the contact opening. This common source line 140 is with the source region 136b of each of the mass selection transistors (GDT) within a plurality of the NAND chains. A second dielectric interlayer 142 is also at the first dielectric interlayer 138 and at the common source line 140 educated. A step of selective etching is then performed to form a bit line contact hole 144 extending through the first and second interlayer dielectric layers and the drain region 136a of the string select transistor (SST). This bit line contact hole 144 is then connected to a bit line contact plug 146 filled.

Ein NICHT-UND-EEPROM gemäß zusätzlichen Ausführungsbeispielen der Erfindung ist durch 7A–7E dargestellt. 7A ist insbesondere eine perspektivische Ansicht eines Abschnitts eines NICHT-UND-Arrays von EEPROM-Zellen mit L-förmigen Schwebe-Gate-Elektroden 40. Diese L-förmigen Schwebe-Gate-Elektroden 40 sind wirksam, um die Zellen-zu-Zellen-Koppelkapazität in sowohl der Bitleitungsrichtung als auch der Wortleitungsrichtung zu reduzieren und dennoch ein ausreichend hohes Steuerelektroden-zu-Schwebe-Gate-Elektroden-Koppeln während der Programmieroperationen beizubehalten. Wie durch 7A dargestellt ist, weist ein Abschnitt einer ersten NICHT-UND-Kette von EEPROM-Zellen zwei L-förmige Schwebe-Gate-Elektroden 40G1 und 40G3 auf, und ein Abschnitt einer zweiten NICHT-UND-Kette von EEPROM-Zellen weist zwei L-förmige Schwebe-Gate-Elektroden 40G2 und 40G4 auf. Diese Schwebe-Gate-Elektroden sind an einem Halbleitersubstrat 11 mit einer Mehrzahl von aktiven Regionen 20 in demselben, die durch beabstandete Flachgrabentrenn-(STI-)Regionen 30 definiert sind, vorgesehen. Diese aktive Region ist als eine Breite gleich w1 aufweisend dargestellt. Die Source/Drain-Regionen (S/D) 50 und Kanalregionen der EEPROM-Zellen sind in den aktiven Regionen 20 gebildet. Wie es für Fachleute offensichtlich ist, stellen die Kanalregionen jene Abschnitte der aktiven Regionen 20 dar, die sich unter die Schwebe-Gate-Elektroden 40 (und zwischen gegenüberliegende Source- und Drain-Regionen) erstrecken.A NAND-EEPROM according to additional embodiments of the invention is characterized by 7A - 7E shown. 7A In particular, FIG. 15 is a perspective view of a portion of a NAND array of EEPROM cells with L-shaped floating gate electrodes 40 , These L-shaped floating gate electrodes 40 are effective to reduce the cell-to-cell coupling capacitance in both the bit-line direction and the word-line direction while still maintaining sufficiently high gate-to-floating gate coupling during program operations. How through 7A 1, a portion of a first NAND chain of EEPROM cells has two L-shaped floating gate electrodes 40G1 and 40G3 and a portion of a second NAND chain of EEPROM cells has two L-shaped floating gate electrodes 40G2 and 40G4 on. These floating gate electrodes are on a semiconductor substrate 11 with a plurality of active regions 20 in the same, by spaced-apart flat-grave separation (STI) regions 30 are defined provided. This active region is shown as having a width equal to w 1 . The source / drain regions (S / D) 50 and channel regions of the EEPROM cells are in the active regions 20 educated. As will be apparent to those skilled in the art, the channel regions represent those portions of the active regions 20 which extends below the floating gate electrodes 40 (and between opposite source and drain regions).

Jede der L-förmigen Schwebe-Gate-Elektroden 40 ist als ein horizontales Segment und ein vertikales Segment aufweisend dargestellt. Das horizontale Segment ist als eine Dicke t1 mit Breiten- und Längenabmessungen w1' und w2 aufweisend dargestellt. Das vertikale Segment ist als eine Dicke t2 mit Breiten- und Längenabmessungen w2 und h1 aufweisend dargestellt. Die Beabstandung zwischen benachbarten Schwebe-Gate-Elektroden in der Wortleitungsrichtung ist als d1 dargestellt, und die Beabstandung zwischen benachbarten Schwebe-Gate-Elektroden in der Bitleitungsrichtung ist als d2 dargestellt.Each of the L-shaped floating gate electrodes 40 is shown as having a horizontal segment and a vertical segment. The horizontal segment is shown as having a thickness t 1 with width and length dimensions w 1 'and w 2 . The vertical segment is shown as having a thickness t 2 with width and length dimensions w 2 and h 1 . The spacing between adjacent floating gate electrodes in the word line direction is shown as d 1 , and the spacing between adjacent floating gate electrodes in the bit line direction is shown as d 2 .

7B ist eine perspektivische Ansicht eines weiteren Abschnitts eines NICHT-UND-Arrays von EEPROM-Zellen mit L-förmigen Schwebe-Gate-Elektroden 40, die sich an entsprechende Tunnelisolationsregionen 17 erstrecken. Diese L-förmigen Schwebe-Gate-Elektroden 40 sind, wie dargestellt, in einer abwechselnden Links/Rechts-Folge auf einer Reihe-für-Reihe-Basis angeordnet. Diese abwechselnde Folge unterstützt eine niedrigere parasitäre Gate-zu-Gate-Koppelkapazität in der Bitleitungsrichtung durch Vergrößern des effektiven Abstands zwischen den vertikalen Seg menten der Schwebe-Gate-Elektroden innerhalb einer entsprechenden NICHT-UND-Kette. In 7B weist daher eine Reihe von EEPROM-Zellen (in einer Wortleitungsrichtung) L-förmige Schwebe-Gate-Elektroden mit horizontalen Segmenten auf rechten Seiten von entsprechenden vertikalen Segmenten, wenn in der Bitleitungsrichtung betrachtet, auf, und eine weitere unmittelbar benachbarte Reihe von EEPROM-Zellen weist L-förmige Schwebe-Gate-Elektroden mit horizontalen Segmenten auf linken Seiten der entsprechenden vertikalen Segmente auf. 7B stellt ferner gemusterte dielektrische Zwischenschichten 60 und Wortleitungen 70 dar. Jede dieser Wortleitungen 70 ist als die entsprechenden Steuer-Gate-Elektroden der EEPROM-Zellen innerhalb einer entsprechenden Reihe des NICHT-UND-Arrays wirksam. 7B FIG. 12 is a perspective view of another portion of a NAND array of EEPROM cells with L-shaped floating gate electrodes. FIG 40 , which correspond to corresponding tunnel isolation regions 17 extend. These L-shaped floating gate electrodes 40 As shown, they are arranged in an alternating left / right sequence on a row-by-row basis. This alternating sequence supports a lower parasitic gate-to-gate coupling capacitance in the bit line direction by increasing the effective spacing between the vertical segments of the floating gate electrodes within a corresponding NAND chain. In 7B Therefore, a row of EEPROM cells (in a word line direction) has L-shaped floating gate electrodes with horizontal segments on right sides of FIG corresponding vertical segments when viewed in the bit line direction, and another immediately adjacent row of EEPROM cells has L-shaped floating gate electrodes with horizontal segments on left sides of the respective vertical segments. 7B further provides patterned dielectric interlayers 60 and wordlines 70 dar. Each of these word lines 70 is effective as the corresponding control gate electrodes of the EEPROM cells within a corresponding row of the NAND array.

7C ist eine Querschnittsansicht des NICHT-UND-Arrays von 7B entlang einer Linie C-C'. Wie durch 7C dargestellt ist, sind die vertikalen Segmente der Schwebe-Gate-Elektroden 40, die eine Höhe h1 aufweisen, auf den Flachgrabentrennregionen 30 positioniert, und die horizontalen Segmente der Schwebe-Gate-Elektroden 40 erstrecken sich über die Kanalregionen der EEPROM-Zellen. 7D ist eine Querschnittsansicht des NICHT-UND-Arrays von 7B entlang einer Linie D-D'. Wie durch 7D dargestellt ist, weisen die Schwebe-Gate-Elektroden 40 vertikale Segmente auf, die an gegenüberliegenden Seiten einer NICHT-UND-Kette (innerhalb des NICHT-UND-Arrays) relativ zu den in 7C dargestellten Schwebe-Gate-Elektroden positioniert sind. 7E ist eine Querschnittsansicht des NICHT-UND-Arrays von 7B entlang einer Linie E-E'. Wie durch 7E dargestellt ist, weisen die horizontalen Segmente der Schwebe-Gate-Elektroden 40 eine Dicke von t1 auf, und die dielektrischen Zwischen-Gate-Schichten sind an bzw. auf diesen horizontalen Segmenten angeordnet. Die Bezugsziffern 50 stellen die gemeinsam verwendeten Source/Drain-Regionen von EEPROM-Zellen, die innerhalb einer entsprechenden NICHT-UND-Kette von EEPROM-Zellen positioniert sind, dar. 7C FIG. 12 is a cross-sectional view of the NAND array of FIG 7B along a line C-C '. How through 7C is shown, the vertical segments of the floating gate electrodes 40 having a height h 1 on the flat-grave separation regions 30 positioned, and the horizontal segments of the floating gate electrodes 40 extend over the channel regions of the EEPROM cells. 7D FIG. 12 is a cross-sectional view of the NAND array of FIG 7B along a line D-D '. How through 7D is shown, the floating gate electrodes 40 vertical segments located on opposite sides of a NAND chain (within the NAND array) relative to those in FIG 7C positioned floating gate electrodes are positioned. 7E FIG. 12 is a cross-sectional view of the NAND array of FIG 7B along a line E-E '. How through 7E is shown, the horizontal segments of the floating gate electrodes 40 a thickness of t 1 , and the inter-gate dielectric layers are disposed on these horizontal segments. The reference numbers 50 illustrate the shared source / drain regions of EEPROM cells positioned within a corresponding NAND chain of EEPROM cells.

8 ist eine perspektivische Ansicht eines Abschnitts eines NICHT-UND-Arrays von EEPROM-Zellen mit L-förmigen Schwebe-Gate-Elektroden 40, die sich auf entsprechenden Tunnelisolationsregionen 17 erstrecken. Im Gegensatz zu den L-förmi gen Schwebe-Gate-Elektroden 40 von 7B sind die L-förmigen Schwebe-Gate-Elektroden in 8 nicht in einer abwechselnden Folge auf einer Reihe-für-Reihe-Basis angeordnet. Die parasitäre Gate-zu-Gate-Koppelkapazität, die den EEPROM-Zellen in dem NICHT-UND-Array von 8 zugeordnet ist, ist, aufgrund der Tatsache, dass die Schwebe-Gate-Elektroden in dem EEPROM-Array von 8 einen größeren Grad einer Überlappung entlang der Bitleitungsrichtung von jeder NICHT-UND-Kette aufweisen, dementsprechend größer als die parasitäre Gate-zu-Gate-Koppelkapazität, die den EEPROM-Zellen in 7B zugeordnet ist. 8th FIG. 12 is a perspective view of a portion of a NAND array of EEPROM cells with L-shaped floating gate electrodes. FIG 40 that focus on appropriate tunnel isolation regions 17 extend. In contrast to the L-shaped floating gate electrodes 40 from 7B are the L-shaped floating gate electrodes in 8th not arranged in an alternating sequence on a row-by-row basis. The parasitic gate-to-gate coupling capacitance associated with the EEPROM cells in the NAND array of FIG 8th is due to the fact that the floating gate electrodes in the EEPROM array of 8th have a greater degree of overlap along the bit line direction of each NAND chain, correspondingly greater than the parasitic gate-to-gate coupling capacitance associated with the EEPROM cells in FIG 7B assigned.

EEPROM-Zellen gemäß weiteren Ausführungsbeispielen der Erfindung sind im Folgenden hinsichtlich 9A–9M beschrieben. In 9A weist die L-förmige Schwebe-Gate-Elektrode 40 innerhalb einer EEPROM-Zelle ein horizontales Segment 40h und ein vertikales Segment 40v auf. Ausnehmungen sind ferner in den Flachgrabentrennregionen 30 gebildet, und diese Ausnehmungen sind mit der dielektrischen Zwischen-Gate-Schicht 60 eingesäumt. Diese Ausnehmungen sind ausreichend tief, derart, dass sich die dielektrische Zwischen-Gate-Schicht 60 unter eine Schnittstelle zwischen der aktiven Region 20 und der entsprechenden Tunnelisolationsschicht 17, wie dargestellt ist, erstreckt. Die Tiefe dieser Ausnehmungen verursacht ferner, dass die dielektrische Zwischen-Gate-Schicht 60 die Seitenwände der Schwebe-Gate-Elektrode 40 bedeckt.EEPROM cells according to further embodiments of the invention are described below 9A - 9M described. In 9A has the L-shaped floating gate electrode 40 within a EEPROM cell, a horizontal segment 40h and a vertical segment 40v on. Recesses are also in the low grave separation regions 30 are formed, and these recesses are with the inter-gate dielectric layer 60 fringed. These recesses are sufficiently deep such that the inter-gate dielectric layer 60 under an interface between the active region 20 and the corresponding tunnel insulation layer 17 , as shown, extends. The depth of these recesses further causes the inter-gate dielectric layer 60 the sidewalls of the floating gate electrode 40 covered.

Im Gegensatz dazu ist bei dem Zellenausführungsbeispiel von 9B die Tunnelisolationsschicht 17 unter obere Oberflächen von benachbarten Grabentrennregionen 30 ausgenommen. Bei diesem Fall sind Abschnitte der Seitenwände der Schwebe-Gate-Elektrode 40 durch die Grabentrennregionen 30, die sich über das horizontale Segment 40h erstrecken, bedeckt. Die dielektrische Zwischen-Gate-Schicht 60 bedeckt dementsprechend die Seitenwände der Schwebe-Gate-Elektrode 40 nicht vollständig.In contrast, in the cell embodiment of FIG 9B the tunnel insulation layer 17 below upper surfaces of adjacent trench separation regions 30 except. In this case, portions of the sidewalls are the floating gate electrode 40 through the tomb separation regions 30 that are about the horizontal segment 40h extend, covered. The inter-gate dielectric layer 60 Accordingly, the sidewalls of the floating gate electrode are covered 40 not completely.

Bei dem Zellenausführungsbeispiel von 9C ist die Tunnelisolationsschicht 17 über obere Oberflächen von benachbarten Grabentrennregionen 30 gehoben bzw. erhöht. Bei diesem Fall sind die Seitenwände des horizontalen Segments 40h und Seiten wände der Tunnelisolationsschicht 17 durch die dielektrische Zwischen-Gate-Schicht 60, wie dargestellt ist, bedeckt. Das Zellenausführungsbeispiel von 9C ist ähnlich zu dem Zellenausführungsbeispiel von 9A, das horizontale Segment 40h ist jedoch in 9C relativ zu 9A schmäler. Das Zellenausführungsbeispiel von 9D ist ähnlich zu dem Zellenausführungsbeispiel von 9C, das horizontale Segment 40h ist jedoch als die gleiche laterale Abmessung wie die aktive Region aufweisend dargestellt. Das Zellenausführungsbeispiel von 9E ist ähnlich zu dem Zellenausführungsbeispiel von 9D, das horizontale Segment 40h ist jedoch als schmälere laterale Abmessungen relativ zu der aktiven Region 20 aufweisend dargestellt. Die dielektrische Zwischen-Gate-Schicht 60 berührt dementsprechend einen Abschnitt einer oberen Oberfläche der Kanalisolationsschicht 17.In the cell embodiment of FIG 9C is the tunnel insulation layer 17 over upper surfaces of adjacent trench separation regions 30 lifted or raised. In this case, the side walls of the horizontal segment 40h and side walls of the tunnel insulation layer 17 through the inter-gate dielectric layer 60 , as shown, covered. The cell embodiment of 9C is similar to the cell embodiment of FIG 9A , the horizontal segment 40h is however in 9C in relation to 9A narrower. The cell embodiment of 9D is similar to the cell embodiment of FIG 9C , the horizontal segment 40h however, is shown as having the same lateral dimension as the active region. The cell embodiment of 9E is similar to the cell embodiment of FIG 9D , the horizontal segment 40h however, is considered to be narrower lateral dimensions relative to the active region 20 shown illustrated. The inter-gate dielectric layer 60 Accordingly, it contacts a portion of an upper surface of the channel insulating layer 17 ,

Das Zellenausführungsbeispiel von 9F ist ähnlich zu dem Zellenausführungsbeispiel von 9A, ein Puffermuster 65 ist jedoch zwischen dem horizontalen Segment 40h der Schwebe-Gate-Elektrode 40 und der dielektrischen Zwischen-Gate-Schicht 60, wie dargestellt ist, vorgesehen. Dieses Puffermuster 65 kann aus einem Oxidmaterial, einem Nitridmaterial oder einem Material mit einer relativ hohen Dielektrizitätskonstante (z. B. einem Hoch-k-Material) gebildet sein. Das Zellenausführungsbeispiel von 9G ist ähnlich zu dem Zellenausführungsbeispiel von 9B, das Puffermuster 65 ist jedoch zwischen dem horizontalen Segment 40h der Schwebe-Gate-Elektrode 40 und der dielektrischen Zwischen-Gate-Schicht 60, wie dargestellt ist, vorgesehen.The cell embodiment of 9F is similar to the cell embodiment of FIG 9A , a buffer pattern 65 is however between the horizontal segment 40h the floating gate electrode 40 and the dielectric Zwi 's gate layer 60 , as shown, is provided. This buffer pattern 65 may be formed of an oxide material, a nitride material, or a material having a relatively high dielectric constant (eg, a high-k material). The cell embodiment of 9G is similar to the cell embodiment of FIG 9B , the buffer pattern 65 is however between the horizontal segment 40h the floating gate electrode 40 and the inter-gate dielectric layer 60 , as shown, is provided.

Das Zellenausführungsbeispiel von 9H ist ähnlich zu dem Zellenausführungsbeispiel von 7C, die Dicke t1 des horizontalen Segments 40h ist jedoch kleiner als die Dicke t2 des vertikalen Segments 40v. Das Zellenausführungsbeispiel von 9I ist ähnlich zu dem Zellenausführungsbeispiel von 7C, die Dicke t1 des horizontalen Segments 40h ist jedoch größer als die Dicke t2 des vertikalen Segments 40v. Das Zellenausführungsbeispiel von 9J ist ähnlich zu dem Zellenausführungsbeispiel von 7C, die Schwebe-Gate-Elektrode 40 weist jedoch zwei vertikale Segmente 40v1 und 40v2 auf. Das vertikale Segment 40v1 weist eine Höhe h1 auf, und das vertikale Segment 40v2 weist eine Höhe h2 auf.The cell embodiment of 9H is similar to the cell embodiment of FIG 7C , the thickness t 1 of the horizontal segment 40h is smaller than the thickness t 2 of the vertical segment 40v , The cell embodiment of 9I is similar to the cell embodiment of FIG 7C , the thickness t 1 of the horizontal segment 40h is greater than the thickness t 2 of the vertical segment 40v , The cell embodiment of 9J is similar to the cell embodiment of FIG 7C , the floating gate electrode 40 however, has two vertical segments 40v1 and 40v2 on. The vertical segment 40v1 has a height h 1 , and the vertical segment 40v2 has a height h 2 .

Das Zellenausführungsbeispiel von 9K ist ähnlich zu dem Zellenausführungsbeispiel von 9B, das vertikale Segment der Schwebe-Gate-Elektrode ist jedoch in ein unteres vertikales Segment 40v1, ein mittleres Segment 40c und ein oberes vertikales Segment 40vu geteilt. Das Zellenausführungsbeispiel von 9L ist ähnlich zu dem Ausführungsbeispiel von 7C, das horizontale Segment der Schwebe-Gate-Elektrode ist jedoch in ein unteres horizontales Segment 40h1 und ein oberes horizontales Segment 40hu geteilt. Das untere horizontale Segment weist eine Breite äquivalent zu einer Breite der aktiven Region 20 auf, und das obere horizontale Segment weist eine Breite größer als die Breite der aktiven Region 20 auf. Das Zellenausführungsbeispiel von 9M ist ähnlich zu dem Ausführungsbeispiel von 9L, das untere horizontale Segment 40h1 und das obere horizontale Segment 40hu weisen jedoch Breiten äquivalent zu einer Breite der aktiven Region 20 auf.The cell embodiment of 9K is similar to the cell embodiment of FIG 9B However, the vertical segment of the floating gate electrode is in a lower vertical segment 40v1 , a middle segment 40c and an upper vertical segment 40vu divided. The cell embodiment of 9L is similar to the embodiment of 7C However, the horizontal segment of the floating gate electrode is in a lower horizontal segment 40h1 and an upper horizontal segment 40hu divided. The lower horizontal segment has a width equivalent to a width of the active region 20 on, and the upper horizontal segment has a width greater than the width of the active region 20 on. The cell embodiment of 9M is similar to the embodiment of 9L , the lower horizontal segment 40h1 and the upper horizontal segment 40hu however, have widths equivalent to a width of the active region 20 on.

Verfahren zum Bilden von EEPROM-Speichern mit L-förmigen Schwebe-Gate-Elektroden sind hinsichtlich 10A–10J und 11A–11J vollständiger beschrieben. Wie durch 10A und 11A dargestellt ist, werden eine Anschlussstellen-Oxidschicht 14 und eine Grabenhartmaskenschicht (z. B. Siliciumnitridschicht) der Reihe nach an einer primären Oberfläche eines Halbleitersubstrats 11 gebildet und dann photolithographisch gemustert, um ein Grabenhartmaskenmuster 18 mit einer Mehrzahl von streifenförmigen Öffnungen in demselben zu definieren, die das Halbleitersubstrat 11 freilegen. Ein Schritt eines selektiven Ätzens wird dann durchgeführt, um eine Mehrzahl von Flachgräben 9 in dem Halbleitersubstrat 11, wie es durch 10B und 11B dargestellt ist, zu definieren. Während dieses Schritt des Ätzens wird das Grabenhartmaskenmuster 18 als eine Ätzmaske verwendet, und eine Mehrzahl von aktiven Halbleiterregionen 20 wird innerhalb des Substrats 11 definiert.Methods of forming EEPROM memories with L-shaped floating gate electrodes are as regards 10A - 10J and 11A - 11J more fully described. How through 10A and 11A is a junction oxide layer 14 and a trench hard mask layer (eg, silicon nitride layer) in turn on a primary surface of a semiconductor substrate 11 formed and then photolithographically patterned to a trench hard mask pattern 18 with a plurality of stripe-shaped openings therein defining the semiconductor substrate 11 uncover. A step of selective etching is then performed to form a plurality of shallow trenches 9 in the semiconductor substrate 11 how it goes through 10B and 11B is shown to define. During this step of etching, the trench hard mask pattern becomes 18 used as an etching mask, and a plurality of semiconductor active regions 20 becomes inside the substrate 11 Are defined.

Nun Bezug nehmend auf 10C und 11C werden die Flachgräben 9 dann mit Flachgrabenisolations-(STI-)Regionen 30 gefüllt. Diese STI-Regionen 30 können durch konformes Abscheiden einer relativ dicken, elektrisch isolierenden Schicht an der Struktur von 10B und 11B und dann Zurückätzen der abgeschiedenen elektrisch isolierenden Schicht unter Verwendung eines chemisch-mechanischen Planarisierungs-(CMP-)Verfahrens gebildet werden. Der Schritt des Zurückätzens kann für eine ausreichende Dauer durchgeführt werden, um obere Abschnitte des Grabenhartmaskenmusters 18, wie dargestellt ist, freizulegen.Now referring to 10C and 11C become the shallow ditches 9 then with shallow trench isolation (STI) regions 30 filled. These STI regions 30 can be deposited by conformally depositing a relatively thick, electrically insulating layer on the structure of 10B and 11B and then etching back the deposited electrically insulating layer using a chemical mechanical planarization (CMP) process. The step of etching back can be performed for a sufficient amount of time to top portions of the trench hard mask pattern 18 , as shown, expose.

10D und 11D stellen Schritte zum Entfernen des Grabenhartmaskenmusters 18 und der Anschlussstellenoxidschicht 14 dar, um dadurch Öffnungen 22 zwischen benachbarten STI-Regionen 30 zu definieren. Wie dargestellt ist, können die Seitenwände der STI-Regionen 30 als ein Resultat der Entfernung (z. B. des Ätzens) der Anschlussstellenoxidschicht 14 lateral ausgenommen sein. Ein Schritt zum thermischen Oxidieren von oberen Abschnitten der aktiven Regionen 20 wird dann durchgeführt, um dadurch eine Mehrzahl von Tunneloxidschichten 17 an den aktiven Regionen 20 zu definieren. Die Tunneloxidschichten 17 können ebenfalls unter Verwendung eines anderen Typs eines Abscheidungsverfahrens (z. B. Oxid-CVD) gebildet werden. Nun Bezug nehmend auf 10E und 11E wird eine Polysiliciumschicht 40' an den STI-Regionen 30 und den Tunneloxidschichten 17 konform abgeschieden. Diese Polysiliciumschicht 40 weist gegenüberliegende vertikale Segmente 40v1' und 40v2' an Seitenwänden der STI-Regionen 30 auf. Diese gegenüberliegenden vertikalen Segmente 40v1' und 40v2' definieren zweite Öffnungen 22' zwischen den STI-Regionen 30. 10D and 11D Take steps to remove the trench hard mask pattern 18 and the pad oxide layer 14 to thereby openings 22 between neighboring STI regions 30 define. As shown, the sidewalls of the STI regions 30 as a result of the removal (eg, of the etching) of the pad oxide layer 14 be laterally excluded. A step of thermally oxidizing upper portions of the active regions 20 is then performed to thereby form a plurality of tunnel oxide layers 17 at the active regions 20 define. The tunnel oxide layers 17 may also be formed using another type of deposition process (e.g., oxide CVD). Now referring to 10E and 11E becomes a polysilicon layer 40 ' at the STI regions 30 and the tunnel oxide layers 17 Completely deposited. This polysilicon layer 40 has opposite vertical segments 40v1 ' and 40v2 ' on the side walls of the STI regions 30 on. These opposite vertical segments 40v1 ' and 40v2 ' define second openings 22 ' between the STI regions 30 ,

Nun Bezug nehmend auf 10F und 11F werden Pufferregionen 65' innerhalb der zweiten Öffnungen 22' gebildet. Diese Pufferregionen 65' können beispielsweise als Oxid-, Nitrid- oder Aluminiumoxid-(z. B. Al2O3-)Regionen gebildet werden. Diese Pufferregionen 65' werden durch konformes Abscheiden einer elektrisch isolierenden Schicht (nicht gezeigt) an der Polysiliciumschicht 40', um dadurch die zweite Öffnung 22' zu füllen, und dann Planarisieren der elektrisch isolierenden Schicht für eine ausreichende Dauer, um die Polysiliciumschicht 40' freizulegen, gebildet. Dieser Schritt des Planarisierens kann als ein Schritt eines chemisch-mechanischen Planarisierens (CMP) durchgeführt werden.Now referring to 10F and 11F become buffer regions 65 ' within the second openings 22 ' educated. These buffer regions 65 ' For example, they can be formed as oxide, nitride, or alumina (eg, Al 2 O 3 ) regions. These buffer regions 65 ' are formed by conformally depositing an electrically insulating layer (not shown) on the polysilicon layer 40 ' to thereby the second opening 22 ' to fill, and then planarize the electrically insulating Layer for a sufficient time to the polysilicon layer 40 ' uncover, formed. This planarization step may be performed as a step of chemical mechanical planarization (CMP).

10G und 11G stellen Schritte zum Abscheiden einer Gate-Maskenschicht an der Struktur von 10F und 11F und dann zum photolithographischen Mustern der Gate-Maskenschicht, um eine Mehrzahl von streifenförmigen Schwebe-Gate-Maskenmustern 55, die sich in einer Bitleitungsrichtung erstrecken, zu definieren, dar. Wie dargestellt ist, bedeckt jedes der Schwebe-Gate-Maskenmuster 55 einen entsprechenden vertikalen Abschnitt 40v2' der Polysiliciumschicht 40'. Nun Bezug nehmend auf 10H und 11H wird ein Schritt eines Ätzens durchgeführt, um die Polysiliciumschicht 40' unter Verwendung der Schwebe-Gate-Maskenmuster 55 als eine Ätzmaske selektiv zurückzuätzen. Dieser Schritt des Ätzens fuhrt zu der Bildung einer Mehrzahl von L-förmigen Schwebe-Gate-Elektroden 40'' mit horizontalen und vertikalen Abschnitten 40h' und 40v'2. Danach werden mindestens Abschnitte der Pufferregionen 65' unter Verwendung eines Schritts eines Ätzens, der ferner zu einer gewissen Ausnehmung der STI-Regionen 30 führen kann, selektiv entfernt. Bei dem Fall, dass die Pufferregionen 65' vollständig entfernt werden, können dann zusätzliche Schritte eines Ätzens (nicht gezeigt) durchgeführt werden, um die vertikalen oder horizontalen Abschnitte der L-förmigen Schwebe-Gate-Elektroden 40'', wie durch 9H–9I dargestellt ist, dünner zu machen. 10G and 11G provide steps for depositing a gate mask layer on the structure of 10F and 11F and then photolithographically patterning the gate mask layer to include a plurality of striped floating gate mask patterns 55 Each of the floating gate mask patterns covers as shown extending in a bit line direction 55 a corresponding vertical section 40v2 ' the polysilicon layer 40 ' , Now referring to 10H and 11H a step of etching is performed to the polysilicon layer 40 ' using the floating gate mask patterns 55 as an etch mask selectively etch back. This step of etching results in the formation of a plurality of L-shaped floating gate electrodes 40 '' with horizontal and vertical sections 40h ' and 40v'2 , Thereafter, at least portions of the buffer regions 65 ' using a step of etching which also results in some recess of the STI regions 30 can lead, selectively removed. In the case of the buffer regions 65 ' can be removed completely, then additional steps of etching (not shown) can be performed to the vertical or horizontal sections of the L-shaped floating gate electrodes 40 '' like through 9H - 9I is shown thinning.

10I und 11I stellen die konforme Abscheidung einer dielektrischen Zwischen-Gate-Schicht 60' an den L-förmigen Schwebe-Gate-Elektroden 40'' und den STI-Regionen 30 dar. Diese dielektrische Schicht 60' kann beispielsweise als eine Oxid-Nitrid-Oxid-Schicht oder als eine dielektrische Hoch-k-Schicht (z. B. Aluminiumoxidschicht) gebildet werden. 10J und 11J stellen schließlich die Bildung einer Mehrzahl von Wortleitungen 70, die sich in einer Wortleitungsrichtung und entgegengesetzt zu den L-förmigen Schwebe-Gate-Elektroden 40'' erstrecken, dar. Diese Wortleitungen 70 können durch konformes Abscheiden einer (von) leitfähigen Deckenschicht(en) und dann selektives Muster der leitfähigen Schicht in eine Mehrzahl von Wortleitungen 70 gebildet werden. Source/Drain-Regionen 50 können dann in den aktiven Regionen 20 durch Implantieren von Source/Drain-Region-Dotierungssubstanzen in die aktiven Regionen 20 unter Verwendung der Wortleitungen 70 als eine Implantationsmaske gebildet werden. 10I and 11I provide the conformal deposition of an inter-gate dielectric layer 60 ' at the L-shaped floating gate electrodes 40 '' and the STI regions 30 This dielectric layer 60 ' For example, it may be formed as an oxide-nitride-oxide layer or as a high-k dielectric layer (e.g., alumina layer). 10J and 11J Finally, the formation of a plurality of word lines 70 extending in a word-line direction and opposite to the L-shaped floating gate electrodes 40 '' extend, dar. These word lines 70 may be formed by conformally depositing a conductive blanket layer (s) and then selectively patterning the conductive layer into a plurality of word lines 70 be formed. Source / drain regions 50 can then be in the active regions 20 by implanting source / drain region dopants into the active regions 20 using the wordlines 70 be formed as an implantation mask.

Zusätzliche Verfahren zum Bilden von EEPROM-Speichern weisen ein Bilden von L-förmigen Schwebe-Gate-Elektroden mit einer abwechselnden Links/Rechts-Folge entlang einer Bitleitungsrichtung auf. Diese Verfahren sind ähnlich zu den durch 10A–10J und 11A–11J dargestellten Verfahren, die Schritte des Bildens der Mehrzahl von streifenförmigen Schwebe-Gate-Maskenmustern 55 sind jedoch durch Schritte zum Bilden eines netzförmigen Schwebe-Gate-Maskenmusters 55' von 12A ersetzt, das eine Mehrzahl von Öffnungen in sich aufweist, die in einer Zickzackanordnung entlang der Bitleitungsrichtung gestaffelt bzw. versetzt sind. Diese gestaffelte Anordnung der Öffnungen führt zu einer Bildung von L-förmigen Schwebe-Gate-Elektroden 40'', die (nach links und nach rechts gerichtet) entlang der Bitleitungsrichtung, wie durch 12B dargestellt ist, gestaffelt sind. Die Schritte von 10I–10J und 11I–11J werden dann an der Struktur von 12B durchgeführt, um dadurch eine Mehrzahl von Wortleitungen 70 zu definieren.Additional methods of forming EEPROM memories include forming L-shaped floating gate electrodes having an alternating left / right sequence along a bit line direction. These procedures are similar to those by 10A - 10J and 11A - 11J and the steps of forming the plurality of striped floating gate mask patterns 55 however, are by steps of forming a reticulated floating gate mask pattern 55 ' from 12A having a plurality of openings therein staggered in a zigzag arrangement along the bit line direction. This staggered arrangement of the openings results in the formation of L-shaped floating gate electrodes 40 '' , which are directed (to the left and to the right) along the bit line direction, as by 12B is shown, staggered. The steps of 10I - 10J and 11I - 11J then be at the structure of 12B performed to thereby a plurality of word lines 70 define.

Claims (13)

Nichtflüchtige Speicherzelle, mit: einem Halbleitersubstrat (11) mit einer durch eine Vorrichtungs-Isolationsregion (30) definierten aktiven Region (20), wobei die aktive Region eine Source-Region und eine Drain-Region (50) eines ersten Leitfähigkeitstyps und eine Kanalregion, die sich zwischen der Source-Region (50) und der Drain-Region (50) erstreckt aufweist; einer Tunneloxidschicht (17) an der Kanalregion; einer Schwebe-Gate-Elektrode (40) an der Tunneloxidschicht (17), wobei die Schwebe-Gate-Elektrode (40) einen asymmetrischen Querschnitt aufweist, der durch eine Mehrzahl von Segmenten definiert ist, die ein horizontales Segment (40h), das sich über eine gesamte Breite der Kanalregion lateral erstreckt, und mindestens ein vertikales Segment (40v) aufweisen, das sich aufwärts von einer Seite des horizontalen Segments (40h) erstreckt, wobei die Seite des horizontalen Segments (40h) angrenzend an die Vorrichtungs-Isolationsregion (30) und das vertikale Segment (40v) angrenzend an die Vorrichtungs-Isolationsregion (30) ausgebildet ist; einer Steuer-Gate-Elektrode (70) auf den horizontalen und vertikalen Segmenten (40h, 40v) der Schwebe-Gate-Elektrode (40); und einer dielektrischen Zwischen-Gate-Schicht (60), die sich zwischen der Steuer-Gate-Elektrode (70) und dem horizontalen Segment (40h) sowie zwischen der Steuer-Gate-Elektrode (70) und dem vertikalen Segment (40v) erstreckt.Non-volatile memory cell, comprising: a semiconductor substrate ( 11 ) with a through a device isolation region ( 30 ) defined active region ( 20 ), wherein the active region comprises a source region and a drain region ( 50 ) of a first conductivity type and a channel region extending between the source region ( 50 ) and the drain region ( 50 ) extends; a tunnel oxide layer ( 17 ) at the channel region; a floating gate electrode ( 40 ) at the tunnel oxide layer ( 17 ), wherein the floating gate electrode ( 40 ) has an asymmetrical cross-section defined by a plurality of segments defining a horizontal segment ( 40h ) extending laterally across an entire width of the channel region and at least one vertical segment (FIG. 40v ) extending upward from one side of the horizontal segment (FIG. 40h ), wherein the side of the horizontal segment ( 40h ) adjacent to the device isolation region ( 30 ) and the vertical segment ( 40v ) adjacent to the device isolation region ( 30 ) is trained; a control gate electrode ( 70 ) on the horizontal and vertical segments ( 40h . 40v ) of the floating gate electrode ( 40 ); and an inter-gate dielectric layer ( 60 ) located between the control gate electrode ( 70 ) and the horizontal segment ( 40h ) and between the control gate electrode ( 70 ) and the vertical segment ( 40v ). Nichtflüchtige Speicherzelle nach Anspruch 1, bei der die Schwebe-Gate-Elektrode (40) einen L-förmigen Querschnitt aufweist.A nonvolatile memory cell according to claim 1, wherein the floating gate electrode ( 40 ) has an L-shaped cross section. Nichtflüchtige Speicherzelle nach Anspruch 1, bei der das horizontale Segment (40h) und das mindestens eine vertikale Segment (40v) gemeinsam einen Abschnitt der Schwebe-Gate-Elektrode (40) mit einem L-förmigen Querschnitt definieren.A nonvolatile memory cell according to claim 1, wherein the horizontal segment ( 40h ) and the at least one vertical segment ( 40v ) together egg a portion of the floating gate electrode ( 40 ) define with an L-shaped cross-section. Nichtflüchtiges Speicher-Array, mit: einem Halbleitersubstrat (11); einer ersten Reihe von nichtflüchtigen Speicherzellen mit Schwebe-Gate-Elektroden (40) in derselben mit ersten asymmetrischen Querschnitten; und einer zweiten Reihe von nichtflüchtigen Speicherzellen, die sich unmittelbar benachbart zu der ersten Reihe von nichtflüchtigen Speicherzellen erstreckt, wobei die zweite Reihe von nichtflüchtigen Speicherzellen Schwebe-Gate-Elektroden (40) in derselben mit zweiten asymmetrischen Querschnitten, die zu den ersten asymmetrischen Querschnitten äquivalent erscheinen, wenn dieselben 180° relativ zu einer Normalen des Halbleitersubstrats (11) gedreht sind, aufweist.Non-volatile memory array, comprising: a semiconductor substrate ( 11 ); a first series of nonvolatile memory cells with floating gate electrodes ( 40 ) in the same with first asymmetric cross sections; and a second row of nonvolatile memory cells extending immediately adjacent to the first row of nonvolatile memory cells, the second row of nonvolatile memory cells including floating gate electrodes ( 40 ) in the same with second asymmetric cross sections, which appear equivalent to the first asymmetrical cross sections when they are 180 ° relative to a normal of the semiconductor substrate ( 11 ) are rotated. Nichtflüchtiges Speicher-Array nach Anspruch 4, bei dem die ersten und die zweiten Schwebe-Gate-Elektroden (40) in jeweils der ersten und der zweiten Reihe von nichtflüchtigen Speicherzellen innerhalb der gleichen Spalte in dem nichtflüchtigen Speicher-Array positioniert sind, und bei dem ein Bereich einer Überlappung zwischen gegenüberliegenden Oberflächen der ersten und der zweiten Schwebe-Gate-Elektroden (40), die zueinander gerichtet sind, kleiner als etwa 75% des Querschnittsbereichs der ersten Schwebe-Gate-Elektrode (40) ist.A nonvolatile memory array according to claim 4, wherein said first and second floating gate electrodes ( 40 ) are respectively positioned in the first and second rows of nonvolatile memory cells within the same column in the nonvolatile memory array, and in which a region of overlap between opposing surfaces of the first and second floating gate electrodes (FIGS. 40 ), which are directed towards each other, less than about 75% of the cross-sectional area of the first floating gate electrode (FIG. 40 ). Flash-EEPROM-Array, mit: einer ersten Reihe von EEPROM-Zellen mit einer ersten Schwebe-Gate-Elektrode (40G1; 40G2) in derselben, die mindestens ein horizontales Segment (40h) und mindestens ein vertikales Segment (40v), die gemeinsam einen ersten L-förmigen Abschnitt der ersten Schwebe-Gate-Elektrode (40G1; 40G2), die in eine erste Richtung gerichtet ist, definieren, aufweist; und einer zweiten Reihe von EEPROM-Zellen, die sich unmittelbar benachbart zu der ersten Reihe von EEPROM-Zellen erstreckt, wobei die zweite Reihe von EEPROM-Zellen eine zweite Schwebe-Gate-Elektrode (40G3; 40G4) in derselben aufweist, die mindestens ein horizontales Segment (40h) und mindestens ein vertikales Segment (40v), die gemeinsam einen zweiten L-förmigen Abschnitt der zweiten Schwebe-Gate-Elektrode (40G3; 40G4), die in eine zweite Richtung entgegengesetzt zu der ersten Richtung gerichtet ist, definieren, aufweist.A flash EEPROM array comprising: a first row of EEPROM cells having a first floating gate electrode ( 40G1 ; 40G2 ) in the same, the at least one horizontal segment ( 40h ) and at least one vertical segment ( 40v ), which together form a first L-shaped section of the first floating gate electrode ( 40G1 ; 40G2 ) directed in a first direction; and a second row of EEPROM cells extending immediately adjacent to the first row of EEPROM cells, the second row of EEPROM cells including a second floating gate electrode (12). 40G3 ; 40G4 ) in the same having at least one horizontal segment ( 40h ) and at least one vertical segment ( 40v ) which together form a second L-shaped section of the second floating gate electrode ( 40G3 ; 40G4 ) directed in a second direction opposite to the first direction. Verfahren zum Bilden eines Flash-EEPROM, mit folgenden Schritten: Bilden einer ersten und einer zweiten Flachgrabentrennregion (30) bei Seite-an-Seite-Positionen in einem Halbleitersubstrat (11), um dadurch eine aktive Region (20) in demselben zu definieren; Bilden einer Tunnelisolationsschicht (17) an der aktiven Region (20); Bilden einer elektrisch leitfähigen Schicht (40') an der Tunnelisolationsschicht (17) und an gegenüberliegenden Seitenwänden der ersten und der zweiten Flachgrabentrennregion (30); Bilden einer elektrisch isolierenden Pufferregion (65') an einem Abschnitt der elektrisch leitfähigen Schicht (40'), der sich zwischen den gegenüberliegenden Seitenwänden der ersten und der zweiten Flachgrabentrennregion (30) erstreckt; Bilden eines Schwebe-Gate-Elektrodenmaskenmusters (55) an der elektrisch isolierenden Pufferregion (65') und der elektrisch leitfähigen Schicht (40'); und selektives Ätzen der elektrisch leitfähigen Schicht (40'), um eine L-förmige Schwebe-Gate-Elektrode (40), die sich zwischen den gegenüberliegenden Seitenwänden der ersten und der zweiten Flachgrabentrennregion (30) erstreckt, unter Verwendung der elektrisch isolierenden Pufferregion (65') und des Schwebe-Gate-Elektrodenmaskenmusters (55) als eine Ätzmaske zu definieren.A method of forming a flash EEPROM, comprising the steps of: forming a first and a second gulf separation region ( 30 ) in side-by-side positions in a semiconductor substrate ( 11 ), thereby creating an active region ( 20 ) in the same; Forming a tunnel insulation layer ( 17 ) at the active region ( 20 ); Forming an electrically conductive layer ( 40 ' ) at the tunnel insulation layer ( 17 ) and on opposite sidewalls of the first and second shallow trench regions ( 30 ); Forming an electrically insulating buffer region ( 65 ' ) at a portion of the electrically conductive layer ( 40 ' ) located between the opposite sidewalls of the first and second shallow trench regions (US Pat. 30 ) extends; Forming a floating gate electrode mask pattern ( 55 ) at the electrically insulating buffer region ( 65 ' ) and the electrically conductive layer ( 40 ' ); and selective etching of the electrically conductive layer ( 40 ' ) to form an L-shaped floating gate electrode ( 40 ) located between the opposing sidewalls of the first and second gulf separation regions (FIGS. 30 ) using the electrically insulating buffer region ( 65 ' ) and the floating gate electrode mask pattern ( 55 ) as an etching mask. Verfahren nach Anspruch 7, bei dem dem Schritt des selektiven Ätzens der elektrisch leitfähigen Schicht (40') folgende Schritte folgen: Entfernen des Schwebe-Gate-Elektrodenmaskenmusters (55) und mindestens eines Abschnitts der elektrisch isolierenden Pufferregion (65'); und Abscheiden einer dielektrischen Zwischen-Gate-Schicht (60') an der L-förmigen Schwebe-Gate-Elektrode (40).Method according to claim 7, wherein the step of selectively etching the electrically conductive layer ( 40 ' ) following steps: removing the floating gate electrode mask pattern ( 55 ) and at least a portion of the electrically insulating buffer region ( 65 ' ); and depositing an inter-gate dielectric layer ( 60 ' ) on the L-shaped floating gate electrode ( 40 ). Verfahren nach Anspruch 8, bei dem dem Schritt des Abscheidens ein Schritt des Zurückätzens der gegenüberliegenden Seitenwände der ersten und der zweiten Flachgrabentrennregion (30) vorausgeht.The method of claim 8, wherein the step of depositing comprises a step of etching back the opposing sidewalls of the first and second gulf separation regions. 30 ). Verfahren nach Anspruch 8, mit ferner folgenden Schritten: Abscheiden einer leitfähigen Schicht an der dielektrischen Zwischen-Gate-Schicht (60'); und Mustern der leitfähigen Schicht, um eine Wortleitung (70), die sich gegenüber der L-förmigen Schwebe-Gate-Elektrode (40) erstreckt, zu definieren.The method of claim 8, further comprising the steps of: depositing a conductive layer on the inter-gate dielectric layer (10) 60 ' ); and patterning the conductive layer to form a wordline ( 70 ) opposite to the L-shaped floating gate electrode ( 40 ) defines. Verfahren nach Anspruch 7, bei dem der Schritt des Bildens der Tunnelisolationsschicht (17) das thermische Oxidieren eines Abschnitts der aktiven Region (20), die sich zwischen der ersten und der zweiten Grabentrennregion (30) erstreckt, aufweist.The method of claim 7, wherein the step of forming the tunnel insulating layer (16) 17 ) the thermal oxidation of a portion of the active region ( 20 ) located between the first and the second trench separation region ( 30 ). Verfahren nach Anspruch 7, bei dem der Schritt des Bildens der ersten und der zweiten Flachgrabentrennregion (30) folgende Schritte aufweist: selektives Ätzen eines ersten und eines zweiten streifenförmigen Grabens bei Seite-an-Seite-Positionen in dem Halbleitersubstrat (11); Füllen des ersten und des zweiten streifenförmigen Grabens mit einer ersten und einer zweiten elektrisch isolierenden Region; und Zurückätzen von Seitenwänden der ersten und der zweiten elektrisch isolierenden Region.The method of claim 7, wherein the step of forming the first and second gulf separation regions ( 30 ) comprises the steps of: selectively etching a first and a second stripe-shaped trench in side-by-side positions in the semiconductor substrate ( 11 ); Filling the first and second strip-shaped trenches with a first and a second electrical insulating region; and etch back sidewalls of the first and second electrically insulating regions. Verfahren zum Bilden einer nichtflüchtigen Speicherzelle, mit folgenden Schritten: Bilden eines Halbleitersubstrats (11) mit einer durch eine Vorrichtungs-Isolationsregion (30) definierten aktiven Region (20), wobei die aktive Region (20) eine Source-Region (50) und eine Drain-Region (50) eines ersten Leitfähigkeitstyps und eine Kanalregion, die sich zwischen der Source-Region (50) und der Drain-Region (50) erstreckt, aufweist; Bilden einer Tunneloxidschicht (17) an der Kanalregion; Bilden einer Schwebe-Gate-Elektrode (40) an der Tunneloxidschicht (17), wobei die Schwebe-Gate-Elektrode (40) einen asymmetrischen Querschnitt aufweist, der durch eine Mehrzahl von Segmenten definiert ist, die ein horizontales Segment (40h), das sich über eine gesamte Breite der Kanalregion lateral erstreckt, und mindestens ein vertikales Segment (40v) aufweist, das sich aufwärts von einer Seite des horizontales Segments (40h) erstreckt, wobei die Seite des horizontalen Segments (40h) angrenzend an die Vorrichtungs-Isolationsregion (30) und das vertikale Segment (40v) angrenzend an die Vorrichtungs-Isolationsregion (30) ausgebildet ist; Bilden einer Steuer-Gate-Elektrode (70) auf den horizontalen und vertikalen Segmenten (40h, 40v) der Schwebe-Gate-Elektrode (40); und Bilden einer dielektrischen Zwischen-Gate-Schicht (60'), die sich zwischen der Steuer-Gate-Elektrode (70) und dem horizontalen Segment sowie zwischen der Steuer-Gate-Elektrode (70) und dem vertikalen Segment (40v) erstreckt.A method of forming a nonvolatile memory cell, comprising the steps of: forming a semiconductor substrate ( 11 ) with a through a device isolation region ( 30 ) defined active region ( 20 ), where the active region ( 20 ) a source region ( 50 ) and a drain region ( 50 ) of a first conductivity type and a channel region extending between the source region ( 50 ) and the drain region ( 50 ); Forming a tunnel oxide layer ( 17 ) at the channel region; Forming a floating gate electrode ( 40 ) at the tunnel oxide layer ( 17 ), wherein the floating gate electrode ( 40 ) has an asymmetrical cross-section defined by a plurality of segments defining a horizontal segment ( 40h ) extending laterally across an entire width of the channel region and at least one vertical segment (FIG. 40v ) extending upward from one side of the horizontal segment ( 40h ), wherein the side of the horizontal segment ( 40h ) adjacent to the device isolation region ( 30 ) and the vertical segment ( 40v ) adjacent to the device isolation region ( 30 ) is trained; Forming a control gate electrode ( 70 ) on the horizontal and vertical segments ( 40h . 40v ) of the floating gate electrode ( 40 ); and forming an inter-gate dielectric layer ( 60 ' ) located between the control gate electrode ( 70 ) and the horizontal segment and between the control gate electrode ( 70 ) and the vertical segment ( 40v ).
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JUNG,T.-S. (u.a.): A 3.3-V single Power Supply 16Mb Nonvolatile Virtual DRAM Using a NAND Flash Memory Technology. In: IEEE Journal of Solid-State Circuits, Vol. 32, No. 11, Nov. 1997, S. 1748-1757 LEE,J.-D. (u.a.): Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation. In: IEEE Electron Device Letters, Vol. 23, No. 5, May 2002, S. 264-266
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