DE102006015975B4 - Multi-level semiconductor devices and method of making the same - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbeitervorrichtung, mit den folgenden Schritten:
Ausbilden einer ersten Isolierschicht auf einer ersten Halbleiterschicht;
Ausbilden einer zweiten Halbleiterschicht auf der ersten Isolierschicht;
Ausbilden einer zweiten Isolierschicht auf der zweiten Halbleiterschicht;
Ausbilden eines Kontaktloches, welches sich durch die erste und die zweite Isolierschicht hindurch erstreckt, wobei das Kontaktloch eine obere Oberfläche der ersten Halbleiterschicht und eine Seitenwand der zweiten Halbleiterschicht freilegt;
nicht konformes Niederschlagen einer ersten vorläufigen ohmschen Kontaktschicht in dem Kontaktloch; und
konformes Niederschlagen einer zweiten vorläufigen ohmschen Kontaktschicht in dem Kontaktloch,
wobei die ohmschen Kontakte aus Siliziden bestehen.Method for producing a semiconductor device, comprising the following steps:
Forming a first insulating layer on a first semiconductor layer;
Forming a second semiconductor layer on the first insulating layer;
Forming a second insulating layer on the second semiconductor layer;
Forming a contact hole extending through the first and second insulating layers, the contact hole exposing an upper surface of the first semiconductor layer and a sidewall of the second semiconductor layer;
non-conforming deposition of a first preliminary ohmic contact layer in the contact hole; and
conformably depositing a second preliminary ohmic contact layer in the contact hole,
wherein the ohmic contacts consist of silicides.

Figure 00000001
Figure 00000001

Description

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

1. Gebiet der Erfindung1. Field of the invention

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben. Spezieller betrifft die vorliegende Erfindung eine Halbleitervorrichtung mit mehreren Ebenen und ein Verfahren zur Herstellung derselben, wobei die Halbleitervorrichtung mit den mehreren Ebenen eine erste aktive Halbleiterstruktur, eine zweite aktive Halbleiterstruktur, die über der ersten aktiven Halbleiterstruktur ausgebildet ist, und eine leitende Zone aufweist, welche die erste und die zweite aktive Halbleiterstruktur koppelt, wobei die leitende Zone in ohmschem Kontakt mit Source/Drain-Zonen der ersten und der zweiten aktiven Halbleiterstruktur steht.The The present invention relates to a semiconductor device and a Process for producing the same. More specifically, the present invention relates Invention a semiconductor device with multiple levels and a A method of manufacturing the same, wherein the semiconductor device with the multiple levels a first active semiconductor structure, a second active semiconductor structure overlying the first active semiconductor structure is formed, and has a conductive zone, which is the first and coupling the second active semiconductor structure, the conductive one Zone in ohmic contact with source / drain zones of the first and the second active semiconductor structure is.

2. Beschreibung des Standes der Technik2. Description of the state of the technique

Die Entwicklung von integrierten Schaltungen wurde durch drei Hauptobjektiven vorangetrieben: Reduzierung der Größe, Absenken des Energieverbrauchs und Erhöhen der Betriebsgeschwindigkeit. Die Erhöhung der Geschwindigkeit und die Komplexität der integrierten Schaltungen hat es erforderlich gemacht, dass eine Vielzahl an kleinen, eng beabstandeten Transistoren innerhalb einer einzelnen integrierten Schaltung aufgenommen werden. Die Transistoren sind allgemein innerhalb eines siliziumbasierten Substrats einer integrierten Schaltung ausgebildet. In herkömmlicher Weise wurde die Zahl der Transistoren pro integrierter Schaltung durch den verfügbaren Flächenbereich des Substrats eingeschränkt. Demzufolge haben sich Anstrengungen darauf gerichtet, den Wert der Integration von integrierten Schaltungen zu erhöhen indem Vorrichtungen mit mehreren Ebenen, die Transistoren in zwei oder mehr Ebenen aufweisen, gebildet wurden.The Development of integrated circuits has been through three main lenses driven forward: reducing the size, reducing energy consumption and increasing the operating speed. The increase in speed and the complexity The integrated circuits have required that a Variety of small, closely spaced transistors within a single integrated circuit can be included. The transistors are generally within a silicon based substrate integrated circuit formed. In a conventional manner, the number of Transistors per integrated circuit through the available area of the substrate. As a result, efforts have been directed to reducing the value of Increase integration of integrated circuits by using devices multiple levels that have transistors in two or more levels were formed.

Vorrichtungen mit mehreren Ebenen, die Transistoren in zwei oder mehr Ebenen aufweisen, können Transistoren enthalten, die auf dem Substrat gelegen sind, als auch Transistoren enthalten, die auf einer Schicht über dem Substrat gelegen sind. Beispielsweise können Transistoren auf einem Siliziumsubstrat als auch auf einer Zwischenschicht-Dielektrikumsschicht (ILD) ausgebildet sein, die an dem Bodentransistor ausgebildet ist. Es kann ein erhöhtes Substrat auf der ILD-Schicht ausgebildet werden und ein oberer Transistor kann auf dem erhöhten Substrat ausgebildet werden. Die Verdrahtung kann zu dem Zweck vorgesehen sein, um die Transistoren auf dem Siliziumsubstrat mit den Transistoren auf dem erhöhten Substrat zu verbinden. Beispielsweise kann die Verdrahtung auf, das heißt vertikal zu einer Source/Drain-Zone eines Transistors ausgebildet sein, der auf dem Substrat ausgebildet ist, und kann lateral zu einer Source/Drain-Zone eines Transistors auf dem erhöhten Substrat ausgebildet sein.devices with multiple levels, which have transistors in two or more levels, transistors can be used which are located on the substrate, as well as transistors contained on a layer above the substrate. For example, you can Transistors on a silicon substrate as well as on an interlayer dielectric layer (ILD) formed on the bottom transistor. It can be an elevated substrate be formed on the ILD layer and an upper transistor can on the raised Substrate are formed. The wiring can be provided for the purpose be to the transistors on the silicon substrate with the transistors on the raised Substrate to connect. For example, the wiring can open, this means be formed vertically to a source / drain region of a transistor which is formed on the substrate, and may laterally to a Source / drain region a transistor on the raised Substrate be formed.

Es ist wichtig, dass die ohmschen Kontaktzonen, die dort ausgebildet sind, wo die Verdrahtungskontakte der Source/Drain-Zonen einen ausreichend niedrigen Widerstand besitzen, dass der dort hindurchfließende Strom die Möglichkeit bietet, dass die Vorrichtung arbeiten kann. Ferner kann es auch von Bedeutung sein, dass die Dicke einer ohmschen Kontaktzone für einen Transistor auf dem Substrat verschieden ist von der Dicke einer ohmschen Kontaktzone für einen Transistor, der auf dem erhöhten Substrat ausgebildet ist. Jedoch ist das Erreichen der unterschiedlichen Dicken für diese Zonen nicht unmittelbar realisierbar, wenn man herkömmliche Verfahren anwendet.It It is important that the ohmic contact zones that formed there are where the wiring contacts of the source / drain zones are sufficiently low Have resistance that the current flowing therethrough the possibility provides that the device can work. Further, it can also be of importance that the thickness of an ohmic contact zone for a Transistor on the substrate is different from the thickness of one ohmic contact zone for a transistor formed on the raised substrate. However, achieving the different thicknesses for these is Zones not immediately realizable, if you conventional Method applies.

Weiterer relevanter Stand der Technik offenbart der Aufsatz aus IEDM, ISSN CH2865-4/90/0000-0059, 1990, Seite 5–62 mit dem Titel "High Density Dual-Active-Device-Lager (DUAL) CMOS Structure with vertikal Tungsten Plug-In Wiring" von Oyama, K.; Kunio, T.; Koh, R.; Hayashi, Y.; Kajiyana, K.; Tsunari, K. Dieser Aufsatz behandelt vertikale Verbindungen zwischen der Seitenwand der Source eines oberen PMOSFET und einem NMOSFET, wie in der 2 gezeigt. Das Füllen des Kontaktlochs erfolgt dabei mittels nicht konformen Sputtern von TiW und konformen Wolfram CVD.Further relevant prior art discloses the article from IEDM, ISSN CH2865-4 / 90 / 0000-0059, 1990, page 5-62 entitled "High Density Dual Active Device (DUAL) Warehouse CMOS Structure with Vertical Tungsten Plug In Wiring "by Oyama, K .; Kunio, T .; Koh, R .; Hayashi, Y .; Kajiyana, K .; Tsunari, K. This article discusses vertical connections between the sidewall of the source of an upper PMOSFET and a NMOSFET as in the US Pat 2 shown. The filling of the contact hole is carried out by means of non-conforming sputtering of TiW and conformal tungsten CVD.

US 5 888 872 A zeigt einen Herstellungsprozess für integrierte Schaltungen, bei welchem eine erhöhte dotierte Polysiliziumstruktur ausgebildet werden kann und von einer anderen Polysiliziumstruktur, die auf der gleichen erhöhten Ebene liegt, isoliert werden kann. Die erhöhte Struktur kann als eine Verbindungsfläche eines Transistors dienen, der vollständig innerhalb und auf der erhöhten Polysiliziumfläche ausgebildet ist. Die erhöhte Struktur schafft Raum innerhalb der unteren Substrathöhe für zusätzliche Transistoren und/oder laterale Zwischenverbindungen, was vorteilhaft hinsichtlich dem Vorsehen einer hohen Packungsdichte bei integrierten Schaltungen ist. Dabei wird ein erster Transistor vorgesehen, welcher auf und innerhalb eines Siliziumsubstrats aufgebracht ist. Ein Hauptzwischendielektrikum wird über den Transistor und dem Substrat abgeschieden. Polysilizium kann anschließend über das Hauptzwischendielektrikum abgeschieden werden und unter Verwendung von Innenimplantation dotiert werden. Ein zweiter Transistor kann auf und innerhalb eines Abschnitts der Polysiliziumschicht ausgebildet werden. Der zweite Transistor weist ein Paar von implantierten Bereichen auf, die voneinander durch einen Gate-Leiter und ein Paar von Oxid-Spacern, die an gegenüberliegenden Seitenoberflächen des Gate-Leiters angeordnet sind, beabstandet sind. Ein Teil der Polysiliziumschicht wird entfernt, so dass das Polysilizium sich lediglich unterhalb des Gate-Leiters erstreckt und in einem vordefinierten Abstand von dem Paar von Oxid-Spacern abschließt. Ein Paar von Anschlüssen bleiben auf dem zweiten Transistor und sind zwischen der geätzten lateralen Wand und einem Oxid-Spacer ausgebildet. Ein zweites Zwischendielektrikum kann über dem zweiten Transistor abgeschieden werden und legt Bereiche des Hauptzwischendielektrikums frei, um den Transistor von anderen aktiven Vorrichtungen zu isolieren. US Pat. No. 5,888,872 shows an integrated circuit manufacturing process in which an increased doped polysilicon structure can be formed and isolated from another polysilicon structure lying at the same elevated level. The raised structure may serve as a connection surface of a transistor formed entirely within and on the raised polysilicon area. The increased structure provides space within the lower substrate height for additional transistors and / or lateral interconnects, which is advantageous in providing high packaging density in integrated circuits. In this case, a first transistor is provided, which is applied to and within a silicon substrate. A main interlayer dielectric is deposited over the transistor and the substrate. Polysilicon may then be deposited over the main interlayer dielectric and doped using internal implantation. A second transistor may be formed on and within a portion of the polysilicon layer. The second transistor has a pair of implanted regions spaced from each other by a gate conductor and a pair of oxide spacers disposed on opposite side surfaces of the gate conductor. A part of the polysilicon layer is removed, so that the polysilicon is just below the gate conductor extends and terminates at a predefined distance from the pair of oxide spacers. A pair of terminals remain on the second transistor and are formed between the etched lateral wall and an oxide spacer. A second interlayer dielectric may be deposited over the second transistor, exposing portions of the main interposite dielectric to isolate the transistor from other active devices.

US 2002/0119640 A1 offenbart ein Verfahren zum Ausbilden einer Halbleiterschaltung, wobei eine erste Halbleiterstruktur mit einem ersten monokristallinen Halbleitersubstrat auf eine zweite Halbleiterstruktur mit einem zweiten monokristallinen Halbleitersubstrat gebondet wird. Das erste Halbleitersubstrat weist ein Halbleitermaterial auf, das daraus hervorragt, und das zweite Halbleitersubstrat weist eine elektrische leitende Zwischenverbindung auf, die sich durch sie hindurch erstreckt. Die Zwischenverbindung ist elektrisch mit dem hervorstehenden Halbleitermaterial verbunden und weist einen Dotiermitteltyp auf von dem das hervorragende Halbleitermaterial verschieden ist. US 2002/0119640 A1 enthält ferner ein Verfahren zum Ronden eines ersten monokristallinen Halbleitersubstrataufbau mit einem zweiten monokristallinen Halbleitersubstrat, wobei der erste Aufbau mit einem ersten Dotiermittel dotiert ist, und der zweite Aufbau mit einem zweiten Dotiermittel dotiert ist, das sich von dem ersten Dotiermittel unterscheidet. Ferner werden Verfahren zum Ausbilden von Halbleiterlogikschaltungen offenbart und entsprechende Halbleiterlogikschaltungskonstruktionen. US 2002/0119640 A1 discloses a method of forming a semiconductor circuit, wherein a first semiconductor structure having a first monocrystalline semiconductor substrate is bonded to a second semiconductor structure having a second monocrystalline semiconductor substrate. The first semiconductor substrate has a semiconductor material protruding therefrom, and the second semiconductor substrate has an electrically conductive interconnection extending therethrough. The interconnect is electrically connected to the protruding semiconductor material and has a dopant type of which the outstanding semiconductor material is different. US 2002/0119640 A1 further includes a method of blanking a first monocrystalline semiconductor substrate structure with a second monocrystalline semiconductor substrate, wherein the first structure is doped with a first dopant, and the second structure is doped with a second dopant that is different from the first dopant. Further disclosed are methods of forming semiconductor logic circuits and corresponding semiconductor logic circuit designs.

US 6 232 637 B1 offenbart einen ähnlichen Herstellungsprozess für integrierte Schaltungen wie US 5,888,872 A US 6 232 637 B1 discloses a similar integrated circuit manufacturing process such as US 5,888,872 A

ZUSAMMENFASSUNG DER ERFINDUNGSUMMARY OF THE INVENTION

Die vorliegende Erfindung richtet sich auf Halbleitervorrichtungen mit mehreren Ebenen und ein Verfahren zur Herstellung derselben, bei denen eines oder mehrere Probleme aufgrund der Einschränkungen und der Nachteile des Standes der Technik überwunden sind.The The present invention is directed to semiconductor devices several levels and a method of making the same which one or more problems due to limitations and the disadvantages of the prior art are overcome.

Ein Merkmal einer Ausführungsform der vorliegenden Erfindung besteht somit darin, ohmsche Kontakte mit unterschiedlichen Dicken für Halbleitervorrichtungen mit mehreren Ebenen zu schaffen.One Feature of an embodiment The present invention thus resides in ohmic contacts with different thicknesses for To provide semiconductor devices with multiple levels.

Wenigstens eines der oben erläuterten und weiteren Merkmale und Vorteile der vorliegenden Erfindung werden mit Hilfe eines Verfahrens realisiert, um eine Halbleitervorrichtung herzustellen, umfassend einen Schritt gemäß Ausbilden einer ersten Isolierschicht auf einer ersten Halbleiterschicht, Ausbilden einer zweiten Halbleiterschicht auf der ersten Isolierschicht, Ausbilden einer zweiten Isolierschicht auf der zweiten Halbleiterschicht, Ausbilden eines Kontaktloches, welches sich durch die erste und die zweite Isolierschicht hindurch erstreckt, wobei das Kontaktloch eine obere Oberfläche der ersten Halbleiterschicht freilegt und auch eine Seitenwand der zweiten Halbleiterschicht, Niederschlagen in nicht konformer Weise einer ersten vorläufigen ohmschen Kontaktschicht in dem Kontaktloch und konformes Niederschlagen einer zweiten vorläufigen ohmschen Kontaktschicht und einer Sperr-Metallschicht in dem Kontaktloch, wobei die ohmschen Kontakte aus Siliziden bestehen.At least one of the above explained and other features and advantages of the present invention realized by means of a method to a semiconductor device comprising a step of forming a first insulating layer on a first semiconductor layer, forming a second semiconductor layer the first insulating layer, forming a second insulating layer the second semiconductor layer, forming a contact hole, which extending through the first and second insulating layers, wherein the contact hole is an upper surface of the first semiconductor layer exposes and also a sidewall of the second semiconductor layer, Depositing in a non-conforming manner a first preliminary ohmic contact layer in the contact hole and conformally depositing a second preliminary ohmic contact layer and a barrier metal layer in the contact hole, wherein the ohmic Contacts consist of silicides.

Die erste vorläufige ohmsche Kontaktschicht kann behandelt werden, um einen ersten vorläufigen ohmschen Kontakt-Silizidabschnitt auszubilden, wobei die vorläufige ohmsche Kontaktschicht in Kontakt mit der ersten Halbleiterschicht steht. Nach der Behandlung der ersten vorläufigen ohmschen Kontaktschicht kann irgendeine gemäß der ersten vorläufigen ohmschen Kontaktschicht, die verblieben ist, entfernt werden.The first preliminary Ohmic contact layer can be treated to make a first preliminary ohmic Form contact silicide section, wherein the provisional ohmic Contact layer is in contact with the first semiconductor layer. After treatment of the first preliminary ohmic contact layer can any one according to the first preliminary ohmic contact layer that has remained to be removed.

Wenigstens eines der oben erläuterten und weitere Merkmale und Vorteile der vorliegenden Erfindung können mit Hilfe einer Halbleitervorrichtung realisiert werden, die eine erste aktive Halbleiterstruktur, eine erste Isolierschicht auf der ersten aktiven Halbleiterstruktur, eine zweite aktive Halbleiterstruktur auf der ersten Isolierschicht, eine zweite Isolierschicht auf der zweiten aktiven Halbleiterstruktur und eine Kontaktstruktur umfasst, mit einem ersten ohmschen Kontakt eines ersten Materials für die erste aktive Halbleiterstruktur, und mit einem zweiten ohmschen Kontakt eines zweiten Materials für die zweite aktive Halbleiterstruktur, wobei wobei die ohmschen Kontakte aus Siliziden bestehen und das erste und das zweite Material voneinander verschieden sind.At least one of the above explained and other features and advantages of the present invention can be used with Help a semiconductor device can be realized, the first active semiconductor structure, a first insulating layer on the first active semiconductor structure, a second active semiconductor structure on the first insulating layer, a second insulating layer on the second active semiconductor structure and a contact structure comprises with a first ohmic contact of a first material for the first active semiconductor structure, and with a second ohmic contact a second material for the second active semiconductor structure, wherein the ohmic contacts consist of silicides and the first and the second material from each other are different.

Die Kontaktstruktur kann einen ohmschen Hilfskontakt aus dem zweiten Material auf dem ersten ohmschen Kontakt enthalten. Die Kontaktstruktur kann ferner eine Abdeckschicht auf dem ersten ohmschen Kontakt enthalten.The Contact structure can be an ohmic auxiliary contact from the second Material contained on the first ohmic contact. The contact structure can further comprising a cover layer on the first ohmic contact.

Das erste Material kann Kobaltsilizid und das zweite Material kann Titansilizid aufweisen.The first material may be cobalt silicide and the second material may be titanium silicide exhibit.

Die Vorrichtung kann ferner eine dritte aktive Halbleiterstruktur auf der zweiten isolierenden Schicht und eine dritte isolierende Schicht auf der dritten aktiven Halbleiterstruktur umfassen, wobei die Kontaktstruktur ferner sich durch die dritte Isolierschicht hindurch erstreckt. Die Vorrichtung kann einen dritten ohmschen Kontakt aus dem zweiten Material für die dritte aktive Halbleiterstruktur enthalten.The Device may further comprise a third active semiconductor structure the second insulating layer and a third insulating layer on the third active semiconductor structure, wherein the contact structure further extending through the third insulating layer. The device may have a third ohmic contact from the second Material for contain the third active semiconductor structure.

Wenigstens eines der oben erläuterten und weitere Merkmale und Vorteile der vorliegenden Erfindung können mit Hilfe einer Halbleitervorrichtung realisiert werden, die eine erste aktive Halbleiterstruktur, eine erste isolierende Schicht auf der ersten aktiven Halbleiterstruktur, eine zweite aktive Halbleiterstruktur auf der ersten Isolierschicht und über der ersten aktiven Halbleiterstruktur, eine zweite isolierende Schicht auf der zweiten aktiven Halbleiterstruktur und eine Kontaktstruktur enthält, die einen ersten ohmschen Kontakt mit einer vertikalen Dicke auf einer oberen Oberfläche der ersten aktiven Halbleiterstruktur und mit einem zweiten ohmschen Kontakt einer lateralen Dicke an einer Seitenwand der zweiten aktiven Halbleiterstruktur umfasst, wobei die vertikale Dicke größer ist als die laterale Dicke, wobei die ohmschen Kontakte aus Siliziden bestehen und wobei der erste und der zweite ohmsche Kontakt aus einem Material gebildet sind.At least one of the above explained and Further features and advantages of the present invention can be realized by means of a semiconductor device having a first active semiconductor structure, a first insulating layer on the first active semiconductor structure, a second active semiconductor structure on the first insulating layer and over the first active semiconductor structure, a second insulating layer on the second active semiconductor structure and includes a contact structure comprising a first ohmic contact having a vertical thickness on an upper surface of the first active semiconductor structure and a second ohmic contact of a lateral thickness on a sidewall of the second active semiconductor structure, the vertical thickness being larger is as the lateral thickness, wherein the ohmic contacts are made of silicides and wherein the first and the second ohmic contact are formed of a material.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die oben erläuterten und weitere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich für Fachleute klarer anhand der detaillierten Beschreibung von als Beispiel gewählten Ausführungsformen unter Hinweis auf die beigefügten Zeichnungen, in welchen zeigen:The explained above and other features and advantages of the present invention for Those skilled in the art will be more apparent from the detailed description of, for example selected embodiments having regard to the attached Drawings in which show:

1 eine Halbleitervorrichtung mit mehreren Ebenen gemäß einer Ausführungsform der vorliegenden Erfindung; 1 a multi-level semiconductor device according to an embodiment of the present invention;

2 eine Halbleitervorrichtung mit mehreren Ebenen gemäß einer anderen Ausführungsform der vorliegenden Erfindung; 2 a multi-level semiconductor device according to another embodiment of the present invention;

3 eine Halbleitervorrichtung mit mehreren Ebenen gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung; 3 a multi-level semiconductor device according to still another embodiment of the present invention;

4 eine Halbleitervorrichtung mit mehreren Ebenen gemäß einer noch anderen Ausführungsform der vorliegenden Erfindung, wobei die Vorrichtung erste und zweite erhöhte Halbleiterschichten enthält; 4 a multi-level semiconductor device according to yet another embodiment of the present invention, the device including first and second semiconductor enhanced layers;

5A–5F Stufen bei einem Herstellungsverfahren der Halbleitervorrichtung mit mehreren Ebenen von 1; 5A - 5F Steps in a manufacturing method of the semiconductor device with multiple levels of 1 ;

6A–6C Stufen eines anderen Herstellungsverfahrens für die Halbleitervorrichtung mit mehreren Ebenen nach 1; 6A - 6C Steps of another manufacturing method for the multi-level semiconductor device after 1 ;

7A und 7B Stufen eines Herstellungsverfahrens einer Halbleitervorrichtung mit mehreren Ebenen nach 2; 7A and 7B Steps of a manufacturing method of a semiconductor device with multiple levels after 2 ;

8A–8C Stufen eines Herstellungsverfahrens einer Halbleitervorrichtung mit mehreren Ebenen nach 3; 8A - 8C Steps of a manufacturing method of a semiconductor device with multiple levels after 3 ;

9A–9D Stufen eines Herstellungsverfahrens einer Halbleitervorrichtung mit mehreren Ebenen nach 4; 9A - 9D Steps of a manufacturing method of a semiconductor device with multiple levels after 4 ;

10 eine Beziehung zwischen unterschiedlichen Ausführungsformen der vorliegenden Erfindung und einem Strom; 10 a relationship between different embodiments of the present invention and a stream;

11 eine Beziehung zwischen unterschiedlichen Ausführungsformen der vorliegenden Erfindung und einem Widerstand; 11 a relationship between different embodiments of the present invention and a resistor;

12 eine Beziehung zwischen unterschiedlichen Ausführungsformen der vorliegenden Erfindung und einem Bodenkontaktwiderstand; und 12 a relationship between different embodiments of the present invention and a ground contact resistance; and

13 eine Beziehung zwischen unterschiedlichen Ausführungsformen der vorliegenden Erfindung und einem Seitenkontaktwiderstand. 13 a relationship between different embodiments of the present invention and a side contact resistance.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNGDETAILED DESCRIPTION THE INVENTION

Die vorliegende Erfindung wird nun mehr in Einzelheiten im Folgenden unter Hinweis auf die beigefügten Zeichnungen beschrieben, in welchen beispielhafte Ausführungsformen der Erfindung gezeigt sind. Die Erfindung kann jedoch in unterschiedlichen Formen realisiert werden und ist nicht auf die hier dargestellten Ausführungsformen beschränkt. Vielmehr dienen diese Ausführungsformen dazu die Offenbarung in sorgfältiger und vollständiger Form zu liefern, um den Gegenstand der vorliegenden Erfindung Fachleuten voll verständlich zu machen. In den Figuren sind die Abmessungen von Schichten und Zonen übertrieben dargestellt, um eine klare Darstellung zu erreichen. Es sei darauf hingewiesen, dass dann, wenn eine Schicht als "auf" einer anderen Schicht oder einem Substrat bezeichnet wird, diese direkt auf der anderen Schicht oder dem Substrat vorhanden sein kann oder auch unter Zwischenfügung von Schichten vorhanden sein kann. Ferner sei darauf hingewiesen, dass dann, wenn eine Schicht als "unter" einer anderen Schicht bezeichnet wird, diese direkt unterhalb derselben oder einer oder zwei Zwischenschichten ebenso vorhanden sein kann. Zusätzlich sei auch darauf hingewiesen, dass dann, wenn eine Schicht als "zwischen" zwei Schichten bezeichnet wird, diese direkt zwischen den zwei Schichten vorhanden sein kann oder auch eine oder mehrere Zwischenschichten vorhanden sein können. Gleiche Bezugszeichen bezeichnen gleiche Elemente in allen Figuren.The The present invention will now be described in more detail below having regard to the attached Drawings in which exemplary embodiments of the invention are shown. However, the invention may take various forms be realized and is not limited to the embodiments shown here limited. Rather, these embodiments serve to the revelation in careful and more complete To provide form to the subject of the present invention experts fully understandable close. In the figures, the dimensions of layers and zones are exaggerated presented in order to achieve a clear presentation. It is important pointed out that if a layer as "on" one another layer or a substrate is called, this directly may be present on the other layer or the substrate or also with interposition of layers may be present. It should also be noted that when one layer is referred to as "under" another layer, this directly below it or one or two intermediate layers can also be present. additionally It should also be noted that when a layer is referred to as "between" two layers This can be present directly between the two layers or one or more intermediate layers may be present. Same Reference numerals denote like elements in all figures.

Eine Halbleitervorrichtung mit mehreren Ebenen gemäß der vorliegenden Erfindung kann eine erste aktive Halbleiterstruktur enthalten und kann eine zweite aktive Halbleiterstruktur besitzen, die darauf ausgebildet ist, und eine Kontaktstruktur umfassen, welche die erste und die zweite aktive Halbleiterstruktur verbindet. Die Kontaktstruktur kann so angeordnet sein, um Source/Drain-Zonen der zwei aktiven Halbleiterstrukturen zu kontaktieren. Speziell kann die Kontaktstruktur einen ersten ohmschen Kontakt mit einer oberen Oberfläche umfassen, das heißt einer vertikalen Fläche und zwar von einer Source/Drain-Zone der ersten aktiven Struktur, und kann einen zweiten ohmschen Kontakt mit einer lateralen Fläche einer Source/Drain-Zone der zweiten aktiven Struktur formen.A multi-level semiconductor device according to the present invention may include a first active semiconductor structure and may have a second active semiconductor structure, formed thereon and including a contact structure connecting the first and second active semiconductor structures. The contact structure may be arranged to contact source / drain regions of the two active semiconductor structures. Specifically, the contact structure may include a first ohmic contact with a top surface, that is, a vertical surface from a source / drain region of the first active structure, and may have a second ohmic contact with a lateral surface of a source / drain region form second active structure.

Die ohmschen Kontakte könne aus Siliziden bestehen, die an Ort und Stelle ausgebildet werden. Speziell die Ausbildung an Ort und Stelle des Silizids kann dadurch erreicht werden, indem man eine Metallschicht wie zum Beispiel Titan auf einer schwer dotierten Siliziumzone niederschlägt und dann eine schnelle thermische Silizidierung (RTS) bei zum Beispiel 600 bis 800°C durchführt, um die Ausbildung eines Metallsilizids zu bewirken. In typischer Weise wandert Silizium aus der schwer dotierten Zone, um sich mit dem Metall zu verbinden. Demzufolge kann die Ausbildung einer dicken Silizidzone zu einer signifikanten Migration von Silizium aus der schwer dotierten Zone führen, was zu einem Verbrauch der schwer dotierten Zone und der Ausbildung von Leerstellen führt.The ohmic contacts could consist of silicides that are formed on the spot. specially the training in place of the silicide can be achieved by putting on a metal layer such as titanium a heavily doped silicon zone precipitates and then a rapid thermal Silicidation (RTS) at, for example, 600 to 800 ° C to effect the formation of a To effect metal silicide. Typically, silicon migrates from the heavily doped zone to connect to the metal. Consequently, the formation of a thick silicide zone to a significant migration of silicon from the heavily doped zone to lead, resulting in consumption of the heavily doped zone and training of empty spaces.

Während eine Erhöhung der vertikalen Dicke des ersten ohmschen Kontaktes in signifikanter Weise den Strom beeinflusst, der dort hindurchfließt, da die Dotierung relativ konstant in der vertikalen Richtung ist, kann die Ausbildung des zweiten ohmschen Kontaktes unter Verwendung der Silizidierung zu einem lateralen Verbrauch der schwer dotierten Zone durch die Silizidierung führen. Dies kann seinerseits zu einer Reduzierung des Stromes führen, der durch den zweiten ohmschen Kontakt fließt. Demzufolge sollte die laterale Dicke des zweiten ohmschen Kontaktes reduziert werden.While one increase the vertical thickness of the first ohmic contact in significant Way influenced the current flowing through there, as the Doping is relatively constant in the vertical direction, can the formation of the second ohmic contact using the Silicidation to a lateral consumption of the heavily doped Lead zone through the silicidation. This in turn can lead to a reduction of the current, the flows through the second ohmic contact. Consequently, the lateral Thickness of the second ohmic contact can be reduced.

1 veranschaulicht eine Halbleitervorrichtung mit mehreren Ebenen gemäß einer Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung enthält ein Substrat 100, welches zum Beispiel aus Silizium (Si) gebildet ist, und welches mit zum Beispiel p-leitenden Dotierungsstoffen oder n-leitenden Dotierungsstoffen dotiert ist. Eine Isolierzone 101 kann mit Hilfe eines zum Beispiel Seichtgraben-Isolierprozesses (STI) ausgebildet werden. Eine Gate-Oxidschicht 102, ein erstes Gate 104 und ein Gate-Abstandshalter 106 und eine erste Source/Drain-Zone 108 können auf dem Substrat 100 ausgebildet sein. Das Gate und der Gate-Abstandshalter können beispielsweise mit Hilfe von CVD und Trockenätz-Prozessen ausgebildet werden. Die erste Source/Drain-Zone 108 kann eine leicht dotierte Zone 108b und eine stärker dotierte Zone 108a enthalten. Eine erste ILD 110a Schicht kann auf dem Gate 104 und dem Substrat 100 zum Beispiel durch einen CVD- und CMP-Prozess ausgebildet werden. 1 FIG. 12 illustrates a multi-level semiconductor device according to an embodiment of the present invention. FIG. The semiconductor device includes a substrate 100 which is formed, for example, of silicon (Si) and which is doped with, for example, p-type dopants or n-type dopants. An isolation zone 101 can be formed by means of, for example, a shallow trench isolation (STI) process. A gate oxide layer 102 , a first gate 104 and a gate spacer 106 and a first source / drain zone 108 can on the substrate 100 be educated. The gate and the gate spacer may be formed by, for example, CVD and dry etching processes. The first source / drain zone 108 can be a lightly doped zone 108b and a more heavily doped zone 108a contain. A first ILD 110a Layer can be on the gate 104 and the substrate 100 For example, be formed by a CVD and CMP process.

Nachfolgend kann eine erhöhte Siliziumschicht 112 auf der ersten ILD-Schicht zum Beispiel mit Hilfe eines Epitaxial-Prozesses ausgebildet werden. Eine zweite Gate-Oxidschicht 114, ein zweites Gate 116 und eine zweite Source/Drain-Zone 118 können auf der erhöhten Siliziumschicht 112 ausgebildet werden. Die zweite Source/Drain-Zone 118 kann eine leicht dotierte Zone 118b und eine stärker dotierte Zone 118a enthalten. Es kann eine zweite ILD-Schicht 120a auf dem zweiten Gate 116 und der erhöhten Siliziumschicht 112 ausgebildet werden.Subsequently, an increased silicon layer 112 be formed on the first ILD layer, for example, by means of an epitaxial process. A second gate oxide layer 114 , a second gate 116 and a second source / drain region 118 can on the raised silicon layer 112 be formed. The second source / drain zone 118 can be a lightly doped zone 118b and a more heavily doped zone 118a contain. It can be a second ILD layer 120a on the second gate 116 and the raised silicon layer 112 be formed.

In der ersten ILD-Schicht 110a und der zweiten ILD-Schicht 120a kann ein Kontaktloch 122 ausgebildet werden und kann sich durch die erste ILD-Schicht 110a und die zweite Isolierschicht 120a hindurch erstrecken. Die Kontaktstruktur kann in dem Kontaktloch 122 ausgebildet sein und kann einen ersten ohmschen Kontakt 140 und einen zweiten ohmschen Kontakt 134 enthalten. Der erste ohmsche Kontakt 140 kann auf der ersten Source/Drain-Zone 108 angeordnet sein. Der erst ohmsche Kontakt 140 kann eine obere und untere ohmsche Kontaktschicht 130 und 136 enthalten. Die untere ohmsche Kontaktschicht 130 kann beispielsweise aus einer Kobalt-Silizidschicht bestehen, und die obere ohmsche Kontaktschicht 136 kann zum Beispiel aus einer Titan-Siliziumschicht gebildet sein. Der ohmsche Kontakt 134 kann lateral benachbart zu der zweiten Source/Drain-Zone 118 angeordnet sein und die zweite Source/Drain-Zone 118 kann im Wesentlichen fluchtend mit der Kontaktstruktur an dem zweiten ohmschen Kontakt 134 ausgebildet sein. Der zweite ohmsche Kontakt 134 kann zum Beispiel eine Titan-Siliziumschicht umfassen. Die Kontaktstruktur kann auch Sperr-Metallzonen 132a und 142a enthalten, die in dem Kontaktloch 122 ausgebildet sind. Die Sperr-Metallzonen 132a und 142a können zum Beispiel Titan und Titannitrid jeweils enthalten. Eine Metallschicht 150 kann auf der Sperr-Metallzone 142a ausgebildet werden.In the first ILD layer 110a and the second ILD layer 120a can be a contact hole 122 can be formed and can through the first ILD layer 110a and the second insulating layer 120a extend through. The contact structure may be in the contact hole 122 be formed and can make a first ohmic contact 140 and a second ohmic contact 134 contain. The first ohmic contact 140 can be on the first source / drain zone 108 be arranged. The first ohmic contact 140 can be an upper and lower ohmic contact layer 130 and 136 contain. The lower ohmic contact layer 130 may for example consist of a cobalt silicide layer, and the upper ohmic contact layer 136 For example, it may be formed of a titanium silicon layer. The ohmic contact 134 may be laterally adjacent to the second source / drain zone 118 be arranged and the second source / drain zone 118 may be substantially flush with the contact structure at the second ohmic contact 134 be educated. The second ohmic contact 134 For example, it may comprise a titanium silicon layer. The contact structure can also be barrier metal zones 132a and 142a included in the contact hole 122 are formed. The barrier metal zones 132a and 142a For example, titanium and titanium nitride may each be included. A metal layer 150 Can on the barrier metal zone 142a be formed.

Eine vertikale Dicke der ersten ohmschen Kontaktschicht 140 ist größer ausgebildet als eine laterale Dicke der zweiten ohmschen Kontaktschicht 134. Der erste ohmsche Kontakt 140 kann aus einem unterschiedlichen Material also anders als dem Material des zweiten ohmschen Kontaktes 134 hergestellt sein. Es sei darauf hingewiesen, dass dann, wenn die vertikale Dicke des ersten ohmschen Kontaktes 140 reduziert wird, der Kontaktwiderstand der ersten ohmschen Kontaktzone erhöht wird. Wenn jedoch die laterale Dicke der zweiten ohmschen Kontaktschicht 134 reduziert wird, wird der Kontaktwiderstand der zweiten ohmschen Zone reduziert.A vertical thickness of the first ohmic contact layer 140 is formed larger than a lateral thickness of the second ohmic contact layer 134 , The first ohmic contact 140 can therefore be made of a different material than the material of the second ohmic contact 134 be prepared. It should be noted that if the vertical thickness of the first ohmic contact 140 is reduced, the contact resistance of the first ohmic contact zone is increased. However, if the lateral thickness of the second ohmic contact layer 134 is reduced, the contact resistance of the second ohmic zone is reduced.

Wie in 2 veranschaulicht ist, kann gemäß einer anderen Ausführungsform der vorliegenden Erfindung eine Halbleitervorrichtung mit mehreren Ebenen gemäß der vorliegenden Erfindung eine abweichende Kontaktstruktur aufweisen, die in dem Kontaktloch 122 ausgebildet ist. Die in 2 veranschaulichte Ausführungsform kann ähnlich der Ausführungsform ausgebildet sein, die in 1 veranschaulicht ist und zwar was andere Aspekte betrifft. Beispielsweise können die Vielschicht-Gatestrukturen ähnlich sein, wie dies durch die Verwendung von gleichen Bezugszeichen angezeigt ist, um Gatestrukturen der Ausführungsform anzugeben, die in 1 veranschaulicht ist, obwohl der Klarheit halber eine detaillierte Beschreibung dieser ähnlichen Strukturen hier nicht wiederholt wird.As in 2 1, according to another embodiment of the present invention, a multi-level semiconductor device according to the present invention may have a different contact structure formed in the contact hole 122 is trained. In the 2 illustrated embodiment may be formed similar to the embodiment shown in FIG 1 is illustrated and that concerns other aspects. For example, the multilayer gate structures may be similar, as indicated by the use of like reference numerals, to indicate gate structures of the embodiment disclosed in US Pat 1 Although, for the sake of clarity, a detailed description of these similar structures will not be repeated here.

Wie in 2 dargestellt ist, kann bei dieser Ausführungsform die Halbleitervorrichtung mit mehreren Ebenen eine Kontaktstruktur mit einem ersten ohmschen Kontakt 181 umfassen, zum Beispiel in Form einer Kobalt-Silizidschicht, die auf der ersten Source/Drain-Zone 108 angeordnet ist. Die Kontaktstruktur kann ferner eine zweite ohmsche Kontaktzone 184a zum Beispiel in Form einer Titanschicht enthalten, die an den Seitenwänden des Kontaktloches 122 angeordnet ist. Im Gegensatz zu der Ausführungsform, die in 1 veranschaulicht ist, kann diese Ausführungsform eine Abdeckschicht (capping layer) 182 enthalten, die auf der ersten ohmschen Kontaktschicht 181 angeordnet ist und zwar in solcher Weise, dass die erste Sperr-Metallzone 184a auf der Abdeckschicht 182 angeordnet ist. Eine zweite Sperr-Metallzone 188a zum Beispiel in Form einer Titannitridschicht kann ebenfalls auf den Seitenwänden und auf dem Boden des Kontaktloches 122 angeordnet sein.As in 2 12, in this embodiment, the multi-level semiconductor device may have a contact structure with a first ohmic contact 181 comprise, for example in the form of a cobalt silicide layer, on the first source / drain zone 108 is arranged. The contact structure may further comprise a second ohmic contact zone 184a For example, in the form of a titanium layer included on the side walls of the contact hole 122 is arranged. In contrast to the embodiment, which in 1 is illustrated, this embodiment, a capping layer 182 included on the first ohmic contact layer 181 is arranged in such a way that the first barrier metal zone 184a on the cover layer 182 is arranged. A second barrier metal zone 188a for example in the form of a titanium nitride layer may also be on the sidewalls and at the bottom of the contact hole 122 be arranged.

Die in 2 veranschaulichte Kontaktstruktur kann einen zweiten ohmschen Kontakt 186 umfassen, der seitlich benachbart zu der zweiten Source/Drain-Zone 118 angeordnet ist. Der zweite ohmsche Kontakt 186 kann zum Beispiel Titansilizid enthalten. Die vertikale Dicke des ersten ohmschen Kontaktes 181 kann größer sein als eine laterale Dicke des zweiten ohmschen Kontaktes 186 und der erste ohmsche Kontakt 181 kann aus einem unterschiedlichen Material anders als demjenigen des zweiten ohmschen Kontaktes 186 gebildet sein.In the 2 illustrated contact structure may have a second ohmic contact 186 include laterally adjacent to the second source / drain region 118 is arranged. The second ohmic contact 186 may contain, for example, titanium silicide. The vertical thickness of the first ohmic contact 181 may be greater than a lateral thickness of the second ohmic contact 186 and the first ohmic contact 181 may be made of a different material than that of the second ohmic contact 186 be formed.

3 veranschaulicht eine Halbleitervorrichtung mit vielen Ebenen gemäß einer noch anderen Ausführungsform der vorliegenden Erfindung. Der Klarheit halber sind Einzelheiten von Merkmalen ähnlich denjenigen, die bereits beschrieben wurden, hier weggelassen. Wie bei den Ausführungsformen, die in den 1 and 2 veranschaulicht sind, kann bei dieser Ausführungsform die Halbleitervorrichtung vom Mehrfachebenen Typ eine Kontaktstruktur mit einem ersten ohmschen Kontakt 191 und einem zweiten ohmschen Kontakt 193 enthalten, die zum Beispiel aus Kobalt-Silizidschichten gebildet sind. Die Kontaktstruktur kann ferner eine Sperr-Metallzone 192a enthalten, die auf den Seitenwänden des Kontaktloches 122 angeordnet ist und auch auf dem ersten ohmschen Kontakt 191 angeordnet ist. Die Sperr-Metallzone kann zum Beispiel durch eine Titannitridschicht gebildet sein. 3 FIG. 12 illustrates a multi-level semiconductor device according to still another embodiment of the present invention. For the sake of clarity, details of features similar to those already described are omitted here. As with the embodiments included in the 1 and 2 In this embodiment, the multi-level type semiconductor device can be a contact structure having a first ohmic contact 191 and a second ohmic contact 193 which are formed, for example, from cobalt silicide layers. The contact structure may further include a barrier metal zone 192a included on the sidewalls of the contact hole 122 is arranged and also on the first ohmic contact 191 is arranged. The barrier metal zone may be formed, for example, by a titanium nitride layer.

Der erste und der zweite ohmsche Kontakt 191 und 193 können beispielsweise durch nicht konformes Niederschlagen eines Materials wie zum Beispiel mit Hilfe von PVD auf der ersten Source/Drain-Zone 108 ausgebildet werden derart, dass auch ein geringer Betrag des Materials an einer Seitenwand des Kontaktloches 122 benachbart der zweiten Source/Drain-Zone 118 niedergeschlagen wird. Das Material wie zum Beispiel Kobalt kann dann zum Beispiel mit Hilfe von RTS in ohmsche Kontakte 191 und 193 in Form von beispielsweise Kobalt-Silizidschichten umgewandelt werden. Insbesondere die Anwendung eines nicht konformen Niederschlagsprozesses kann dazu führen, dass die laterale Dicke des zweiten ohmschen Kontakts 193 geringer ist als die vertikale Dicke des ersten ohmschen Kontaktes 191, so dass zum Beispiel die laterale Dicke des zweiten ohmschen Kontaktes in der Größenordnung von 10 Å Dicke liegen kann.The first and the second ohmic contact 191 and 193 For example, by non-conforming deposition of a material such as by PVD on the first source / drain region 108 are formed such that even a small amount of the material on a side wall of the contact hole 122 adjacent the second source / drain region 118 is knocked down. The material, such as cobalt, can then be converted into ohmic contacts, for example, by means of RTS 191 and 193 in the form of, for example, cobalt silicide layers. In particular, the application of a non-compliant deposition process can result in the lateral thickness of the second ohmic contact 193 is less than the vertical thickness of the first ohmic contact 191 so that, for example, the lateral thickness of the second ohmic contact may be on the order of 10 Å thick.

4 veranschaulicht eine Halbleitervorrichtung mit mehreren Ebenen gemäß einer noch anderen Ausführungsform der vorliegenden Erfindung und die Vorrichtung enthält eine erste erhöhte Siliziumschicht 218 und eine zweite erhöhte Siliziumschicht 230. Das Substrat 200 kann zum Beispiel aus einem Siliziumsubstrat bestehen und kann zum Beispiel mit p-leitenden Dotierungsstoffen oder auch mit n-leitenden Dotierungsstoffen dotiert sein. Eine Isolierzone 202, zum Beispiel eine Seichtgraben-Isolierzone, kann in dem Substrat 200 angeordnet sein. Eine Gate-Oxidschicht 204, ein erstes Gate 206 und ein Gate-Abstandshalter 208 können auf der Isolierzone 202 angeordnet sein und können beispielsweise mit Hilfe von CVD- und Trockenätz-Prozessen ausgebildet werden. Eine erste Source/Drain-Zone 210 kann in dem Substrat 200 ausgebildet werden, und eine erste ILD-Schicht 214a kann auf dem Gate 206 und dem Substrat 200 angeordnet werden und kann mit Hilfe von zum Beispiel CVD- und CMP-Prozessen ausgebildet werden. Eine Abdeck-Oxidschicht 212 kann auf der resultierenden Struktur ausgebildet werden. 4 FIG. 10 illustrates a multi-level semiconductor device according to still another embodiment of the present invention, and the device includes a first raised silicon layer 218 and a second elevated silicon layer 230 , The substrate 200 may for example consist of a silicon substrate and may be doped, for example with p-type dopants or with n-type dopants. An isolation zone 202 For example, a shallow-ditch isolation zone may be present in the substrate 200 be arranged. A gate oxide layer 204 , a first gate 206 and a gate spacer 208 can on the insulated zone 202 can be arranged and can be formed for example by means of CVD and dry etching processes. A first source / drain zone 210 can in the substrate 200 be formed, and a first ILD layer 214a can on the gate 206 and the substrate 200 can be arranged and can be formed by means of, for example, CVD and CMP processes. A cover oxide layer 212 can be formed on the resulting structure.

Eine erste erhöhte Halbleiterschicht 218, zum Beispiel eine Siliziumschicht, kann auf der ersten ILD-Schicht 214a angeordnet werden und kann zum Beispiel mit Hilfe eines Epitaxial-Prozesses ausgebildet werden. Eine zweite Gate-Oxidschicht 220 und ein zweites Gate 222 können auf der ersten erhöhten Halbleiterschicht 218 angeordnet werden. Eine zweite Source/Drain-Zone 224 kann in der ersten erhöhten Halbleiterschicht 218 ausgebildet werden. Eine zweite ILD-Schicht 226a kann auf dem zweiten Gate 222 und der ersten erhöhten Halbleiterschicht 218 angeordnet werden.A first elevated semiconductor layer 218 For example, a silicon layer may be on the first ILD layer 214a can be arranged and can be formed for example by means of an epitaxial process. A second gate oxide layer 220 and a second gate 222 can on the first raised semiconductor layer 218 to be ordered. A second source / drain zone 224 may be in the first elevated semiconductor layer 218 be formed. A second ILD layer 226a can on the second gate 222 and the first raised semiconductor layer 218 to be ordered.

Eine zweite erhöhte Halbleiterschicht 230, zum Beispiel in Form einer Siliziumschicht, kann auf der zweiten ILD-Schicht 226a angeordnet werden und kann zum Beispiel mit Hilfe eines Epitaxial-Prozesses ausgebildet werden. Eine dritte Gate-Oxidschicht 232 und ein drittes Gate 234 können auf der zweiten erhöhten Halbleiterschicht 230 angeordnet werden. Eine dritte Source/Drain-Zone 236 kann in der zweiten erhöhten Halbleiterschicht 230 ausgebildet werden. Eine dritte ILD-Schicht 238a kann auf dem dritten Gate und der zweiten erhöhten Halbleiterschicht 230 angeordnet werden.A second raised semiconductor layer 230 , for example in the form of a silicon layer, may be on the second ILD layer 226a can be arranged and can be formed for example by means of an epitaxial process. A third gate oxide layer 232 and a third gate 234 can on the second raised semiconductor layer 230 to be ordered. A third source / drain zone 236 may be in the second raised semiconductor layer 230 be formed. A third ILD layer 238a may be on the third gate and the second raised semiconductor layer 230 to be ordered.

Ein Kontaktloch 246 kann in der ersten, der zweiten und in der dritten ILD-Schicht 214a, 226a und 238 jeweils ausgebildet werden. Ein erster ohmscher Kontakt 253 kann auf der ersten Source/Drain-Zone 210 angeordnet werden und es können ein oder mehrere andere ohmsche Kontakte 256 entlang den Seitenwänden des Kontaktloches 246 angeordnet werden. Die ohmschen Kontakte 256 können beispielsweise Titansilizid enthalten. Einer der ohmschen Kontakte 256 kann lateral benachbart zu der zweiten Source/Drain-Zone 224 angeordnet werden. Der erste ohmsche Kontakt 253 kann eine untere ohmsche Schicht 250 zum Beispiel in Form einer Kobalt-Silizidschicht enthalten und auch eine obere ohmsche Schicht 252 zum Beispiel in Form einer Titan-Silizidschicht enthalten. Die vertikale Dicke der ersten ohmschen Kontaktschicht 253 kann größer sein als eine laterale Dicke des anderen ohmschen Kontaktes bzw. Kontaktschichten 256 und die erste ohmsche Kontaktschicht kann ein Material enthalten, welches von demjenigen des zweiten ohmschen Kontakts 256 verschieden ist. Eine erste Sperr-Metallzone 254a, zum Beispiel in Form einer Titanschicht, kann an den Seitenwänden des Kontaktloches 246 angeordnet werden. Eine zweite Sperr-Metallschicht 258 kann auf der ersten Sperr-Metallzone 254a ausgebildet werden und es kann eine Metallschicht 260 auf der zweiten Sperr-Metallzone 258 ausgebildet werden.A contact hole 246 can be in the first, second and third ILD layer 214a . 226a and 238 each be trained. A first ohmic contact 253 can be on the first source / drain zone 210 can be arranged and there may be one or more other ohmic contacts 256 along the side walls of the contact hole 246 to be ordered. The ohmic contacts 256 For example, they may contain titanium silicide. One of the ohmic contacts 256 may be laterally adjacent to the second source / drain zone 224 to be ordered. The first ohmic contact 253 can be a lower ohmic layer 250 for example, in the form of a cobalt silicide layer and also an upper ohmic layer 252 for example, in the form of a titanium silicide layer. The vertical thickness of the first ohmic contact layer 253 can be greater than a lateral thickness of the other ohmic contact or contact layers 256 and the first ohmic contact layer may include a material different from that of the second ohmic contact 256 is different. A first barrier metal zone 254a , for example in the form of a titanium layer, may be on the sidewalls of the contact hole 246 to be ordered. A second barrier metal layer 258 can on the first barrier metal zone 254a be formed and it can be a metal layer 260 on the second barrier metal zone 258 be formed.

Es werden nun Verfahren zur Herstellung der Halbleitervorrichtungen mit mehreren Ebenen gemäß den Ausführungsformen der vorliegenden Erfindung im Folgenden beschrieben. Die 5A bis 5F veranschaulichen Stufen bei einem Herstellungsverfahren zur Herstellung der Halbleitervorrichtung mit mehreren Ebenen nach 1. Wie in 5A veranschaulicht ist, wird ein Substrat 100, zum Beispiel ein Halbleitersubstrat wie ein Siliziumsubstrat vorgesehen. Das Substrat 100 kann mit zum Beispiel p-leitenden oder n-leitenden Dotierungsstoffen dotiert sein. Die Isolierzone 101 kann in dem Substrat 100 zum Beispiel mit Hilfe eines STI-Prozesses ausgebildet werden. Die Gate-Oxidschicht 102 kann auf dem Substrat 100 ausgebildet werden und das erste Gate 104 und ein Gate-Abstandshalter 106 können zum Beispiel mit Hilfe eines CVD- und Trockenätz-Prozesses ausgebildet werden. Die erste Source/Drain-Zone 108, welche eine schwer dotierte Zone 108a und eine leicht dotierte Zone 108b aufweist, kann in dem Substrat 100 beispielsweise mit Hilfe eines Ionenimplantationsprozesses (IIP) ausgebildet werden. Es kann dann eine erste ILD-Schicht 110 auf dem Gate 104 und dem Substrat 100 zum Beispiel mit Hilfe von CVD- und CMP-Prozessen ausgebildet werden.Now, methods for manufacturing the multi-level semiconductor devices according to the embodiments of the present invention will be described below. The 5A to 5F illustrate stages in a fabrication process for fabricating the multi-level semiconductor device 1 , As in 5A is illustrated, becomes a substrate 100 , For example, a semiconductor substrate such as a silicon substrate provided. The substrate 100 may be doped with, for example, p-type or n-type dopants. The isolation zone 101 can in the substrate 100 for example, with the help of an STI process. The gate oxide layer 102 can on the substrate 100 be formed and the first gate 104 and a gate spacer 106 For example, they may be formed using a CVD and dry etching process. The first source / drain zone 108 , which is a heavily doped zone 108a and a lightly doped zone 108b may be in the substrate 100 For example, be formed using an ion implantation process (IIP). It can then be a first ILD layer 110 on the gate 104 and the substrate 100 For example, be formed using CVD and CMP processes.

Wie in 5B veranschaulicht ist, kann die erhöhte Halbleiterschicht 112 zum Beispiel in Form einer Siliziumschicht zum Beispiel mit Hilfe eines Epitaxial- oder CVD-Prozesses ausgebildet werden und zwar auf der ersten ILD-Schicht 110. Die zweite Gate-Oxidschicht 114 und das zweite Gate 116 können dann auf der erhöhten Siliziumschicht 112 ausgebildet werden. Die zweite Source/Drain-Zone 118 kann in der erhöhten Siliziumschicht 112 ausgebildet werden und kann die schwer dotierte Zone 118a und die leicht dotierte Zone 118b enthalten. Eine zweite ILD-Schicht (nicht gezeigt) kann dann auf dem zweiten Gate 116 und der erhöhten Siliziumschicht 112 ausgebildet werden, wonach dann ein Kontaktloch 122 von einer oberen Oberfläche 155 aus durch die zweite ILD-Schicht und die erste ILD-Schicht 110 ausgebildet wird. Bei der Darstellung bezeichnen die Bezugszeichen 110a und 120a die erste bzw. zweite ILD-Schicht nachdem das Kontaktloch 122 darin ausgebildet worden ist.As in 5B is illustrated, the raised semiconductor layer 112 for example, in the form of a silicon layer, for example by means of an epitaxial or CVD process, on the first ILD layer 110 , The second gate oxide layer 114 and the second gate 116 can then be on the raised silicon layer 112 be formed. The second source / drain zone 118 can in the raised silicon layer 112 can be formed and the heavily doped zone 118a and the lightly doped zone 118b contain. A second ILD layer (not shown) may then be on the second gate 116 and the raised silicon layer 112 be formed, which then a contact hole 122 from an upper surface 155 out through the second ILD layer and the first ILD layer 110 is trained. In the illustration, the reference numerals designate 110a and 120a the first and second ILD layers after the contact hole 122 has been trained therein.

Wie in 5C veranschaulicht ist, kann eine erste vorläufige ohmsche Kontaktschicht 124 in dem Kontaktloch 122 und auf der zweiten Source/Drain-Zone 118 ausge bildet werden. Die erste vorläufige ohmsche Kontaktschicht 124 besteht in bevorzugter Weise aus einer Kobalt (Co) Schicht und kann zum Beispiel mit Hilfe eines PVD-Prozesses ausgebildet werden. Eine Abdeckschicht (capping layer) 126 kann auf der ersten vorläufigen ohmschen Kontaktschicht 124 ausgebildet werden. Die Abdeckschicht 126 kann zum Beispiel aus Titannitrid (TiN) gebildet sein und kann mit Hilfe von zum Beispiel einem PVD-Prozess ausgebildet werden. Wenn ein PVD-Prozess oder ähnlicher Prozess verwendet wird, können die erste vorläufige ohmsche Kontaktschicht 124 und die Abdeckschicht 126 auch auf der oberen Oberfläche 155 der zweiten ILD-Schicht ausgebildet werden. Aufgrund der nicht konformen Natur von PVD werden jedoch die erste vorläufige ohmsche Kontaktschicht 124 und die Abdeckschicht 126 zum größten Teil nicht an den Seitenwänden des Kontaktloches 122 ausgebildet. Insbesondere werden die erste vorläufige ohmsche Kontaktschicht 124 und die Abdeckschicht 126 nicht daneben oder lateral zu der ersten ILD-Schicht 110a und der zweiten ILD-Schicht 120a ausgebildet, möglicherweise mit der Ausnahme einer Zone nahe der oberen Oberfläche 155.As in 5C can be illustrated, a first preliminary ohmic contact layer 124 in the contact hole 122 and on the second source / drain zone 118 be formed. The first preliminary ohmic contact layer 124 is preferably a cobalt (Co) layer and can be formed, for example, by means of a PVD process. A capping layer 126 may be on the first preliminary ohmic contact layer 124 be formed. The cover layer 126 For example, it may be formed of titanium nitride (TiN) and may be formed by, for example, a PVD process. If a PVD process or similar process is used, the first preliminary ohmic contact layer may be 124 and the cover layer 126 also on the upper surface 155 the second ILD layer are formed. However, due to the non-compliant nature of PVD, the first preliminary ohmic contact layer becomes 124 and the cover layer 126 for the most part not on the side walls of the contact hole 122 educated. In particular, the first preliminary ohmic contact layer becomes 124 and the cover layer 126 not adjacent or lateral to the first ILD layer 110a and the second ILD layer 120a formed, possibly with the exception of a zone near the top surface 155 ,

Wie in 5D veranschaulicht ist, kann eine RTS-Schicht auf der ersten vorläufigen ohmschen Kontaktschicht 124 und der Abdeckschicht 126 auf der Source/Drain-Zone 108 ausgebildet werden, um die untere ohmsche Schicht 130 zu bilden zum Beispiel durch Ändern der ersten vorläufigen ohmschen Kontaktschicht 124 von Kobalt in Kobaltsilizid. Jedoch werden die erste vorläufige ohmsche Kontaktschicht 124 und die Abdeckschicht auf der oberen Oberfläche 155 der zweiten ILD-Schicht 120a nicht in ein Kobaltsilizid geändert und werden stattdessen mit Hilfe eines Feuchtabstreifprozesses entfernt. Die untere ohmsche Kontaktschicht 130 wird jedoch durch den Feuchtabstreifprozess nicht entfernt.As in 5D 1, an RTS layer may be formed on the first preliminary ohmic contact layer 124 and the cover layer 126 on the source / drain zone 108 be formed to the lower ohmic layer 130 for example, by changing the first preliminary ohmic contact layer 124 of cobalt in cobalt silicide. However, the first temporary ohmic contact layer becomes 124 and the cover layer on the upper surface 155 the second ILD layer 120a are not changed to a cobalt silicide and instead are removed using a wet wiping process. The lower ohmic contact layer 130 however, it is not removed by the wet wiping process.

Wie in 5E gezeigt ist, kann eine zweite vorläufige ohmsche Kontaktschicht 132 in dem Kontaktloch ausgebildet werden zum Beispiel mit Hilfe eines konformen Prozesses wie einem CVD-Prozess. Der zweite vorläufige ohmsche Kontakt 132 besteht in bevorzugter Weise aus Titan. Es sei darauf hingewiesen, dass im Gegensatz zum Niederschlagen der ersten vorläufigen ohmschen Kontaktschicht 124 und der Abdeck schicht 126 die zweite vorläufige ohmsche Kontaktschicht konform auf den Seitenwänden des Kontaktloches 122 niedergeschlagen wird. Speziell wird die zweite vorläufige ohmsche Kontaktschicht 132 an der Seitenwand des Kontaktloches 122 daneben oder auch lateral zu der zweiten Source/Drain-Zone 118 niedergeschlagen. Die zweite vorläufige ohmsche Kontaktschicht 132 neben der zweiten Source/Drain-Zone 118 kann in einen zweiten ohmschen Kontakt 134 geändert werden beispielsweise unter Anwendung von RTS, um das Titan in Titansilizid umzuwandeln. Das RTS-Verfahren kann auch zur Ausbildung der oberen ohmschen Schicht 136 verwendet werden.As in 5E A second preliminary ohmic contact layer may be shown 132 are formed in the contact hole, for example, by means of a compliant process such as a CVD process. The second provisional ohmic contact 132 is preferably made of titanium. It should be noted that unlike deposition of the first preliminary ohmic contact layer 124 and the cover layer 126 the second preliminary ohmic contact layer conforms to the sidewalls of the contact hole 122 is knocked down. Specifically, the second preliminary ohmic contact layer becomes 132 on the side wall of the contact hole 122 next to or laterally to the second source / drain zone 118 dejected. The second preliminary ohmic contact layer 132 next to the second source / drain zone 118 can be in a second ohmic contact 134 for example, using RTS to convert the titanium to titanium silicide. The RTS process can also be used to form the upper ohmic layer 136 be used.

Bei der Ausbildung des zweiten ohmschen Kontaktes 134 kann die zweite Source/Drain-Zone 118 durch den RTS-Silizidierungsprozess verbraucht werden. Demzufolge, wenn die laterale Dicke der zweiten ohmschen Kontaktschicht 134 signifikant erhöht wird, wird die dotierte Zone 118a der zweiten Source/Drain-Zone 118 verbraucht, was zu einem reduzierten Strom führt. Bei der Ausbildung der ersten ohmschen Kontaktschicht 140 kann die erste Source/Drain-Zone 108 durch den RTS-Silizidierungsprozess verbraucht werden ohne dabei in signifikanter Weise den Strom zu beeinflussen. Somit kann eine vertikale Dicke des ersten ohmschen Kontaktes 140 größer sein als eine laterale Dicke des zweiten ohmschen Kontaktes 134.In the formation of the second ohmic contact 134 may be the second source / drain zone 118 consumed by the RTS silicidation process. Accordingly, when the lateral thickness of the second ohmic contact layer 134 is significantly increased, becomes the doped zone 118a the second source / drain zone 118 consumed, resulting in a reduced current. In the formation of the first ohmic contact layer 140 may be the first source / drain zone 108 consumed by the RTS silicidation process without significantly affecting the current. Thus, a vertical thickness of the first ohmic contact 140 greater than a lateral thickness of the second ohmic contact 134 ,

Wie in 5F veranschaulicht ist, kann eine Sperr-Metallschicht 142 auf der zweiten vorläufigen ohmschen Kontaktschicht 132 ausgebildet werden. Die Sperr-Metallschicht 142 kann aus Titannitrid (TiN) gebildet sein und kann zum Beispiel mit Hilfe eines CVD-Prozesses ausgebildet werden. Die Metallschicht 150 kann dann auf der Sperr-Metallschicht 142 ausgebildet werden. Ein Prozess wie beispielsweise ein Planierungsprozess unter Anwendung von CMP kann dazu verwendet werden, um die Oberfläche der Halbleitervorrichtung mit den mehreren Ebenen zu planieren. Bei den Darstellungen zeigen die erste und die zweite Sperr-Metallzone 132a und 142a die zweite vorläufige ohmsche Kontaktschicht und die Sperr-Metallschichten 132 und 142 jeweils nach der Planierung an.As in 5F Illustrated is a barrier metal layer 142 on the second preliminary ohmic contact layer 132 be formed. The barrier metal layer 142 may be formed of titanium nitride (TiN) and may be formed by, for example, a CVD process. The metal layer 150 can then on the barrier metal layer 142 be formed. A process such as a planarization process using CMP may be used to planarize the surface of the multi-level semiconductor device. In the illustrations show the first and the second barrier metal zone 132a and 142a the second preliminary ohmic contact layer and the barrier metal layers 132 and 142 each after the planing.

Die 6A–6C veranschaulichen Stufen eines anderen Herstellungsverfahrens für eine Halbleitervorrichtung mit mehreren Ebenen gemäß 1. Der Übersichtlichkeit halber sind Einzelheiten der Ausbildung von Merkmalen ähnlich denjenigen, die bereits beschrieben worden sind, weggelassen. Wie in 6A gezeigt ist, kann das Substrat 100 eine Isolierzone 101, eine Gate-Oxidschicht 102, ein erstes Gate 104 und einen Gate-Abstandshalter 106, eine erste Source/Drain-Zone 108, eine erste ILD-Schicht 110a, eine erhöhte Halbleiterschicht 112, eine zweite Gate-Oxidschicht 114, ein zweites Gate 116, eine zweite Source-Drain-Zone 118 und eine zweite ILD-Schicht 120a aufweisen, die darauf ausgebildet ist, und es kann ein Kontaktloch 122 in der ersten und der zweiten ILD-Schicht 110a bzw. 120a ausgebildet sein. Eine erste vorläufige ohmsche Kontaktschicht 160 kann in dem Kontaktloch 122 und auf der zweiten S/D-Zone 120a ausgebildet sein. Die erste vorläufige ohmsche Kontaktschicht 160 kann in bevorzugter Weise aus einer Kobaltschicht bestehen und kann durch einen nicht konformen Niederschlagsprozess wie zum Beispiel einem PVD-Prozess ausgebildet werden.The 6A - 6C illustrate steps of another manufacturing method for a multi-level semiconductor device according to FIG 1 , For the sake of clarity, details of the formation of features similar to those already described are omitted. As in 6A The substrate can be shown 100 an insulating zone 101 , a gate oxide layer 102 , a first gate 104 and a gate spacer 106 , a first source / drain zone 108 , a first ILD layer 110a , an elevated semiconductor layer 112 , a second gate oxide layer 114 , a second gate 116 , a second source-drain zone 118 and a second ILD layer 120a have formed thereon, and there may be a contact hole 122 in the first and second ILD layers 110a respectively. 120a be educated. A first preliminary ohmic contact layer 160 can in the contact hole 122 and on the second S / D zone 120a be educated. The first preliminary ohmic contact layer 160 may preferably consist of a cobalt layer and may be formed by a non-compliant precipitation process such as a PVD process.

Wie in 6B veranschaulicht ist, kann eine zweite vorläufige ohmsche Kontaktschicht 164 in dem Kontaktloch 122 ausgebildet werden. Die zweite vorläufige ohmsche Kontaktschicht 164 besteht in bevorzugter Weise aus Titan und kann durch einen konformen Prozess wie beispielsweise einem CVD-Prozess ausgebildet werden. Die zweite vorläufige ohmsche Kontaktschicht kann durch Ausführen von RTS in zum Beispiel eine Titan-Silizidschicht an den Zonen der ersten Source/Drain-Zone 108 und daneben oder lateral zu der zweiten Source/Drain-Zone 118 geändert werden, um die erste ohmsche Kontaktschicht 170 bzw. die ohmsche Kontaktschicht 166 auszubilden.As in 6B is illustrated, a second preliminary ohmic contact layer 164 in the contact hole 122 be formed. The second preliminary ohmic contact layer 164 is preferably titanium and may be formed by a conforming process such as a CVD process. The second preliminary ohmic contact layer may be formed by performing RTS on, for example, a titanium silicide layer at the regions of the first source / drain region 108 and adjacent or laterally to the second source / drain zone 118 be changed to the first ohmic contact layer 170 or the ohmic contact layer 166 train.

Wie in 6C veranschaulicht ist kann ein Sperr-Metallschicht 172 auf der zweiten vorläufigen ohmschen Kontaktschicht 164 ausgebildet werden. Die Sperr-Metallschicht 172 kann zum Beispiel aus einer Titannitridschicht bestehen und kann mit Hilfe eines konformen Prozesses wie beispielsweise eines CVD-Prozesses ausgebildet werden. Als nächstes kann eine Metallschicht (nicht gezeigt) niedergeschlagen werden, um das Kontaktloch 122 zu füllen, und es kann die Oberfläche der Halbleitervorrichtung mit den mehreren Ebenen planiert werden, um die in 1 veranschaulichte Vorrichtung zu erhalten.As in 6C Illustrated may be a barrier metal layer 172 on the second preliminary ohmic contact layer 164 be formed. The barrier metal layer 172 For example, it may consist of a titanium nitride layer and may be formed by means of a conforming process such as a CVD process. Next, a metal layer (not shown) may be deposited around the contact hole 122 to fill, and the surface of the multi-level semiconductor device can be leveled to the in 1 to obtain illustrated device.

Die 7A und 7B veranschaulichen Stufen eines Herstellungsverfahrens zur Herstellung einer Halbeitervorrichtung mit mehreren Ebenen gemäß 2. Der Übersichtlichkeit halber sind Einzelheiten der Ausbildung von Merkmalen ähnlich denjenigen, die bereits beschrieben wurden, weggelassen. Wie in 7A veranschaulicht ist, enthält ein Substrat 100 eine Isolierzone 101, eine Gate-Oxidschicht 102, das erste Gate 104 und den Gate-Abstandshalter 106, die erste Source/Drain-Zone 108, die erste ILD-Schicht 110a, die erhöhte Halbleiterschicht 112, die zweite Gate-Oxidschicht 114, das zweite Gate 116, die zweite Source/Drain-Zone 118 und die zweite ILD-Schicht 120a, die darauf ausgebildet ist, und kann auch ein Kontaktloch 122 aufweisen, welches in der ersten bzw. zweiten ILD-Schicht 110a und 120a ausgebildet ist. Eine erste vorläufige ohmsche Schicht 180 kann in dem Kontaktloch 122 ausgebildet sein. Die erste vorläufige ohmsche Schicht 180 besteht in bevorzugter Weise aus einer Kobaltschicht und kann mit Hilfe eines nicht konformen Prozesses wie beispielsweise eines PVD-Prozesses ausgebildet werden. Es kann eine Abdeckschicht 182 auf der ersten vorläufigen ohmschen Schicht 180 beispielsweise mit Hilfe eines PVD-Prozesses ausgebildet werden.The 7A and 7B illustrate stages of a manufacturing process for producing a multi-level semiconductor device according to FIG 2 , For the sake of clarity, details of the formation of features similar to those already described are omitted. As in 7A is illustrated contains a substrate 100 an insulating zone 101 , a gate oxide layer 102 , the first gate 104 and the gate spacer 106 , the first source / drain zone 108 , the first ILD layer 110a , the elevated semiconductor layer 112 , the second gate oxide layer 114 , the second gate 116 , the second source / drain zone 118 and the second ILD layer 120a which is formed thereon, and may also have a contact hole 122 which in the first and second ILD layer 110a and 120a is trained. A first preliminary ohmic layer 180 can in the contact hole 122 be educated. The first preliminary ohmic layer 180 is preferably a cobalt layer and may be formed by a non-conforming process such as a PVD process. It can be a cover layer 182 on the first temporary ohmic layer 180 be formed for example by means of a PVD process.

Wie in 7B veranschaulicht ist, kann eine zweite vorläufige ohmsche Kontaktschicht 184 in dem Kontaktloch 122 ausgebildet werden. Die zweite vorläufige ohmsche Kontaktschicht 184 kann aus Titan bestehen und kann durch einen konformen Prozess wie beispielsweise einem CVD-Prozess ausgebildet werden. Eine Zone der zweiten vorläufigen ohmschen Kontaktschicht 184 seitlich zu der zweiten Source/Drain-Zone 118 kann geändert werden und zwar durch ein RTS-Verfahren, um eine ohmsche Kontaktschicht 186 wie beispielsweise eine Titan-Silizidschicht zu bilden. Eine Sperr-Metallschicht (nicht gezeigt) zum Beispiel in Form einer Titannitridschicht kann dann in dem Kontaktloch 122 ausgebildet werden gefolgt von der Ausbildung einer Metallschicht (nicht gezeigt), welche das Kontaktloch füllt, und gefolgt von einer Planierung, um die in 2 veranschaulichte Vorrichtung zu erhalten.As in 7B is illustrated, a second preliminary ohmic contact layer 184 in the contact hole 122 be formed. The second preliminary ohmic contact layer 184 can be made of titanium and can be formed by a compliant process such as a CVD process. A zone of the second preliminary ohmic contact layer 184 laterally to the second source / drain zone 118 can be changed by an RTS method to an ohmic contact layer 186 such as to form a titanium silicide layer. A barrier metal layer (not shown), for example in the form of a titanium nitride layer, may then be in the contact hole 122 followed by the formation of a metal layer (not shown) which fills the contact hole and followed by a planarization to form the in 2 to obtain illustrated device.

Die 8A bis 8C veranschaulichen Stufen eines Herstellungsverfahrens für eine Halbleitervorrichtung mit mehreren Ebenen gemäß 3. Der Klarheit halber sind Einzelheiten der Ausbildung von Merkmalen ähnlich denjenigen, die bereits beschrieben wurden, weggelassen. Wie in 8A veranschaulicht ist, kann ein Substrat 100 eine Isolierzone 101, eine Gate-Oxidschicht 102, ein erstes Gate 104 und einen Gate-Abstandshalter 106, eine erste Source/Drain-Zone 108, eine erste ILD-Schicht 110a, eine erhöhte Halbleiterschicht 112, eine zweite Gate-Oxidschicht 114, ein zweites Gate 116, eine zweite Source/Drain-Zone 118 und eine darauf ausgebildete zweite ILD-Schicht 120a aufweisen und es kann auch ein Kontaktloch 122 in der ersten bzw. zweiten ILD-Schicht 110a und 120a ausgebildet sein. Eine erste vorläufige ohmsche Schicht 190 kann in dem Kontaktloch 122 ausgebildet sein. Die erste vorläufige ohmsche Schicht 190 besteht in bevorzugter Weise aus einer Kobaltschicht und kann mit Hilfe eines nicht konformen Prozesses wie beispielsweise eines PVD-Prozesses ausgebildet werden. Es sei darauf hingewiesen, dass obwohl ein nicht konformer Prozess wie der PVD-Prozess verwendet werden kann, so dass die erste vorläufige ohmsche Schicht 190 vorläufig auf der ersten Source/Drain-Zone 108 ausgebildet wird, eine kleine Menge der ersten vorläufigen ohmschen Schicht 190 auch an einer Seitenwand des Kontaktloches 120 benachbart zu der zweiten Source/Drain-Zone 118 niedergeschlagen werden kann.The 8A to 8C illustrate stages of a manufacturing process for a multi-level semiconductor device according to FIG 3 , For the sake of clarity, details of the formation of features similar to those already described are omitted. As in 8A can be a substrate 100 an insulating zone 101 , a gate oxide layer 102 , a first gate 104 and a gate spacer 106 , a first source / drain zone 108 , a first ILD layer 110a , an elevated semiconductor layer 112 , a second gate oxide layer 114 , a second gate 116 , a second source / drain zone 118 and a second ILD layer formed thereon 120a and it can also be a contact hole 122 in the first and second ILD layers, respectively 110a and 120a be educated. A first preliminary ohmic layer 190 can in the contact hole 122 be educated. The first preliminary ohmic layer 190 is preferably a cobalt layer and may be formed by a non-conforming process such as a PVD process. It should be noted that although a non-compliant process such as the PVD process can be used, so that the first preliminary resistive layer 190 provisionally on the first source / drain zone 108 is formed, a small amount of the first preliminary ohmic layer 190 also on a side wall of the contact hole 120 adjacent to the second source / drain zone 118 can be put down.

Wie in 8B gezeigt ist kann eine Sperr-Metallschicht 192 in dem Kontaktloch 122 ausgebildet werden. Die Sperr-Metallschicht 192 kann zum Beispiel aus einer Titannitridschicht bestehen und kann mit Hilfe eines konformen Prozesses wie beispielsweise einem CVD-Prozess ausgebildet werden.As in 8B Shown is a barrier metal layer 192 in the contact hole 122 be formed. The barrier metal layer 192 For example, it may consist of a titanium nitride layer and may be formed using a conforming process such as a CVD process.

Wie in 8C veranschaulicht ist kann die erste vorläufige ohmsche Schicht 190 durch RTS geändert werden, um eine ohmsche Kontaktschicht 191 auf der ersten Source/Drain-Zone 108 auszubilden und um eine ohmsche Kontaktschicht 193 benachbart der zweiten Source/Drain-Zone 118 herzustellen. Die ohmschen Kontaktschichten 191 und 193 können zum Beispiel aus Kobalt-Silizidschichten gebildet sein. Die Ausbildung einer Metallschicht (nicht gezeigt), welche das Kontaktloch füllt und der Planie rungsvorgang können dann anschließend durchgeführt werden, um die in 3 veranschaulichte Vorrichtung zu erhalten.As in 8C Illustrated may be the first preliminary ohmic layer 190 be changed by RTS to an ohmic contact layer 191 on the first source / drain zone 108 form and an ohmic contact layer 193 adjacent the second source / drain region 118 manufacture. The ohmic contact layers 191 and 193 For example, they may be formed of cobalt silicide layers. The formation of a metal layer (not shown) which fills the contact hole and the planarization process can then be performed subsequently to the in 3 to obtain illustrated device.

Die 9A bis 9D veranschaulichen Stufen eines Herstellungsverfahrens zur Herstellung einer Halbleitervorrichtung mit mehreren Ebenen gemäß 4. Der Klarheit halber sind Einzelheiten der Ausbildung von Merkmalen ähnlich denjenigen, die bereits beschrieben worden sind, hier weggelassen. Wie in 9A dargestellt ist, kann ein Substrat 200 eine Isolierzone 202, eine Gate-Oxidschicht 204, ein erstes Gate 206 und einen Gate-Abstandshalter 208 aufweisen, wobei eine erste Source/Drain-Zone 210 darauf ausgebildet ist. Das erste Gate 206 und der Gate-Abstandshalter 208 können eine Abdeck-Oxidschicht 212 aufweisen, die darauf ausgebildet ist. Eine erste ILD-Schicht 214 kann auf dem Gate 206 und dem Substrat 200 zum Beispiel durch einen CVD- Prozess und einen CMP-Prozess ausgebildet werden. Ein erstes vorläufiges Kontaktloch 216 kann in der ersten ILD-Schicht 214 ausgebildet werden, welches die ersten Seitenwände 215 der ersten ILD-Schicht 214 freilegt. Es kann eine erste erhöhte Halbleiterschicht 218 auf der ersten ILD-Schicht 214 zum Beispiel durch Niederschlagen von Silizium unter Verwendung eines Epitaxial-Prozesses ausgebildet werden und kann sich über das erste vorläufige Kontaktloch 216 hinweg erstrecken.The 9A to 9D illustrate stages of a fabrication process for fabricating a multi-level semiconductor device according to FIG 4 , For the sake of clarity, details of the formation of features similar to those already described are omitted here. As in 9A may be a substrate 200 an insulating zone 202 , a gate oxide layer 204 , a first gate 206 and a gate spacer 208 having a first source / drain zone 210 trained thereon. The first gate 206 and the gate spacer 208 can be a cover oxide layer 212 have formed thereon. A first ILD layer 214 can on the gate 206 and the substrate 200 For example, be formed by a CVD process and a CMP process. A first preliminary contact hole 216 can in the first ILD layer 214 be formed, which is the first side walls 215 the first ILD layer 214 exposes. It may be a first raised semiconductor layer 218 on the first ILD layer 214 For example, by depositing silicon using an epitaxial process, it may be formed over the first preliminary via 216 extend.

Wie in 9B veranschaulicht ist kann die zweite Gate-Oxidschicht 220 auf der ersten erhöhten Halbleiterschicht 218 ausgebildet werden. Das zweite Gate 222 und die zweite Source/Drain-Zone 224 können auf der erhöhten Halbleiterschicht 218 ausgebildet werden. Eine zweite ILD-Schicht 226 kann auf dem zweiten Gate 222 und der ersten erhöhten Halbleiterschicht 218 ausgebildet werden. Ein zweites vorläufiges Kontaktloch 228 kann in der zweiten ILD-Schicht 227 ausgebildet werden, welches die zweiten Seitenwände 227 der ersten ILD-Schicht 226 freilegt. Die zweite erhöhte Halbleiterschicht 230 kann auf der zweiten ILD-Schicht 226 zum Beispiel durch Niederschlagen von Silizium unter Anwendung eines Epitaxial-Prozesses ausgebildet werden und kann sich über das zweite vorläufige Kontaktloch 228 hinweg erstrecken. Die dritte Gate-Oxidschicht 232, das dritte Gatte 234 und die dritte Source/Drain-Zone 236 können in der zweiten erhöhten Halbleiterschicht 230 ausgebildet werden. Es kann eine dritte ILD- Schicht 238 auf dem dritten Gate 234 und der zweiten erhöhten Siliziumschicht 230 ausgebildet werden.As in 9B Illustrated is the second gate oxide layer 220 on the first raised semiconductor layer 218 be formed. The second gate 222 and the second source / drain region 224 can on the raised semiconductor layer 218 be formed. A second ILD layer 226 can on the second gate 222 and the first raised semiconductor layer 218 be formed. A second preliminary contact hole 228 can in the second ILD layer 227 be formed, which the second side walls 227 the first ILD layer 226 exposes. The second raised semiconductor layer 230 can on the second ILD layer 226 for example, may be formed by depositing silicon using an epitaxial process and may be via the second preliminary via 228 extend. The third gate oxide layer 232 , the third husband 234 and the third source / drain region 236 can in the second raised semiconductor layer 230 be formed. It can be a third ILD layer 238 on the third gate 234 and the second raised silicon layer 230 be formed.

Wie in 9C veranschaulicht ist, kann eine Hart-Maskenschicht 239 auf der dritten ILD-Schicht 238 ausgebildet werden. Ein Kontaktloch 246 kann in der ersten bzw. der zweiten bzw. der dritten ILD-Schicht 214, 226 und 238 ausgebildet werden. Das Kontaktloch 246 kann unter Verwendung eines herkömmlichen Prozesses zum Beispiel eines fotolithographischen Prozesses und eines Ätzprozesses ausgebildet werden und kann die an früherer Stelle ausgebildeten Kontaktlöcher 216, 228 umschließen. Bei den Darstellungen bezeichnen die Bezugszeichen 214a, 226a und 238 die erste bzw. die zweite bzw. die dritte ILD-Schicht nach der Ausbildung des Kontaktloches 246.As in 9C can be a hard mask layer 239 on the third ILD layer 238 be formed. A contact hole 246 may be in the first, second and third ILD layers, respectively 214 . 226 and 238 be formed. The contact hole 246 can be formed using a conventional process of, for example, a photolithographic process and an etching process, and can form the contact holes formed earlier 216 . 228 enclose. In the illustrations, the reference numerals designate 214a . 226a and 238 the first and the second and the third ILD layer after the formation of the contact hole 246 ,

Wie in 9D veranschaulicht ist, kann eine ohmsche Bodenkontaktschicht 250 auf der ersten Source/Drain-Zone 210 ausgebildet werden zum Beispiel durch nicht konformes Niederschlagen einer vorläufigen ohmschen Kontaktschicht zum Beispiel aus Kobalt (nicht gezeigt) und durch Umwandeln derselben durch RTS zum Beispiel in Kobaltsilizid. Es kann eine zweite vorläufige ohmsche Kontaktschicht 254 zum Beispiel in Form einer Titanschicht in dem Kontaktloch 246 mit Hilfe eines konformen Niederschlagsprozesses ausgebildet werden. Zonen der zweiten vorläufigen ohmschen Kontaktschicht 254 neben der zweiten Source/Drain-Zone 224 und der dritten Source/Drain-Zone 236 können in seitliche ohmsche Kontaktschichten 256 mit Hilfe des RTS-Verfahrens umgeändert werden zum Beispiel in Titan-Silizidschichten. Zusätzlich kann eine Zone der zweiten vorläufigen ohmschen Kontaktschicht 254 auf der ersten Source/Drain-Zone 210 in eine ohmsche Kontaktschicht 252 unter Anwendung des RTS-Verfahrens geändert werden. Somit kann der ohmsche Kontakt 253 auf der ersten Source/Drain-Zone 210 zum Beispiel eine Kobalt-Silizidschicht 250 und eine Titan-Silizidschicht 252 enthalten. Die Ausbildung einer Metallschicht (nicht gezeigt), welche das Kontaktloch 246 füllt und das Entfernen der Hart-Maskenschicht 239 können dann durchgeführt werden, um die Halbleitervorrichtung mit den mehreren Ebenen zu vervollständigen, die in 4 veranschaulicht ist.As in 9D can be illustrated, an ohmic ground contact layer 250 on the first source / drain zone 210 are formed, for example, by non-conforming deposition of a preliminary ohmic contact layer of, for example, cobalt (not shown) and by converting it by RTS, for example, in cobalt silicide. It may be a second preliminary ohmic contact layer 254 for example in the form of a titanium layer in the contact hole 246 be formed with the help of a compliant precipitation process. Zones of the second preliminary ohmic contact layer 254 next to the second source / drain zone 224 and the third source / drain region 236 can be in lateral ohmic contact layers 256 using the RTS process, for example in titanium silicide layers. In addition, a zone of the second preliminary ohmic contact layer 254 on the first source / drain zone 210 in an ohmic contact layer 252 changed using the RTS procedure. Thus, the ohmic contact 253 on the first source / drain zone 210 for example, a cobalt silicide layer 250 and a titanium silicide layer 252 contain. The formation of a metal layer (not shown), which the contact hole 246 fills and removing the hard mask layer 239 can then be performed to complete the multi-level semiconductor device disclosed in US Pat 4 is illustrated.

Die Graphen, die in den 10 bis 13 veranschaulicht sind, zeigen, dass gemäß den Ausführungsformen der vorliegenden Erfindung der ohmsche Kontakt für sowohl die Seitenwand als auch den Boden die Möglichkeit schafft, dass ausreichend Strom fließen kann, um den Betrieb der Vorrichtung zu realisieren. In den graphischen Darstellungen sind die Angaben PCVD-Ti 500/CVD-Ti 30 der Ausführungsform 1 zugeordnet, die Angaben PVD-CO 300/CVD-Ti 30 sind der Ausführungsform 2 zugeordnet und die Angaben CVD-Ti 50 sind der Ausführungsform 3 zugeordnet.The graphs in the 10 to 13 illustrate that according to the embodiments of the present invention, the ohmic contact for both the sidewall and the bottom provides the opportunity for sufficient current to flow to realize the operation of the device. In the graphs, the indications PCVD-Ti 500 / CVD-Ti 30 of the embodiment 1 are assigned, the indications PVD-CO 300 / CVD-Ti 30 are assigned to the embodiment 2 and the information CVD-Ti 50 are assigned to the embodiment 3.

Somit können gemäß der vorliegenden Erfindung unterschiedliche Dicken von unterschiedlichen ohmschen Kontaktzonen bei einer Halbleitervorrichtung mit mehreren Ebenen realisiert werden. Die unterschiedliche Dicke kann unter Verwendung unterschiedlicher Materialien realisiert werden und auch unter Anwendung unterschiedlicher Prozesse.Consequently can according to the present Invention different thicknesses of different ohmic Contact zones in a multi-level semiconductor device will be realized. The different thickness can be used different materials can be realized and also under application different processes.

Es wurden beispielhafte Ausführungsformen der vorliegenden Erfindung offenbart und obwohl dabei spezifische Ausdrücke verwendet wurden, sollen diese als gattungsmäßig und in beschreibendem Sinn interpretiert werden und nicht irgendeine Einschränkung mit sich bringen. Demzufolge sei für Fachleute darauf hingewiesen, dass vielfältige Änderungen in der Form und in Einzelheiten vorgenommen werden können, ohne dadurch den Rahmen der vorliegenden Erfindung, wie er sich aus den nachfolgenden Ansprüchen ergibt, zu verlassen.It were exemplary embodiments of the disclosed herein and although it uses specific terms These should be considered generic and descriptive be interpreted and not with any limitation to bring oneself. Consequently, for professionals noted that varied changes be made in the form and in details, without thereby the scope of the present invention, as it is apparent from the following claims results, leave.

Claims (17)

Verfahren zur Herstellung einer Halbeitervorrichtung, mit den folgenden Schritten: Ausbilden einer ersten Isolierschicht auf einer ersten Halbleiterschicht; Ausbilden einer zweiten Halbleiterschicht auf der ersten Isolierschicht; Ausbilden einer zweiten Isolierschicht auf der zweiten Halbleiterschicht; Ausbilden eines Kontaktloches, welches sich durch die erste und die zweite Isolierschicht hindurch erstreckt, wobei das Kontaktloch eine obere Oberfläche der ersten Halbleiterschicht und eine Seitenwand der zweiten Halbleiterschicht freilegt; nicht konformes Niederschlagen einer ersten vorläufigen ohmschen Kontaktschicht in dem Kontaktloch; und konformes Niederschlagen einer zweiten vorläufigen ohmschen Kontaktschicht in dem Kontaktloch, wobei die ohmschen Kontakte aus Siliziden bestehen.Method for producing a semiconductor device, with the following steps: Forming a first insulating layer on a first semiconductor layer; Forming a second Semiconductor layer on the first insulating layer; Form a second insulating layer on the second semiconductor layer; Form a contact hole, which extends through the first and the second Insulating layer extends therethrough, wherein the contact hole has an upper surface the first semiconductor layer and a sidewall of the second semiconductor layer exposing; non-conforming deposition of a first provisional ohmic Contact layer in the contact hole; and compliant precipitation a second provisional ohmschen Contact layer in the contact hole, the ohmic contacts consist of silicides. Verfahren nach Anspruch 1, ferner mit den Schritten gemäß Behandeln der ersten vorläufigen ohmschen Kontaktschicht, um einen ersten Metall-Silizidabschnitt auszubilden, wobei die erste vorläufige ohmsche Kontaktschicht in Kontakt mit der Halbleiterschicht steht.The method of claim 1, further comprising the steps according to treat the first provisional ohmschen Contact layer to form a first metal silicide section, being the first provisional ohmic contact layer is in contact with the semiconductor layer. Verfahren nach Anspruch 2, bei dem nach der Behandlung der ersten vorläufigen ohmschen Kontaktschicht irgendwelche Reste der ersten vorläufigen ohmschen Kontaktschicht, die verblieben sind, entfernt werden.The method of claim 2, wherein after the treatment the first provisional ohmic contact layer any remains of the first provisional ohmschen Contact layer that remained are removed. Verfahren nach Anspruch 1, bei dem die erste vorläufige ohmsche Kontaktschicht aus Kobalt besteht und bei dem die zweite vorläufige ohmsche Kontaktschicht aus Titan gebildet ist.The method of claim 1, wherein the first provisional resistive Contact layer consists of cobalt and in which the second preliminary ohmic contact layer made of titanium. Verfahren nach Anspruch 1, bei dem eine vertikale Dicke der ersten vorläufigen ohmschen Kontaktschicht auf der oberen Oberfläche der ersten Halbleiterschicht größer ist als eine laterale Dicke der zweiten vorläufigen ohmschen Kontaktschicht auf der Seitenwand der zweiten Halbleiterschicht.The method of claim 1, wherein a vertical Thickness of the first provisional ohmic contact layer on the upper surface of the first semiconductor layer is larger as a lateral thickness of the second preliminary ohmic contact layer on the sidewall of the second semiconductor layer. Verfahren nach Anspruch 1, bei dem durch konformes Niederschlagen auf der zweiten vorläufigen ohmschen Kontaktschicht eine Sperr-Metallschicht ausgebildet wird.The method of claim 1, wherein by conforming Depositing on the second preliminary ohmic contact layer a barrier metal layer is formed. Halbleitervorrichtung, mit: einer ersten aktiven Halbleiterstruktur; einer ersten Isolierschicht auf der ersten aktiven Halbleiterstruktur; einer zweiten aktiven Halbleiterstruktur auf der ersten Isolierschicht; einer zweiten Isolierschicht auf der zweiten aktiven Halbleiterstruktur; und einer Kontaktstruktur mit einem ersten ohmschen Kontakt aus einem ersten Material für die erste aktive Halbleiterstruktur, und einem zweiten ohmschen Kontakt aus einem zweiten Material für die zweite aktive Halbleiterstruktur, wobei die ohmschen Kontakte aus Siliziden bestehen und wobei das erste und das zweite Material voneinander verschieden sind.Semiconductor device, comprising: a first active one Semiconductor structure; a first insulating layer on the first active semiconductor structure; a second active semiconductor structure on the first insulating layer; a second insulating layer on the second active semiconductor structure; and a contact structure with a first ohmic contact of a first material for the first active semiconductor structure, and a second ohmic contact a second material for the second active semiconductor structure, wherein the ohmic contacts Silicides exist and wherein the first and the second material from each other are different. Vorrichtung nach Anspruch 7, bei der die Kontaktstruktur ferner einen ohmschen Hilfskontakt aus dem zweiten Material auf dem ersten ohmschen Kontakt aufweist.Apparatus according to claim 7, wherein the contact structure Further, an ohmic auxiliary contact of the second material having the first ohmic contact. Vorrichtung nach Anspruch 7, bei der die Kontaktstruktur ferner eine Abdeckschicht (126, 182) auf dem ersten ohmschen Kontakt aufweist.The device of claim 7, wherein the contact structure further comprises a cover layer (10). 126 . 182 ) on the first ohmic contact. Vorrichtung nach Anspruch 7, bei der das erste Material aus Kobaltsilizid besteht.Apparatus according to claim 7, wherein the first material consists of cobalt silicide. Vorrichtung nach Anspruch 7, bei der das zweite Material aus Titansilizid besteht.Apparatus according to claim 7, wherein the second Material consists of titanium silicide. Vorrichtung nach Anspruch 7, ferner mit: einer dritten aktiven Halbleiterstruktur auf der zweiten Isolierschicht; und einer dritten Isolierschicht auf der dritten aktiven Halbleiterstruktur, wobei die Kontaktstruktur sich ferner durch die dritte Isolierschicht hindurch erstreckt.The device of claim 7, further comprising: one third active semiconductor structure on the second insulating layer; and a third insulating layer on the third active semiconductor structure, wherein the contact structure is further defined by the third insulating layer extends through. Vorrichtung nach Anspruch 12, ferner mit einem dritten ohmschen Kontakt aus einem zweiten Material für die dritte aktive Halbeiterstruktur.Apparatus according to claim 12, further comprising a third ohmic contact of a second material for the third active semiconductor structure. Vorrichtung nach Anspruch 7, bei der die Kontaktstruktur ferner eine Sperr-Metallschicht umfasst, welche den ersten und den zweiten ohmschen Kontakt bedeckt.Apparatus according to claim 7, wherein the contact structure Further, a barrier metal layer which covers the first and second ohmic contacts. Vorrichtung nach Anspruch 14, bei der die Kontaktstruktur ferner eine Sperr-Metallschicht aufweist, welche den ersten und den zweiten ohmschen Kontakt bedeckt.Apparatus according to claim 14, wherein the contact structure Further, a barrier metal layer which covers the first and second ohmic contacts. Vorrichtung nach Anspruch 15, bei der die Kontaktstruktur ferner ein Metall umfasst, welches das Kontaktloch füllt und die zweite Sperr-Metallschicht bedeckt.Apparatus according to claim 15, wherein the contact structure further comprising a metal which fills the contact hole and covered the second barrier metal layer. Halbleitervorrichtung, mit: einer ersten aktiven Halbleiterstruktur; einer ersten Isolierschicht auf der ersten aktiven Halbleiterstruktur; einer zweiten aktiven Halbleiterstruktur auf der ersten Isolierschicht und über der ersten aktiven Halbleiterstruktur; einer zweiten Isolierschicht auf der zweiten aktiven Halbleiterstruktur; und eine Kontaktstruktur mit einem ersten ohmschen Kontakt, der eine vertikale Dicke auf einer oberen Oberfläche der ersten aktiven Halbleiterstruktur aufweist, und mit einem zweiten ohmschen Kontakt mit einer lateralen Dicke auf einer Seitenwand der zweiten aktiven Halbleiterstruktur, wobei die vertikale Dicke größer ausgebildet ist als die laterale Dicke, wobei die ohmschen Kontakte aus Siliziden bestehen und wobei der der erste und der zweite ohmsche Kontakt aus einem unterschiedlichen Material gebildet sind.A semiconductor device, comprising: a first active semiconductor structure; a first insulating layer on the first active semiconductor structure; a second active semiconductor structure on the first insulating layer and over the first active semiconductor structure; a second insulating layer on the second active semiconductor structure; and a contact structure with a first ohmic A contact having a vertical thickness on an upper surface of the first active semiconductor structure and a second ohmic contact having a lateral thickness on a sidewall of the second active semiconductor structure, wherein the vertical thickness is formed larger than the lateral thickness, wherein the ohmic contacts consist of silicides and wherein the first and the second ohmic contact are formed of a different material.
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