DE102006015222B4 - QFN package with optimized pad geometry - Google Patents

QFN package with optimized pad geometry Download PDF

Info

Publication number
DE102006015222B4
DE102006015222B4 DE102006015222.0A DE102006015222A DE102006015222B4 DE 102006015222 B4 DE102006015222 B4 DE 102006015222B4 DE 102006015222 A DE102006015222 A DE 102006015222A DE 102006015222 B4 DE102006015222 B4 DE 102006015222B4
Authority
DE
Germany
Prior art keywords
housing
circuit board
metal bodies
solder
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102006015222.0A
Other languages
German (de)
Other versions
DE102006015222A1 (en
Inventor
Anton Doering
Stefan Mueller
Frieder Haag
Christoph Gahn
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=38460254&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE102006015222(B4) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE102006015222.0A priority Critical patent/DE102006015222B4/en
Priority to FR0754080A priority patent/FR2899383B1/en
Priority to JP2007085332A priority patent/JP2007273986A/en
Priority to US11/731,054 priority patent/US7825524B2/en
Publication of DE102006015222A1 publication Critical patent/DE102006015222A1/en
Application granted granted Critical
Publication of DE102006015222B4 publication Critical patent/DE102006015222B4/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09427—Special relation between the location or dimension of a pad or land and the location or dimension of a terminal
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10727—Leadless chip carrier [LCC], e.g. chip-modules for cards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

Gehäuseanordnung mit einem Gehäuse (11) zur Aufnahme einer Halbleiter- oder Sensoranordnung und mit einer Leiterplatte, wobei das Gehäuse (11) eine Mehrzahl von als Anschlussflächen eingesetzten Metallkörpern (2) enthält, wobei die Metallkörper (2) jeweils einen ersten Flächenbereich (7) und einen zweiten Flächenbereich (10) aufweisen, wobei die Metallkörper (2) jeweils über eine Bondverbindung mit wenigstens einer zu kontaktierenden Ebene (1, 1') der Halbleiter- oder Sensoranordnung elektrisch leitend verbunden sind und die Bondverbindungen die Metallkörper (2) jeweils in den zweiten Flächenbereichen (10) kontaktieren, wobei die Metallkörper (2) in den ersten Flächenbereichen (7) über jeweils eine Lötverbindung fest mit einem lotbenetzten Flächenteil jeweils einer Leiterbahn (5) der Leiterplatte verbunden sind und in den zweiten Flächenbereichen (10) jeweils nicht fest mit der Leiterplatte verbunden sind, wobei eine Erstreckung der Metallkörper (2) in einer Ebene parallel zu der Leiterplatte jeweils größer ist, als der lotbenetzte Flächenteil der jeweiligen Leiterbahn (5), dadurch gekennzeichnet, dass die ersten Flächenbereiche (7) aller Metallkörper jeweils näher an einer Mitte des Gehäuses (11) angeordnet sind als die zweiten Flächenbereiche (10), dass die als Anschlussflächen eingesetzten Metallkörper (2) an einer Unterseite des Gehäuses (11) als erhabene Flächen den Gehäuseboden überragen oder bündig mit diesem abschließen und dass jeder der Metallkörper (2) eine von einem Lot (8) der jeweiligen Lötverbindung benetzte Fläche aufweist, die größer ist als der lotbenetzte Flächenteil der Leiterbahn (5), mit der der jeweilige Metallkörper verbunden ist.Housing arrangement with a housing (11) for accommodating a semiconductor or sensor arrangement and with a printed circuit board, wherein the housing (11) contains a plurality of metal bodies (2) used as connecting surfaces, wherein the metal bodies (2) each have a first area region (7). and a second area region (10), the metal bodies (2) being electrically conductively connected in each case via a bonding connection to at least one plane (1, 1 ') of the semiconductor or sensor arrangement to be contacted, and the bonding connections in each case to the metal bodies (2) Contact the second surface areas (10), wherein the metal body (2) in the first surface areas (7) via a respective solder connection fixed to a solder wetted surface part of a conductor track (5) of the circuit board are connected and not in the second surface areas (10) are firmly connected to the circuit board, wherein an extension of the metal body (2) in a plane p is in each case larger than the solder-wetted surface part of the respective printed conductor (5), characterized in that the first surface regions (7) of all metal bodies are respectively arranged closer to a center of the housing (11) than the second surface regions (10) in that the metal bodies (2) used as connecting surfaces protrude over the housing bottom at a lower side of the housing (11) or flush with the housing bottom and that each of the metal bodies (2) has a surface wetted by a solder (8) of the respective soldered connection , which is larger than the solder wetted surface portion of the conductor track (5) to which the respective metal body is connected.

Description

Stand der TechnikState of the art

Sensoren und Halbleiter werden in zunehmendem Maße in sogenannte „leadless” Gehäuse bzw. QFN-Gehäuse eingebettet. Diese haben im Gegensatz zu „klassischen” Gehäusen von Schaltkreisen oder Sensoren, wie PLCC oder SOIC, keine aus dem Gehäuse herausreichenden Beinchen, sondern werden stumpf auf Leiterplatten aufgelötet.Sensors and semiconductors are increasingly being embedded in so-called "leadless" packages or QFN packages. In contrast to "classic" housings of circuits or sensors, such as PLCC or SOIC, these do not have any legs extending out of the housing, but are butt-soldered to printed circuit boards.

Zu diesem Zwecke sind in den Gehäusebereich neben den im Gehäuse eingeschlossenen Chip- oder Sensorkomponenten Anschlussflächen integriert. Die Anschlussflächen werden zumeist durch kleine Metallkörper gebildet, die an der Gehäuseunterseite als erhabene lötverbindbare Fläche den Gehäuseboden überragen oder bündig mit diesem abschließen und im Inneren des Gehäuses bis in eine Ebene, in der sich die Chipstruktur befindet, führen. Die elektrische Verbindung zwischen den Anschlussflächen und den zu kontaktierenden Chipbestandteilen erfolgt gemäß dem Stand der Technik über Bondverbindungen, bevor das Gehäuse vervollständigt und die enthaltene Chipstruktur in der Regel vollständig versiegelt wird.For this purpose, pads are integrated in the housing area in addition to the chip or sensor components enclosed in the housing. The pads are usually formed by small metal body, which project beyond the bottom of the housing as a raised solderable surface, the housing bottom or flush with this and inside the housing into a plane in which the chip structure is lead. The electrical connection between the pads and the chip components to be contacted is made according to the prior art via bonds before the housing is completed and the contained chip structure is usually completely sealed.

Die Dimensionierung der Anschlussflächen erfolgt gemäß dem Stand der Technik so, dass ein fehlerfreies Drahtbonden ermöglicht wird und gleichzeitig eine ausreichend feste Lötverbindung mit zu vernachlässigendem elektrischen Widerstand ohne großen Aufwand realisiert werden kann. Diesen Anforderungen ist mit relativ kleinen Anschlussflächen zu genügen, weshalb sich ein sehr kompaktes Design für die Ausbildung der Kontaktflächen durchgesetzt hat, das sich in den meisten der heute verwendeten QFN-Gehäusen finden lässt.The dimensioning of the pads is carried out according to the prior art so that a fault-free wire bonding is made possible and at the same time a sufficiently strong solder joint with negligible electrical resistance can be realized without much effort. These requirements are met with relatively small pads, which is why a very compact design for the formation of the contact surfaces has become established, which can be found in most of the QFN housings used today.

Die Position der Kontaktflächen richtet sich unter anderem nach technologisch bedingten Designregeln beim Drahtbonden, die als wesentliche Randbedingung einen minimalen Bondwinkel zu berücksichtigen haben, der bei Hinführung des Bonddrahtes zur auch Bondland genannten Kontaktfläche zwischen dem Bonddraht und der Flächennormale nicht unterschritten werden darf. Generell wird ein flaches Herausführen des Bonddrahtes aus der Chipstruktur als vorteilhaft angesehen, wobei der angesprochene Bondwinkel keinesfalls kleiner als 45° werden sollte.The position of the contact surfaces depends, inter alia, on technologically-conditioned design rules for wire bonding, which have to take into account a minimum boundary angle as the essential boundary condition, which must not be undershot when the bonding wire is led to the contact area between the bonding wire and the surface normal also referred to as Bondland. In general, a flat lead out of the bonding wire from the chip structure is considered advantageous, the addressed bond angle should never be less than 45 °.

Große Bondwinkel lassen sich stets realisieren, wenn die Kontaktfläche in ausreichend großem Abstand von der zu kontaktierenden Chipstruktur angeordnet ist. Da sich die zur vollständigen Kontaktierung einer komplexen Chipstruktur erforderlichen zahlreichen Kontaktflächen in der Regel in einem die Chipstruktur vollständig umgebenden Randbereich des Gehäuses befinden, werden unter Berücksichtigung der angesprochenen Designregeln, insbesondere der Bedeutung des minimalen Bondwinkels, in herkömmlichen QFN-Gehäusen teilweise Abstände zwischen sich diagonal gegenüber liegenden Kontaktflächen und den dadurch bestimmten Lötstellen auf der Leiterplatte vorgesehen, welche die Erstreckung der eigentlichen Chipstruktur bei weitem übertreffen. Das gilt in besonders starkem Maße bei der Verwendung von relativ dicken Chips oder Chipstapeln, bei denen in mehreren Ebenen übereinander angeordnete Bereiche zu kontaktieren sind, was zu großen Gehäuseabmessungen führt.Large bond angles can always be realized if the contact surface is arranged at a sufficiently large distance from the chip structure to be contacted. Since the numerous contact surfaces required for the complete contacting of a complex chip structure are generally located in an edge region of the housing that completely surrounds the chip structure, partial distances between them become diagonal between them, taking into account the design rules mentioned, in particular the significance of the minimum bonding angle in conventional QFN packages provided opposite contact surfaces and the soldering holes determined thereby on the circuit board, which far exceed the extension of the actual chip structure. This is particularly true in the use of relatively thick chips or chip stacks in which to be contacted in several levels superimposed areas, resulting in large housing dimensions.

Das verwendete Leiterplattenmaterial und gebräuchliche Chipgehäuse zeichnen sich in aller Regel durch unterschiedliche thermische Ausdehnungskoeffizienten aus. Da viele elektronische Schaltungen, insbesondere bei einem Einsatz in Kraftfahrzeugen, teilweise in großen Temperaturbereichen ihre Funktionsfähigkeit behalten müssen, kommt der Berücksichtigung thermischer Spannungen besondere Bedeutung zu.The printed circuit board material used and common chip packages are usually characterized by different thermal expansion coefficients. Since many electronic circuits, in particular for use in motor vehicles, sometimes have to retain their functionality in large temperature ranges, the consideration of thermal stresses is of particular importance.

Insbesondere Sensoren reagieren empfindlich auf Durchbiegungen, die sich aus einer unterschiedlichen thermischen Ausdehnung von Leiterplatte und Chipgehäuse ergeben können. Das Problem einer störenden Durchbiegung steigt mit größeren geometrischen Abmessungen stark an. Aus Sicht einer geringen Temperaturempfindlichkeit wäre ein möglichst geringer Abstand zwischen den einzelnen Lötflächen anzustreben. Dieser Forderung stehen jedoch, wie bereits beschrieben, bei der etablierten Technologie die sich aus der Bondverbindung ergebenden Randbedingungen entgegen.In particular, sensors are sensitive to deflections, which may result from a different thermal expansion of the printed circuit board and chip package. The problem of disturbing deflection increases sharply with larger geometric dimensions. From the point of view of a low temperature sensitivity, the smallest possible distance between the individual soldering surfaces would be desirable. However, as already described, this requirement is opposed in the case of the established technology by the boundary conditions resulting from the bond connection.

Die Druckschriften US 6927479 B2 und US 5866939 A offenbaren jeweils Halbleitergehäuse, die stumpf auf eine Leiterplatte aufgelötet werden.The pamphlets US 6927479 B2 and US 5866939 A each reveal semiconductor packages that are butt-soldered onto a circuit board.

Offenbarung der ErfindungDisclosure of the invention

Technische AufgabeTechnical task

Die Erfindung hat die Aufgabe, eine Möglichkeit anzugeben, die durch Temperaturänderungen bedingte Biegebeanspruchung von Halbleiter- oder Sensoranordnungen in stumpf aufgelöteten Gehäusen zu reduzieren.The invention has the object to provide a way to reduce the temperature changes caused by bending stress of semiconductor or sensor assemblies in blunted casings.

Technische LösungTechnical solution

Die Aufgabe wird gelöst durch eine Halbleiter- oder Sensoranordnung in einem stumpf auf eine Leiterplatte aufgelöteten Gehäuse mit den Merkmalen von Anspruch 1. Die Ansprüche 2 bis 8 geben vorteilhafte Ausgestaltungen der Erfindung an.The object is achieved by a semiconductor or sensor arrangement in a dull on a printed circuit board soldered housing having the features of claim 1. The claims 2 to 8 indicate advantageous embodiments of the invention.

Die Erfindung geht davon aus, dass es vermieden werden sollte, die Bondverbindungen in einem Bereich der Anschlussflächen zu realisieren, der unmittelbar über der festen Lötverbindung zwischen den als Anschlussflächen eingesetzten Metallkörpern und den jeweils zugehörigen Leiterbahnen liegt. The invention assumes that it should be avoided to realize the bonding connections in a region of the connection surfaces which lies directly above the fixed solder connection between the metal bodies used as connection surfaces and the respectively associated conductor tracks.

Nur die relative Lage dieser Bereiche zueinander bestimmt jedoch die mechanischen Eigenschaften des Verbundes aus Chipgehäuse und Leiterplatte, also Stresswirkungen durch unterschiedliche thermische Ausdehnungskoeffizienten. Gemäß der Erfindung ist ein Flächenbereich einer Anschlussfläche fest mit einer Leiterbahn verlötet und ein anderer Flächenbereich der Anschlussfläche ohne feste Verbindung zur Leiterplatte, insbesondere zur Leiterbahn. Der Flächenbereich, der fest mit einer Leiterbahn verlötet ist, befindet sich in einer chipnahen Position, während der Flächenbereich ohne feste Verbindung zur Leiterplatte zumindest in eine chipfernere Randzone des Gehäuses reicht. Unter fester Verbindung im Sinne der Erfindung, wird dabei eine Verbindung verstanden, bei der die Zone der kürzesten Verbindung zwischen zwei sich gegenüberliegenden Flächenbereichen durch ein an beiden Flächenbereichen fest anhaftendes Verbindungsmittel, insbesondere ein verwendetes Lot, erfüllt wird.However, only the relative position of these areas to each other determines the mechanical properties of the composite of the chip housing and printed circuit board, ie stress effects by different thermal expansion coefficients. According to the invention, a surface region of a connection surface is firmly soldered to a conductor track and another surface region of the connection surface without a fixed connection to the printed circuit board, in particular to the conductor track. The area which is soldered firmly to a conductor track is in a position close to the chip, while the area area without fixed connection to the circuit board extends at least into a region of the housing which is farther away from the chip. A solid connection in the sense of the invention, a connection is understood in which the zone of the shortest connection between two opposing surface areas by a firmly adhering to both surface areas connecting means, in particular a Lot used, is met.

Die Erfindung umfasst eine Halbleiter- oder Sensoranordnung in einem stumpf auf eine Leiterplatte aufgelöteten Gehäuse, an dem zumindest einige der Anschlussflächen nicht vollflächig verlötet sind, wobei die nicht vollflächig verlöteten Anschlussflächen in einem ersten Flächenbereich fest mit einem Leiterbahnabschnitt verlötet sind und in einem zweiten Flächenbereich nicht fest mit der Leiterplatte verbunden sind, wobei die fest verlöteten Flächenbereiche näher an der zu kontaktierenden Halbleiter- oder Sensorstruktur liegen als die nicht fest mit der Leiterplatte verbundenen Flächenbereiche. Dadurch ergeben sich relativ weit von der eigentlichen Chipanordnung entfernte Flächenbereiche auf den Anschlussflächen, die für die Befestigung des Bonddrahtes genutzt werden können, ohne zum thermischen Lötstress beizutragen.The invention comprises a semiconductor or sensor arrangement in a blunt on a printed circuit board soldered housing on which at least some of the pads are not soldered over the entire surface, wherein the not fully soldered pads are soldered in a first area fixed to a conductor track portion and not in a second area are firmly connected to the circuit board, wherein the soldered surface areas are closer to the semiconductor or sensor structure to be contacted than the surface areas not firmly connected to the circuit board. This results in relatively far away from the actual chip assembly surface areas on the pads, which can be used for the attachment of the bonding wire, without contributing to the thermal Lötstress.

Vorteilhafte WirkungenAdvantageous effects

Wenn nicht alle Anschlussflächen die erfindungsgemäße Lötanbindung aufweisen, ist es zweckmäßig, die größten Abstände zwischen verlöteten Flächenbereichen dadurch zu reduzieren, dass zumindest einige Anschlussflächen, die große Abstände zu anderen Anschlussflächen aufweisen, durch die erfindungsgemäße Verlötung auf der Leiterplatte fixiert werden. Auf diese Weise lassen sich zumindest die maximalen stressrelevanten Längen reduzieren. Beispielsweise sollten diagonal im Gehäuse gegenüberliegende Anschlussflächen nicht beide vollflächig verlötet sein.If not all connection surfaces have the solder connection according to the invention, it is expedient to reduce the greatest distances between soldered surface regions in that at least some connection surfaces, which have large distances to other connection surfaces, are fixed on the circuit board by the soldering according to the invention. In this way, at least the maximum stress-relevant lengths can be reduced. For example, diagonally opposite connection surfaces in the housing should not both be soldered over the whole area.

Die Festlegung der Flächen, die im Falle der Verlötung fest miteinander verbunden werden, wird in der Regel durch eine Begrenzung dieser Flächen durch entsprechende Lackabdeckungen vorgenommen. Es ist weit verbreitet, auf Leiterplatten bzw. Leiterbahnen sogenannte Lötlands vorzubereiten, indem die benachbarten Bereiche durch Lackabdeckungen vor einer Benetzung durch das verwendete Lot geschützt werden. Bei Verwendung derart vorbereiteter Leiterplatten wird die Erfindung auf vorteilhafte Weise verkörpert durch eine Halbleiter- oder Sensoranordnung in einem stumpf auf eine Leiterplatte aufgelöteten Gehäuse, enthaltend als Anschlussflächen eingesetzte Metallkörper, welche an der Gehäuseunterseite zumindest teilweise lotbenetzte Flächen aufweisen und die im Inneren des Gehäuses durch Bondverbindungen mit der Halbleiter- oder Sensoranordnung in leitender Verbindung stehen, wobei die Erstreckung zumindest einiger der Metallkörper in einer Ebene parallel zur Leiterplatte größer ist, als der Flächenteil der zur jeweiligen Anschlussfläche führenden Leiterbahn, der sich mit dem Lot in direktem Kontakt befindet, und die Bondverbindung auf diesen Metallkörpern in einem Flächenbereich realisiert ist, der nicht unmittelbar über der festen Lötverbindung zwischen den als Anschlussflächen eingesetzten Metallkörpern und den jeweils zugehörigen Leiterbahnen liegt. Die Bereiche der festen Lötverbindungen liegen näher an der Gehäusemitte als die Flächenbereiche, in denen die Bondverbindung realisiert ist. Die Anschlussflächen weisen also Bereiche auf, welche deutlich über die Bereiche der festen Lötverbindung hinausragen. Auf diese Weise wird Platz gewonnen, um die Bondverbindungen in ausreichendem Abstand von der Chipstruktur zu realisieren, ohne die Gefahr einer zu starken Deformation bei Temperaturwechseln zu erhöhen.The definition of the surfaces that are firmly connected in the case of soldering, is usually made by limiting these areas by appropriate paint covers. It is widely used to prepare so-called Lötlands on circuit boards or printed circuit boards by the adjacent areas are protected by paint covers from wetting by the solder used. When using such prepared circuit boards, the invention is embodied in an advantageous manner by a semiconductor or sensor assembly in a dull on a circuit board soldered housing containing metal surfaces used as pads, which have at least partially solder wetted surfaces on the housing bottom and inside the housing by bonding are in conductive connection with the semiconductor or sensor arrangement, wherein the extension of at least some of the metal body in a plane parallel to the printed circuit board is greater than the surface portion of the leading to the respective pad conductor, which is in direct contact with the solder, and the bond is realized on these metal bodies in a surface area which is not directly above the fixed solder joint between the metal bodies used as connection surfaces and the respectively associated conductor tracks. The areas of the fixed solder joints are closer to the center of the housing than the surface areas in which the bond connection is realized. The pads thus have areas that protrude significantly beyond the areas of the fixed solder joint. In this way, space is gained in order to realize the bond connections at a sufficient distance from the chip structure, without increasing the risk of excessive deformation during temperature changes.

Je nach eingesetzter Löttechnologie können die Anschlussflächen so vorbereitet werden, dass die als Anschlussflächen eingesetzten Metallkörper an der Gehäuseunterseite als erhabene Flächen den Gehäuseboden überragen oder bündig mit diesem abschließen. Besonders vorteilhaft ist es, wenn alle Anschlussflächen einheitlich befestigt werden können, also die Erstreckung aller als Kontaktflächen eingesetzten Metallkörper in einer Ebene parallel zur Leiterplatte größer ist, als der Flächenteil der zur jeweiligen Anschlussfläche führenden Leiterbahn, der sich mit dem Lot in direktem Kontakt befindet, und von allen Anschlussflächen nur der chipnahe Flächenteil fest mit der Leiterbahn verlötet ist, während chipferner angeordnete Bereiche für die jeweilige Bondverbindung genutzt werden. Auf diese Weise lässt sich bei symmetrischer Anordnung der Anschlussflächen um die Chipstruktur herum eine gegenüber herkömmlichen QFN-Gehäusen besonders gleichmäßige Reduzierung der Spannungs- und Biegebelastung erzielen.Depending on the soldering technology used, the connection surfaces can be prepared in such a way that the metal bodies used as connection surfaces on the underside of the housing project beyond the housing bottom as flush surfaces or terminate flush therewith. It is particularly advantageous if all connection surfaces can be fixed uniformly, ie the extension of all metal bodies used as contact surfaces in a plane parallel to the printed circuit board is greater than the surface part of the conductor path leading to the respective connection surface, which is in direct contact with the solder, and of all pads only the chip near surface part is firmly soldered to the conductor, while chip remote arranged areas are used for the respective bond. In this way, with a symmetrical arrangement of the connection surfaces around the chip structure, it is possible to achieve a particularly uniform reduction of the stress and bending load compared to conventional QFN housings.

Die Form der Anschlussflächen sollte so gehalten sein, dass eine eng benachbarte Anordnung ermöglicht wird, um eine Vielzahl erfindungsgemäß kontaktierter Chipbereiche ansprechen zu können. Es ist daher vorteilhaft, wenn die als Anschlussflächen eingesetzten Metallkörper eine Haupterstreckungsrichtung aufweisen, die vom Rand des Gehäuses in den zentralen Bereich des Gehäuses verläuft und in der Ebene parallel zur Leiterplatte ein Verhältnis von Länge zu Breite aufweisen, das größer als 2:1 ist. Besser noch ist ein Seitenverhältnis von größer als 3:1, da die erfindungsgemäße geometrische Entkopplung des Befestigungsortes der Anschlussfläche an der Leiterplatte von der Position der Bondverbindung auf der Anschlussfläche bei weiterhin dichter Anordnung der Anschlussflächen so noch besser zum Tragen kommen kann. The shape of the connection surfaces should be kept such that a closely adjacent arrangement is made possible in order to be able to address a multiplicity of chip areas contacted according to the invention. It is therefore advantageous if the metal bodies used as connecting surfaces have a main extension direction which extends from the edge of the housing into the central region of the housing and in the plane parallel to the printed circuit board have a length to width ratio which is greater than 2: 1. Better still is an aspect ratio of greater than 3: 1, since the inventive geometric decoupling of the mounting location of the pad on the circuit board from the position of the bond on the pad in still dense arrangement of the pads so even better come to fruition.

Durch die Möglichkeit, die Bondplätze weit nach außen in einen ausreichenden Abstand von der Chipstruktur zu verlegen, ohne den Stresseintrag in den Verbund aus Gehäuse und Leiterplatte zu erhöhen, ist es unkritisch, wenn die als Anschlussflächen eingesetzten Metallkörper im Gehäuseinneren eine Bondfläche aufweisen, die in der Ebene liegt, auf welcher die Chipstruktur der Halbleiter- oder Sensoranordnung aufsitzt, also beim Bonden ein relativ großer Höhenunterschied überwunden werden muss. Das stellt vor dem Hintergrund der Nutzbarkeit einer etablierten Bondtechnologie einen erheblich Vorteil dar und gilt sogar, wenn eine Chipstruktur enthalten ist, die mehrere übereinanderliegende Ebenen umfasst, die durch Bonddrähte mit Anschlussflächen in Verbindung stehen.Due to the possibility of laying the bonding sites far enough away from the chip structure at a sufficient distance without increasing the stress in the composite of housing and printed circuit board, it is not critical if the metal bodies used as connection surfaces have a bonding surface inside the housing the level is on which the chip structure of the semiconductor or sensor assembly is seated, so when bonding a relatively large difference in height must be overcome. This is a significant advantage against the background of the usability of an established bonding technology, and even applies when a chip structure is included that includes multiple superposed planes connected by bonding wires to pads.

Ein besonders wirkungsvolle geometrische Entkopplung des Befestigungsortes der Anschlussfläche an der Leiterplatte von der Position der Bondverbindung lässt sich realisieren, wenn die als Kontaktflächen eingesetzten Metallkörper so angeordnet sind, dass der Flächenteil der zur jeweiligen Anschlussfläche führenden Leiterbahn, der sich mit dem Lot in direktem Kontakt befindet, zumindest teilweise unter die Chipstruktur führt, während die Bondverbindung zur Anschlussfläche ausreichend weit neben der Chipstruktur angeordnet wird. Auf diese Weise lassen sich stressrelevante Längen innerhalb der Gesamtanordnung auf die Erstreckung der eigentlichen Chipstruktur reduzieren, obwohl die Kontaktierung der obersten zu kontaktierenden Chipebene mit einem Bondwinkel erfolgen kann, der stets größer als 45°, besser noch größer als 60°, ist.A particularly effective geometric decoupling of the attachment location of the connection surface on the circuit board from the position of the bonding connection can be realized if the metal bodies used as contact surfaces are arranged such that the surface part of the conductor path leading to the respective connection surface, which is in direct contact with the solder , At least partially leads under the chip structure, while the bonding connection is arranged to the pad sufficiently far from the chip structure. In this way, stress-relevant lengths can be reduced within the overall arrangement to the extension of the actual chip structure, although the contacting of the top chip to be contacted chip level can be done with a bond angle which is always greater than 45 °, better still greater than 60 °.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

Es zeigen:Show it:

1 ein Schnittdarstellung einer erfindungsgemäßen Kontaktierung; 1 a sectional view of a contact according to the invention;

2 eine Untersicht eines konventionellen QFN-Gehäuses; 2 a bottom view of a conventional QFN housing;

3 eine Untersicht eines erfindungsgemäßen QFN-Gehäuses; und 3 a bottom view of a QFN housing according to the invention; and

4 ein Bonddiagramm des erfindungsgemäßen QFN-Gehäuses. 4 a bonding diagram of the QFN housing according to the invention.

Ausführungsform der ErfindungEmbodiment of the invention

1 zeigt eine Schnittdarstellung einer erfindungsgemäßen Kontaktierung. Eine Chipstruktur mit zwei übereinanderliegenden zu kontaktierenden Ebenen 1, 1' befindet sich neben den als Anschlussflächen dienenden Metallkörpern 2, die vorliegend durch Kupferplättchen eines durch Ätztechniken gestalteten Leadframes gestaltet wurden. Die für die Bondverbindung bereitgestellte Kontaktfläche 3 verläuft in einer Ebene mit der Unterseite der Chipstruktur. Der daraus resultierende Höhenunterschied, der beim Bonden der obersten Ebene 1 überbrückt werden muss, kann im Bereich von 1 mm liegen. Daraus ergibt sich bei einem Mindestbondwinkel 4 von 45°, dass der Abstand des Randes der zu kontaktierenden Chipebene 1 zum Ort der Bondverbindung auf der Kontaktfläche 3 relativ groß sein muss. Erfindungsgemäß wird die Anschlussfläche 2 beim Auflöten auf eine Leiterbahn 5 nicht vollflächig mit dem Material der Leiterbahn 5 verbunden. Stattdessen sorgt ein Abdecklack 6 dafür, dass es nur in einem Flächenbereich 7, der sich in einer chipnahen Position befindet, zu einer festen Verbindung mit der Leiterbahn kommt. Das die feste Verbindung bewirkende Lot 8 benetzt zwar einen größeren Flächenbereich des als Anschlussfläche dienenden Metallkörpers 2, kann jedoch oberhalb des Abdecklackes 6 keine feste Verbindung herbeiführen. Der äußere Teil des Metallkörpers 2 schwimmt somit relativ flexibel über der Leiterbahn 5 bzw. ragt berührungslos über die Leiterbahn 5, in beiden Fällen ohne die Möglichkeit einer nennenswerten Kraftaufnahme. Die Befestigung des Bonddrahtes 9 auf der Kontaktfläche 3 erfolgt in einem nicht fest mit der Leiterplatte verbundenen Flächenbereich 10, der weiter von der Chipstruktur entfernt ist, als der fest mit der Leiterbahn 5 verbundene Flächenbereich 7. 1 shows a sectional view of a contact according to the invention. A chip structure with two superposed planes to be contacted 1 . 1' located next to the serving as pads metal bodies 2 , which in the present case were designed by copper plates of a leadframes designed by etching techniques. The contact surface provided for the bond connection 3 runs in a plane with the underside of the chip structure. The resulting height difference when bonding the top level 1 can be bridged, can be in the range of 1 mm. This results in a minimum bond angle 4 of 45 ° that the distance of the edge of the chip plane to be contacted 1 to the location of the bond connection on the contact surface 3 must be relatively large. According to the invention, the connection surface 2 when soldering on a conductor track 5 not completely with the material of the conductor track 5 connected. Instead, a cover coat provides 6 for having it only in one area 7 , which is in a near-chip position, comes to a fixed connection with the track. The solid compound causing Lot 8th Although it wets a larger surface area of serving as a pad metal body 2 but may be above the topcoat 6 do not make a firm connection. The outer part of the metal body 2 thus floats relatively flexible over the track 5 or projects contactlessly over the conductor track 5 , in both cases without the possibility of significant force absorption. The attachment of the bonding wire 9 on the contact surface 3 takes place in a non-fixed to the circuit board surface area 10 which is farther away from the chip structure than the one fixed to the track 5 connected surface area 7 ,

Die Ausführungsform der 1 ist mit einer Chipstruktur mit mehreren Ebenen dargestellt. Die Anzahl der Ebenen ist beliebig und es kann auch mit einer Ebene vorgesehen sein.The embodiment of the 1 is shown with a multi-level chip structure. The number of levels is arbitrary and it can also be provided with a level.

2 zeigt eine Untersicht eines konventionellen QFN-Gehäuses 11. Der mittlere quadratische Bereich verdeutlicht die Lage der eigentlichen Chipstruktur mit den zu kontaktierenden Ebenen 1, 1'. Das äußere Quadrat stellt den Rand des Gehäuses 11 dar. In Randnähe und deutlichem Abstand zur Chipstruktur befinden sich als Anschlussflächen dienende Metallkörper 2, mit denen entsprechende Lötflächen 12 auf Leiterbahnen korrespondieren. Form und Größe der Metallkörper 2 und Lötflächen 12 sind nahezu identisch. Daraus folgt, dass die Bondverbindung auf diesen Metallkörpern 2 in Flächenbereichen realisiert ist, die unmittelbar über der festen Lötverbindung zwischen den als Anschlussflächen dienenden Metallkörpern 2 und den jeweils zugehörigen Leiterbahnen liegt. 2 shows a bottom view of a conventional QFN housing 11 , The mean square area clarifies the position of the actual chip structure with the planes to be contacted 1 . 1' , The outer square represents the edge of the case 11 In the vicinity of the edge and at a clear distance from the chip structure are serving as pads metal body 2 , with which appropriate solder pads 12 correspond to tracks. Shape and size of the metal body 2 and soldering surfaces 12 are almost identical. It follows that the bond on these metal bodies 2 is realized in areas that are directly above the fixed solder joint between serving as pads metal bodies 2 and the respectively associated conductor tracks.

3 zeigt eine Untersicht eines erfindungsgemäßen QFN-Gehäuses mit verlängerten als Anschlussflächen dienenden Metallkörpern 2. Die Lötflächen 12 gleichen in ihrer Form denen in 2, befinden sich aber in wesentlich chipnäherer Position. Durch die Verlängerung der Anschlussflächen werden nicht fest mit der Leiterplatte verbundene Flächenbereiche 10 ermöglicht, die weiter von der Chipstruktur entfernt sind, jedoch keinen Einfluss auf den Lötstress und das Biegeverhalten der gesamten Anordnung haben. L1 und L2 sind die den Lötstress bestimmenden Längen. 3 shows a bottom view of a QFN housing according to the invention with extended serving as pads metal bodies 2 , The soldering surfaces 12 are similar in shape to those in 2 but are in a much closer position. Due to the extension of the pads are not firmly connected to the circuit board surface areas 10 which are farther from the chip structure, but have no influence on the soldering stress and bending behavior of the entire device. L1 and L2 are the lengths determining the soldering stress.

4 zeigt ein Bonddiagramm des erfindungsgemäßen QFN-Gehäuses. Die Bonddrähte 9 enden alle relativ randnah in nicht fest mit der Leiterplatte verbundenen Flächenbereichen 10, denen durch einen Vergleich mit 3 keine mechanische Einflussnahme auf das Biege- und Stressverhalten der Gesamtanordnung zugeschrieben werden kann. Für die Einhaltung der geometrischen Randbedingungen für das Drahtbonden stehen jedoch die Abmessungen L1' und L2' zur Verfügung. 4 shows a bonding diagram of the QFN housing according to the invention. The bonding wires 9 all end relatively close to the edge in areas not connected to the printed circuit board 10 who by comparing with 3 no mechanical influence on the bending and stress behavior of the overall arrangement can be attributed. However, the dimensions L1 'and L2' are available for compliance with the geometric boundary conditions for wire bonding.

Aus den 3 und 4 ist die erfindungswesentliche Kombination einer längserstreckten Anschlussfläche im Gehäuse und einem deutlich kleineren Lötland auf der Leiterplatte ersichtlich. Die Anschlussflächen am Gehäuse werden gegenüber dem Stand der Technik verlängert, die Lötlands auf der Leiterplatte aber nur in Chipnähe verschoben. Dadurch verhält sich das Gehäuse mechanisch wie ein wesentlich kleineres Gehäuse. Beispielsweise ist es auf diese Weise möglich, ein QFN-Gehäuse zu bauen, das bei äußeren Gehäusemaßen von 6·6 mm2 ein Biege- und Stressverhalten zeigt, das dem eines herkömmlichen QFN-Gehäuses mit den Gehäusemaßen von 5·5 mm2 gleicht.From the 3 and 4 is the invention essential combination of an elongated pad in the housing and a much smaller Lötland on the circuit board visible. The pads on the case are extended over the prior art, the Lötlands on the board but moved only near the chip. As a result, the housing behaves mechanically like a much smaller housing. For example, in this way, it is possible to build a QFN package which, with 6 x 6 mm 2 outer package dimensions, exhibits a bending and stress behavior similar to that of a conventional QFN package with the package dimensions of 5 x 5 mm 2 .

Claims (8)

Gehäuseanordnung mit einem Gehäuse (11) zur Aufnahme einer Halbleiter- oder Sensoranordnung und mit einer Leiterplatte, wobei das Gehäuse (11) eine Mehrzahl von als Anschlussflächen eingesetzten Metallkörpern (2) enthält, wobei die Metallkörper (2) jeweils einen ersten Flächenbereich (7) und einen zweiten Flächenbereich (10) aufweisen, wobei die Metallkörper (2) jeweils über eine Bondverbindung mit wenigstens einer zu kontaktierenden Ebene (1, 1') der Halbleiter- oder Sensoranordnung elektrisch leitend verbunden sind und die Bondverbindungen die Metallkörper (2) jeweils in den zweiten Flächenbereichen (10) kontaktieren, wobei die Metallkörper (2) in den ersten Flächenbereichen (7) über jeweils eine Lötverbindung fest mit einem lotbenetzten Flächenteil jeweils einer Leiterbahn (5) der Leiterplatte verbunden sind und in den zweiten Flächenbereichen (10) jeweils nicht fest mit der Leiterplatte verbunden sind, wobei eine Erstreckung der Metallkörper (2) in einer Ebene parallel zu der Leiterplatte jeweils größer ist, als der lotbenetzte Flächenteil der jeweiligen Leiterbahn (5), dadurch gekennzeichnet, dass die ersten Flächenbereiche (7) aller Metallkörper jeweils näher an einer Mitte des Gehäuses (11) angeordnet sind als die zweiten Flächenbereiche (10), dass die als Anschlussflächen eingesetzten Metallkörper (2) an einer Unterseite des Gehäuses (11) als erhabene Flächen den Gehäuseboden überragen oder bündig mit diesem abschließen und dass jeder der Metallkörper (2) eine von einem Lot (8) der jeweiligen Lötverbindung benetzte Fläche aufweist, die größer ist als der lotbenetzte Flächenteil der Leiterbahn (5), mit der der jeweilige Metallkörper verbunden ist.Housing arrangement with a housing ( 11 ) for receiving a semiconductor or sensor arrangement and with a printed circuit board, wherein the housing ( 11 ) a plurality of metal bodies used as connection surfaces ( 2 ), wherein the metal bodies ( 2 ) each have a first surface area ( 7 ) and a second surface area ( 10 ), wherein the metal body ( 2 ) in each case via a bond connection with at least one plane to be contacted ( 1 . 1' ) of the semiconductor or sensor arrangement are electrically conductively connected and the bonds the metal body ( 2 ) in each case in the second surface areas ( 10 ), the metal bodies ( 2 ) in the first surface areas ( 7 ) via in each case one solder joint fixed to a solder-wetted surface part in each case one printed conductor ( 5 ) are connected to the circuit board and in the second surface areas ( 10 ) are each not firmly connected to the circuit board, wherein an extension of the metal body ( 2 ) in a plane parallel to the printed circuit board is in each case larger than the solder-wetted surface part of the respective printed conductor ( 5 ), characterized in that the first surface areas ( 7 ) of all metal bodies each closer to a center of the housing ( 11 ) are arranged as the second surface areas ( 10 ), that the metal bodies ( 2 ) on a lower side of the housing ( 11 ) project as raised surfaces over the housing bottom or flush with this and that each of the metal body ( 2 ) one of a lot ( 8th ) of the respective solder joint wetted surface which is greater than the solder wetted surface portion of the conductor track ( 5 ), with which the respective metal body is connected. Gehäuseanordnung gemäß Anspruch 1, dadurch gekennzeichnet, dass die als Anschlussflächen eingesetzten Metallkörper (2) an der Unterseite des Gehäuses (11) als erhabene Flächen die Unterseite des Gehäuses (11) überragen.Housing arrangement according to claim 1, characterized in that the metal body used as connection surfaces ( 2 ) at the bottom of the housing ( 11 ) as raised surfaces the underside of the housing ( 11 ). Gehäuseanordnung gemäß einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass jeder der als Anschlussflächen eingesetzten Metallkörper (2) eine Haupterstreckungsrichtung aufweist, die von einem Rand des Gehäuses (11) in den zentralen Bereich des Gehäuses (11) verläuft und in der Ebene parallel zur Leiterplatte ein Verhältnis von Länge zu Breite aufweist, das größer als 2:1 ist.Housing arrangement according to one of claims 1 to 2, characterized in that each of the metal bodies used as connection surfaces ( 2 ) has a main extension direction, which from an edge of the housing ( 11 ) in the central area of the housing ( 11 ) and in the plane parallel to the printed circuit board has a length to width ratio greater than 2: 1. Gehäuseanordnung gemäß Anspruch 3, dadurch gekennzeichnet, dass jeder der als Anschlussflächen eingesetzten Metallkörper (2) in der Ebene parallel zur Leiterplatte ein Verhältnis von Länge zu Breite aufweist, das größer als 3:1 ist.Housing arrangement according to claim 3, characterized in that each of the metal bodies ( 2 ) in the plane parallel to the printed circuit board has a length to width ratio greater than 3: 1. Gehäuseanordnung gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass jeder der als Anschlussflächen eingesetzten Metallkörper (2) im Inneren des Gehäuses (11) jeweils eine Bondfläche (3) aufweist, die in einer Ebene liegt, auf welcher eine Chipstruktur der Halbleiter- oder Sensoranordnung aufsitzt. Housing arrangement according to one of claims 1 to 4, characterized in that each of the metal body used as connection surfaces ( 2 ) inside the housing ( 11 ) each have a bond area ( 3 ), which lies in a plane on which a chip structure of the semiconductor or sensor arrangement is seated. Gehäuseanordnung gemäß einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Halbleiter- oder Sensoranordnung eine Chipstruktur umfasst, die mehrere übereinarderliegende Ebenen (1, 1') umfasst, die durch Bonddrähte mit den als Anschlussflächen eingesetzten Metallkörpern (2) in Verbindung stehen.Housing arrangement according to one of claims 1 to 5, characterized in that the semiconductor or sensor arrangement comprises a chip structure having a plurality of overlapping planes ( 1 . 1' ), which by bonding wires with the metal bodies used as connection surfaces ( 2 ) keep in touch. Gehäuseanordnung gemäß einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass jeder der als Anschlussflächen eingesetzten Metallkörper (2) so angeordnet ist, dass der lotbenetzte Flächenteil der Leiterbahn (5), mit der entsprechende Metallkörper (2) verbunden ist, zumindest teilweise unter die Halbleiter- oder Sensoranordnung führt.Housing arrangement according to one of claims 1 to 6, characterized in that each of the metal body used as connection surfaces ( 2 ) is arranged so that the solder-wetted surface part of the conductor track ( 5 ), with the corresponding metal body ( 2 ) is connected, at least partially under the semiconductor or sensor arrangement leads. Gehäuseanordnung gemäß einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass sich jeder der als Anschlussflächen eingesetzten Metallkörper (2) jeweils so weit in einen Randbereich des Gehäuses (11) erstreckt, dass die Kontaktierung einer obersten zu kontaktierenden Chipebene (1) der Halbleiter- oder Sensoranordnung mit einem Bondwinkel erfolgt, der größer als 45° ist.Housing arrangement according to one of claims 1 to 7, characterized in that each of the metal bodies used as connection surfaces ( 2 ) so far into an edge region of the housing ( 11 ), that the contacting of a topmost chip level to be contacted ( 1 ) of the semiconductor or sensor arrangement takes place with a bonding angle which is greater than 45 °.
DE102006015222.0A 2006-03-30 2006-03-30 QFN package with optimized pad geometry Expired - Fee Related DE102006015222B4 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102006015222.0A DE102006015222B4 (en) 2006-03-30 2006-03-30 QFN package with optimized pad geometry
FR0754080A FR2899383B1 (en) 2006-03-30 2007-03-28 QFN HOUSING WITH OPTIMIZED CONNECTION SURFACE GEOMETRY.
JP2007085332A JP2007273986A (en) 2006-03-30 2007-03-28 Semiconductor device or sensor device
US11/731,054 US7825524B2 (en) 2006-03-30 2007-03-30 QFN housing having optimized connecting surface geometry

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006015222.0A DE102006015222B4 (en) 2006-03-30 2006-03-30 QFN package with optimized pad geometry

Publications (2)

Publication Number Publication Date
DE102006015222A1 DE102006015222A1 (en) 2007-10-04
DE102006015222B4 true DE102006015222B4 (en) 2018-01-04

Family

ID=38460254

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006015222.0A Expired - Fee Related DE102006015222B4 (en) 2006-03-30 2006-03-30 QFN package with optimized pad geometry

Country Status (4)

Country Link
US (1) US7825524B2 (en)
JP (1) JP2007273986A (en)
DE (1) DE102006015222B4 (en)
FR (1) FR2899383B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI544583B (en) * 2012-04-18 2016-08-01 鴻海精密工業股份有限公司 Chip assembly and chip assembling method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5866939A (en) * 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
US6927479B2 (en) * 2003-06-25 2005-08-09 St Assembly Test Services Ltd Method of manufacturing a semiconductor package for a die larger than a die pad

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
JPH1154658A (en) * 1997-07-30 1999-02-26 Hitachi Ltd Semiconductor device, manufacture thereof and frame structure
JP2001230360A (en) * 2000-02-18 2001-08-24 Hitachi Ltd Semiconductor integrated circuit device and method of manufacturing the same
KR100559664B1 (en) * 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 Semiconductor package
CN100380651C (en) * 2002-04-30 2008-04-09 株式会社瑞萨科技 Semiconductor device and electronic device
JP2003338519A (en) * 2002-05-21 2003-11-28 Renesas Technology Corp Semiconductor device and its manufacturing method
US7405468B2 (en) * 2003-04-11 2008-07-29 Dai Nippon Printing Co., Ltd. Plastic package and method of fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5866939A (en) * 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
US6927479B2 (en) * 2003-06-25 2005-08-09 St Assembly Test Services Ltd Method of manufacturing a semiconductor package for a die larger than a die pad

Also Published As

Publication number Publication date
FR2899383B1 (en) 2013-03-22
JP2007273986A (en) 2007-10-18
FR2899383A1 (en) 2007-10-05
US20070232095A1 (en) 2007-10-04
DE102006015222A1 (en) 2007-10-04
US7825524B2 (en) 2010-11-02

Similar Documents

Publication Publication Date Title
DE102005016650B4 (en) Power semiconductor module with butt soldered connection and connection elements
DE69819216T2 (en) Unsupported ball connection for integrated circuit chip packaging
DE112006000153B4 (en) Arrangement with an electronic component and a circuit board
DE102014104399B4 (en) Semiconductor chip package comprising a leadframe
DE102012211952B4 (en) Power semiconductor module with at least one stress-reducing matching element
DE102012020477A1 (en) Printed circuit and electronic device with the printed circuit
EP2198484B1 (en) Electric circuit arrangement having an mid circuit mount and a connection interface connected thereto
DE4130899C2 (en) Semiconductor device
DE102018204473B4 (en) SEMICONDUCTOR DEVICE
EP0712005A2 (en) Piezoelectric acceleration sensor
DE102007040876A1 (en) Multilayer printed circuit board, has substrate made of isolation material, and switching structures made of conducting material and laminated on top of each other by substrate in lamination direction
DE102006015222B4 (en) QFN package with optimized pad geometry
DE3903615C2 (en)
DE4417670A1 (en) Improved TAB tape
DE4213250C2 (en) Double-sided SMD-populated circuit board with special measures to reduce alternating temperature voltages
DE102006058695B4 (en) Power semiconductor module with butt soldered connection element
WO2014206666A1 (en) Circuit device and method for producing a circuit device for controlling a transmission of a vehicle
DE102017103476A1 (en) Housing arrangement in source circuit
EP2447991A2 (en) Contact element and use of a contact element in an electronic component
DE102004015597B4 (en) Semiconductor device with protective housing structure
DE10139985B4 (en) Electronic component with a semiconductor chip and method for its production
DE102005007486B4 (en) Surface mount package semiconductor device, mounting assembly, and method of making the same
DE102018204408B4 (en) BUSBAR, METHOD OF MAKING SAME, AND POWER MODULE HAVING SUCH
DE102005036107A1 (en) Piezoelectric bending converter system, has conductible connections between bearing structure and bending converter made by flexible, metallic, conductive contact units, where units are connected with the converter by conductive-adhesive
WO2006134006A1 (en) Electrically conductive, mechanically flexible connection between electrical or electronic components

Legal Events

Date Code Title Description
R012 Request for examination validly filed

Effective date: 20121214

R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee