DE102005050828B4

DE102005050828B4 - Method and apparatus for dividing a frequency by a fractional divider and fractional-n PLL

Info

Publication number: DE102005050828B4
Application number: DE102005050828A
Authority: DE
Inventors: Markus 80469 Dietl
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2004-12-22
Filing date: 2005-10-24
Publication date: 2011-08-18
Anticipated expiration: 2025-10-25
Also published as: DE102005050828A1

Abstract

Verfahren zur Teilung einer Frequenz durch einen Fraktionalteiler n, n = X + M/N, wobei X, M und N ganze Zahlen sind und X ein ganzzahliges Vielfaches von M ist, um ein geteiltes Signal (fref) bereitzustellen, wobei das Verfahren die folgenden Schritte umfasst: – die Bereitstellung einer Reihe von N Signalen mit zueinander äquidistanter Phasenverschiebung (φn) und mit der zu teilenden Frequenz; – das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signalen (φn), so dass, beginnend mit einem bestimmten, anfänglich ausgewählten phasenverschobenen Signal (φi), in jeder von aufeinander folgenden Perioden des geteilten Signals (fref) eine Folge von unterschiedlichen phasenverschobenen Signalen nacheinander bis zu einem (M + 1)-ten phasenverschobenen Signal (φi+M+1) ausgewählt wird, wobei das sequentielle Auswählen des bestimmten Signals aus der Reihe von N phasenverschobenen Signalen (φn) so durchgeführt wird, dass M + 1 verschiedene nächste phasenverschobene Signale nacheinander in jeder von aufeinander...A method of dividing a frequency by a fractional divider n, n = X + M / N, where X, M and N are integers and X is an integer multiple of M to provide a divided signal (fref), the method being the following Steps include: providing a series of N signals with equidistant phase shifts (φn) and with the frequency to be divided; - the sequential selection of a particular signal from the series of N phase-shifted signals (φn) so that, starting with a particular, initially selected phase-shifted signal (φi), in each of successive periods of the divided signal (fref) a sequence of different phase-shifted signals is sequentially selected up to an (M + 1) -th phase-shifted signal (φi + M + 1), the sequential selection of the particular signal from the series of N phase-shifted signals (φn) being carried out such that M + 1 different next phase-shifted signals one after another in each of one another

Description

Die Erfindung bezieht sich auf ein Verfahren zur Teilung einer Frequenz durch einen Fraktionalteiler n = X + M/N, wobei N, M und N ganze Zahlen sind, und auf eine Fraktional-n-PLL-Schaltung.The invention relates to a method of dividing a frequency by a fractional divider n = X + M / N, where N, M and N are integers, and a fractional-n PLL circuit.

Fraktional-n-Teiler sind hilfreich bei der Bereitstellung eines nicht ganzzahligen Frequenzverhältnisses. Quarze mit bestimmten Frequenzen werden zum Beispiel in hohen Stückzahlen hergestellt und sind daher problemlos zu niedrigen Kosten verfügbar. Ein Fraktional-n-Teiler ermöglicht die Verwendung dieser billigen Quarze in diversen Anwendungen, die unterschiedliche oder sogar variable Frequenzbasen erfordern.Fractional-n dividers are helpful in providing a non-integer frequency ratio. For example, quartz with certain frequencies are produced in high volumes and are therefore readily available at low cost. A fractional-n divider allows the use of these inexpensive quartzes in various applications requiring different or even variable frequency bases.

Bekannte Implementierungen von Fraktional-n-Teilern verwenden einen ganzzahligen Teiler mit einem schaltbaren Skalierungsfaktor. Das Textbuch „Theorie und Anwendungen des Phase Locked Loops” (Roland Best, VDE Verlag 1993, S. 146 ff.) zeigt eine PLL-Schaltung einschließlich eines solchen Fraktional-n-Teilers. Der Fraktional-n-Teiler mit schaltbarem Skalierungsfaktor kann von einem ersten Teiler 5 auf einen zweiten Teiler 6 geschaltet werden. In einer Gruppe von zehn folgenden Zyklen des Ausgangssignals wird das Eingangssignal sieben Zyklen lang durch fünf geteilt und dann drei Zyklen lang durch sechs, woraus sich ein durchschnittlicher Teiler von 5,3 ergibt. Das Umschalten des Teilers führt jedoch zu einer Phasenverschiebung, die am Ausgang der PLL Jitter verursacht. Zur Unterdrückung dieses Jitters muss die Bandbreite der Schleife begrenzt werden, oder es werden, wie in dem oben genannten Textbuch vorgeschlagen wird, andere komplexe Schaltungen zur Kompensierung des Phasenfehlers in jedem Zyklus benötigt.Known implementations of fractional-n dividers use an integer divisor with a switchable scaling factor. The textbook "Theory and Applications of the Phase Locked Loops" (Roland Best, VDE Verlag 1993, p. 146 ff.) Shows a PLL circuit including such a fractional-n divider. The fractional-n divider with switchable scaling factor can be switched from a first divider 5 to a second divider 6. In a group of ten subsequent cycles of the output signal, the input signal is divided by five for seven cycles and then six for six cycles, giving an average divisor of 5.3. However, switching the divider results in a phase shift that causes jitter at the output of the PLL. To suppress this jitter, the bandwidth of the loop must be limited or, as suggested in the above-mentioned textbook, other complex circuits are needed to compensate for the phase error in each cycle.

Aus der US 6,542,013 B1 ist ein fraktionaler Teiler für eine Multiphasen-PLL bekannt, die einen Oszillator und einen Phasenschieber aufweist, der eine Schar von phasenverschobenen Taktsignalen bereitstellt, und die im Rückkopplungszweig einen Teiler mit Teilungsfaktor M besitzt. Das Ausgangssignal des Teilers wird dabei zur Steuerung des Phasenschiebers verwendet.From the US 6,542,013 B1 For example, a fractional divider is known for a multiphase PLL having an oscillator and a phase shifter that provides a family of phase shifted clock signals and that has a division factor M divider in the feedback branch. The output of the divider is used to control the phase shifter.

Aus der US 6,526,374 B1 ist ebenfalls ein fraktionaler Teiler für eine PLL bekannt. Ein Multiplexer selektiert phasenverschobene Ausgangssignale des als Ringoszillator aufgebauten VCO. Nach jeder Periode des VCO wird ein neues phasenverschobenes Signal ausgewählt, wobei die Periode mittels eines Zählers überwacht wird, der das Ausgangssignal eines Teilers erhält, der im Rückkopplungszweig der PLL vorgesehen ist.From the US 6,526,374 B1 is also a fractional divisor known for a PLL. A multiplexer selects phase-shifted output signals of the VCO constructed as a ring oscillator. After each period of the VCO, a new phase-shifted signal is selected, the period being monitored by means of a counter receiving the output of a divider provided in the feedback branch of the PLL.

In „A 1.8-GHz CMOS Fractional-N Frequency Synthesizer With Randomized Multiphase VCO” by Churi-Huat Heng, IEEE Journal of Solid State Circuits, Volume 38, No. 6, June 2003, wird ein Phasenregelkreis mit Fraktional N Teiler offenbart. Der Phasenregelkreis enthält einen Multiphasen spannungsgesteuerten Oszillator (VCO), welcher die Multiphasensignale nach einem Zufallsprinzip auswählt, um so Störsignale zu unterdrücken.In "A 1.8-GHz CMOS Fractional-N Frequency Synthesizer With Randomized Multiphase VCO" by Churi-Huat Heng, IEEE Journal of Solid State Circuits, Volume 38, no. 6, June 2003, a phase-locked loop with fractional N divisors is disclosed. The phase-locked loop includes a multiphase voltage-controlled oscillator (VCO) which randomly selects the multi-phase signals so as to reject spurious signals.

In der deutschen Patentschrift DE 102 57 181 wird ein Phasenregelkreismodulator offenbart, der auf einer Sigma-Delta Fraktional N-Phasenregelschleife beruht. Die Phasenlage der Ausgangsfrequenz des VCO wird mittels eines Sigma-Delta-Modulators bestimmt. Die Auswahl der Phasenlagen erfolgt so, dass ein Ausgangssignal mit hoher spektraler Reinheit entsteht.In the German patent DE 102 57 181 discloses a phase locked loop modulator based on a sigma-delta fractional N-phase locked loop. The phase position of the output frequency of the VCO is determined by means of a sigma-delta modulator. The selection of the phase positions is such that an output signal with high spectral purity is produced.

Aus der deutschen Patentschrift DE 198 402 41 ist ein digitaler Phasenregelkreis mit Frequenzsynthesizer bekannt, bei welchem die Phasenfehlerkompensation unter Verwendung einer Hilfs-Phasenregelschleife erfolgt: Bei dieser Phasenfehlerkompensation werden alle benötigten Stellen- und Referenzsignale aus der Frequenz des VCO abgeleitet.From the German patent DE 198 402 41 In the case of this phase error compensation, all the required position and reference signals are derived from the frequency of the VCO.

Aus der US-Patentschrift mit der Nummer 6,642,800 B2 ist ein störsignalfreier Phasenregelkreis mit Fraktionalteiler bekannt. Der Phasenregelkreis enthält ein Multiphasennetzwerk, das einen Dämpfungsschaltkreis enthält, der Jitter am Ausgang des Phasenregelkreises entfernt. Das Multiphasennetzwerk und der Dämpfungsschaltkreis sind an das Ausgangssignal des Phasenregelkreises gekoppelt.From the US Pat. No. 6,642,800 B2 is a noise-free phase-locked loop with fractional divider known. The phase locked loop includes a multi-phase network that includes a snubber circuit that removes jitter at the output of the phase locked loop. The multi-phase network and the damping circuit are coupled to the output signal of the phase locked loop.

Es ist eine Aufgabe der Erfindung eine vereinfachte fraktionale PLL und eine entsprechendes Verfahren bereitzustellen, die möglichst ohne zusätzliche Zähler auskommen und trotzdem eine jitterlose Fraktionalteilung ermöglichen.It is an object of the invention to provide a simplified fractional PLL and a corresponding method, which manage as possible without additional counters and still allow a jitterless fractional division.

Die Aufgabe wird erfindungsgemäß von den Gegenständen der Ansprüche 1 und 3 gelöst.The object is achieved by the objects of claims 1 and 3.

Die Erfindung stellt ein Verfahren zur jitterlosen Fraktionalteilung einer Frequenz bereit.The invention provides a method for jitterless fractional division of a frequency.

Die Erfindung stellt ein Verfahren zur Teilung einer Frequenz durch einen Fraktionalteiler n = X + M/N, wobei X, M und N ganze Zahlen sind, bereit, um ein geteiltes Signal bereitzustellen. Das Verfahren umfasst die Bereitstellung einer Reihe von N Signalen mit zueinander äquidistanter Phasenverschiebung, die die zu teilende Frequenz aufweisen, und das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signalen, so dass, beginnend mit einem bestimmten, anfänglich ausgewählten phasenverschobenen Signal, in jeder von aufeinander folgenden Perioden des geteilten Signals eine Folge von unterschiedlichen phasenverschobenen Signalen nacheinander bis zu einem (M + 1)-ten phasenverschobenen Signal ausgewählt wird. Das Verfahren umfasst ferner die Teilung des aktuell ausgewählten phasenverschobenen Signals durch einen ganzzahligen Teiler X zur Bereitstellung des geteilten Signals. Das bedeutet, dass die Auswahl des einen phasenverschobenen Signals dadurch getroffen wird, dass in jeder von aufeinander folgenden Perioden des geteilten Signals die Auswahl durch eine Anzahl von phasenverschobenen Signalen verschoben wird. Mit jedem solchen Verschiebungsschritt wird die Phase des Signals für den ganzzahligen Teiler verschoben, bis eine Phasenverschiebung von M·2π/N bezogen auf das anfänglich ausgewählte phasenverschobene Signal erreicht wird. Im Gegensatz zu bekannten Verfahren, in denen eine komplette Periode des zu teilenden Signals immer mal wieder fallen gelassen wird, um den Fraktionalteiler zu erreichen, enthält mit dem vorgeschlagenen Verfahren jede Periode des geteilten Signals den Bruchteil der Teilung. Deshalb hat jede Periode des geteilten Signals dieselbe Länge, und es wird in dem geteilten Signal kein Jitter erzeugt.The invention provides a method of dividing a frequency by a fractional divider n = X + M / N, where X, M and N are integers, ready to provide a split signal. The method comprises providing a series of N equidistant phase shifted signals having the frequency to be divided, and sequentially selecting a particular one of the series of N phase shifted signals such that, starting with a particular initially selected phase shifted signal, in each of consecutive periods of the divided signal, a sequence of different phase-shifted signals in succession to a (M + 1) -th phase-shifted signal is selected. The method further comprises dividing the currently selected phase shifted signal by an integer divider X to provide the divided signal. This means that the selection of the phase-shifted signal is made by shifting the selection by a number of phase-shifted signals in each of consecutive periods of the divided signal. With each such shift step, the phase of the signal for the integer divider is shifted until a phase shift of M * 2π / N with respect to the initially selected phase-shifted signal is achieved. In contrast to known methods in which a complete period of the signal to be divided is dropped time and time again in order to reach the fractional divider, with the proposed method each period of the divided signal contains the fraction of the division. Therefore, each period of the divided signal has the same length, and no jitter is generated in the divided signal.

In einer bestimmten Ausführungsform der Erfindung wird das sequentielle Auswählen des bestimmten Signals aus der Reihe von N phasenverschobenen Signalen so durchgeführt, dass M + 1 verschiedene aufeinander folgende phasenverschobene Signale nacheinander in jeder von aufeinander folgenden Perioden des geteilten Signals ausgewählt werden. Das sukzessive Auswählen aufeinander folgender phasenverschobener Signale garantiert, dass in dem Signal für den ganzzahligen Teiler kein Störimpuls auftritt.In a particular embodiment of the invention, the sequential selection of the particular one of the series of N phase shifted signals is performed such that M + 1 different consecutive phase shifted signals are successively selected in each of consecutive periods of the divided signal. The successive selection of successive phase-shifted signals guarantees that no glitch occurs in the signal for the integer divider.

In einer anderen Ausführungsform des Verfahrens gemäß der Erfindung wird das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signalen mit jeder Periode des aktuell ausgewählten phasenverschobenen Signals durchgeführt. Mit diesem Verfahren kann eine Frequenz durch einen Teiler n = X + M/N geteilt werden, wobei M < X ist, ohne dass Phasenjitter auftritt.In another embodiment of the method according to the invention, the sequential selection of a particular one of the series of N phase-shifted signals is performed on each period of the currently selected phase-shifted signal. With this method, a frequency can be divided by a divisor n = X + M / N, where M <X, without phase jitter occurring.

In einer anderen Ausführungsform des Verfahrens gemäß der Erfindung wird die Auswahl so durchgeführt, dass in jeder von aufeinander folgenden Perioden des geteilten Signals mit jeder Periode des bestimmten, aktuell ausgewählten phasenverschobenen Signals N-mal das L-nächste phasenverschobene Signal ausgewählt wird. L ist der Ganzzahlanteil des Bruchs M/N. Dann wird einmal das (M-(L·N))-nächste phasenverschobene Signal ausgewählt. Mit diesem Verfahren kann eine Frequenz durch einen Teiler n = X + M/N geteilt werden, wobei M > X ist, ohne dass Phasenjitter auftritt.In another embodiment of the method according to the invention, the selection is made such that in each of consecutive periods of the divided signal with each period of the particular currently selected phase-shifted signal, the L-next phase-shifted signal is selected N times. L is the integer part of the fraction M / N. Then the (M- (L * N)) next phase-shifted signal is selected once. With this method, a frequency can be divided by a divisor n = X + M / N, where M> X, without phase jitter occurring.

In einer weiteren Ausführungsform der Erfindung umfasst das Verfahren, dass an Stelle der Teilung des aktuell ausgewählten phasenverschobenen Signals durch einen ganzzahligen Teiler X zur Bereitstellung des geteilten Signals das aktuell ausgewählte phasenverschobene Signal zunächst durch einen ganzzahligen Teiler P geteilt wird, wobei P gleich X/M ist, um ein Zwischensignal bereitzustellen. Das Zwischensignal wird durch einen ganzzahligen Teiler X geteilt, um das geteilte Signal bereitzustellen. Das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signalen wird mit jeder Periode des Zwischensignals durchgeführt. Mit diesem Verfahren kann eine Frequenz durch einen Teiler n = X + M/N geteilt werden, wobei X ein ganzzahliges Vielfaches von M ist, ohne dass Phasenjitter auftritt.In a further embodiment of the invention, the method comprises that, instead of dividing the currently selected phase-shifted signal by an integer divider X to provide the divided signal, the currently selected phase-shifted signal is first divided by an integer divider P, where P equals X / M is to provide an intermediate signal. The intermediate signal is divided by an integer divider X to provide the divided signal. The sequential selection of a particular one of the series of N phase shifted signals is performed with each period of the intermediate signal. With this method, a frequency can be divided by a divisor n = X + M / N, where X is an integer multiple of M, without phase jitter occurring.

In einer weiteren Ausführungsform der Erfindung wird das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signalen mit jeder Periode des einen, aktuell ausgewählten phasenverschobenen Signals durchgeführt. Somit wird die Auswahl mit jeder Periode des bestimmten, aktuell ausgewählten phasenverschobenen Signals auf das nächste, nachfolgende phasenverschobene Signal verschoben. Mit diesem Verfahren kann eine Frequenz durch einen Teiler n = X + M/N geteilt werden, wobei M = X ist, ohne dass Phasenjitter auftritt.In a further embodiment of the invention, the sequential selection of a particular one of the series of N phase shifted signals is performed on each period of the one currently selected phase shifted signal. Thus, with each period of the particular currently selected phase-shifted signal, the selection is shifted to the next subsequent phase-shifted signal. With this method, a frequency can be divided by a divider n = X + M / N, where M = X, without phase jitter occurring.

Gemäß einer weiteren Ausführungsform der Erfindung wird das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signale mit jeder Periode des geteilten Signals durchgeführt. Hier wird die Auswahl, angefangen von dem aktuell ausgewählten phasenverschobenen Signal, mit jeder Periode des geteilten Signals einmal auf das nächste, nachfolgende phasenverschobene Signal verschoben. Mit diesem Verfahren kann die gewünschte Bruchteilung für einen Teiler n = X + M/N, wobei M = 1 ist, unkompliziert erreicht werden.According to another embodiment of the invention, the sequential selection of a particular one of the series of N phase shifted signals is performed on each period of the divided signal. Here, the selection, starting from the currently selected phase-shifted signal, is shifted once to the next subsequent phase-shifted signal with each period of the divided signal. With this method, the desired fractional division for a divisor n = X + M / N, where M = 1, can be achieved easily.

Gemäß einer weiteren Ausführungsform der Erfindung wird das aktuell ausgewählte phasenverschobene Signal durch einen ganzzahligen Teiler X + 1 geteilt, um das geteilte Signal bereitzustellen, und das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signalen wird so durchgeführt, dass M + 1 verschiedene, aufeinander folgende phasenverschobene Signale in jeder von aufeinander folgenden Perioden des geteilten Signals nacheinander in umgekehrter Reihenfolge ausgewählt werden. Das bedeutet, dass die Auswahl, beginnend bei dem aktuell ausgewählten phasenverschobenen Signal, auf das vorhergehende phasenverschobene Signal verschoben wird. Deshalb wird die Phase des Signals für den ganzzahligen Teiler verschoben, um die Periode zu verkürzen. Mit diesem Verfahren kann die gewünschte Bruchteilung für einen Teiler von n = (X + 1) – 1/N, was gleich ist wie X + M/N, wobei M gleich N – 1 ist, unkompliziert erreicht werden.According to another embodiment of the invention, the currently selected phase-shifted signal is divided by an integer divider X + 1 to provide the divided signal, and the sequential selection of a particular one of the series of N phase-shifted signals is performed such that M + 1 are different successive out-of-phase signals in each of consecutive periods of the divided signal are successively selected in reverse order. This means that the selection, starting with the currently selected phase-shifted signal, is shifted to the previous phase-shifted signal. Therefore, the phase of the signal for the integer divider is shifted to the period shorten. With this method, the desired fractional division for a divisor of n = (X + 1) -1 / N, which is the same as X + M / N, where M is equal to N-1, can be easily achieved.

Das Ziel der Erfindung wird auch durch eine Fraktional-n-PLL-Schaltung erreicht, umfassend einen Phasenfrequenzdetektor, der als Reaktion auf eine Phasendifferenz zwischen einem Eingangssignal und einem Referenzsignal ein Phasendifferenzsignal bereitstellt, und umfassend einen VCO, der ein Ausgangssignal einer Frequenz als Reaktion auf das Phasendifferenzsignal bereitstellt. Der VCO stellt ferner eine Reihe von N Signalen mit zueinander äquidistanter Phasenverschiebung und mit derselben Frequenz wie das Ausgangssignal bereit. Die PLL-Schaltung umfasst ferner einen Multiplexer für das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signalen und einen ganzzahligen Teiler, der das bestimmte, aktuell ausgewählte phasenverschobene Signal durch einen ganzzahligen Teiler X teilt, um das Referenzsignal bereitzustellen. Der Multiplexer wird durch das bestimmte, aktuell ausgewählte phasenverschobene Signal gesteuert, um mit jeder Periode des bestimmten, aktuell ausgewählten phasenverschobenen Signals ein nächstes, darauf folgendes phasenverschobenes Signal auszuwählen. Die vorgeschlagene PLL-Schaltung stellt ein Ausgangssignal mit einer Frequenz bereit, die für M = X ein (X + M/N)-faches der Frequenz des Eingangssignals darstellt. Indem durch die Reihe von Signalen mit zueinander äquidistanter Phasenverschiebung verschoben wird, wird ein Fraktionalteiler erreicht. Da die Verschiebung für den Bruchteil M/N des Teilers innerhalb jeder Periode des Referenzsignals ausgeführt wird, gibt es keinen Phasensprung in dem Referenzsignal an dem Ausgang des ganzzahligen Teilers. Deshalb „sieht” der Phasenfrequenzdetektor nicht die Verschiebung von Phasen, und das Referenzsignal ist jitterfrei. Somit kann die Bandbreite der PLL-Schaltung erweitert werden, da das Phasendifferenzsignal nicht so eng gefiltert werden muss, wie im Fachgebiet notwendig ist. Folglich ist eine PLL-Schaltung gemäß der Erfindung schnell und kann in Hochgeschwindigkeits- und Hochfrequenzanwendungen verwendet werden.The object of the invention is also achieved by a fractional-n PLL circuit comprising a phase frequency detector which provides a phase difference signal in response to a phase difference between an input signal and a reference signal, and comprising a VCO which receives an output signal of a frequency in response to provides the phase difference signal. The VCO also provides a series of N signals with mutually equidistant phase shift and at the same frequency as the output signal. The PLL circuit further comprises a multiplexer for sequentially selecting a particular one of the series of N phase shifted signals and an integer divider which divides the determined currently selected phase shifted signal by an integer divider X to provide the reference signal. The multiplexer is controlled by the particular currently-selected phase-shifted signal to select a next following out-of-phase signal with each period of the particular currently selected phase-shifted signal. The proposed PLL circuit provides an output signal having a frequency that represents (X + M / N) times the frequency of the input signal for M = X. By shifting through the series of signals with mutually equidistant phase shift, a fractional divider is achieved. Since the shift is performed for the fractional M / N of the divider within each period of the reference signal, there is no phase shift in the reference signal at the output of the integer divider. Therefore, the phase frequency detector does not "see" phase shift and the reference signal is jitter free. Thus, the bandwidth of the PLL circuit can be extended because the phase difference signal does not have to be filtered as narrowly as is necessary in the art. Consequently, a PLL circuit according to the invention is fast and can be used in high-speed and high-frequency applications.

In einer bestimmten Ausführungsform wird eine Fraktional-n-PLL-Schaltung vorgeschlagen, die einen Phasenfrequenzdetektor umfasst, der als Reaktion auf eine Phasendifferenz zwischen einem Eingangssignal und einem Referenzsignal ein Phasendifferenzsignal bereitstellt. Die PLL umfasst ferner einen VCO, der ein Ausgangssignal einer Frequenz als Reaktion auf das Phasendifferenzsignal und eine Reihe von N Signalen mit zueinander äquidistanter Phasenverschiebung und mit derselben Frequenz wie das Ausgangssignal bereitstellt. Die PLL-Schaltung umfasst ferner einen Multiplexer für das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signalen und einen ganzzahligen Teiler, der das bestimmte, aktuell ausgewählte phasenverschobene Signal durch einen ganzzahligen Teiler X teilt, um das Signal bereitzustellen. Der Multiplexer wird durch das Referenzsignal gesteuert, um die Auswahl mit jeder Periode des Referenzsignals auf das nächste, darauf folgende phasenverschobene Signal zu verschieben. Diese PLL-Schaltung stellt ein jitterloses Ausgangssignal mit einer Frequenz bereit, die ein (X + M/N)-faches der Eingangsfrequenz, wobei M = 1 ist, darstellt.In a particular embodiment, a fractional-n PLL circuit is proposed that includes a phase frequency detector that provides a phase difference signal in response to a phase difference between an input signal and a reference signal. The PLL further includes a VCO providing an output of frequency in response to the phase difference signal and a series of N equidistant phase shift signals at the same frequency as the output signal. The PLL circuit further comprises a multiplexer for sequentially selecting a particular one of the series of N phase shifted signals and an integer divider which divides the determined currently selected phase shifted signal by an integer divider X to provide the signal. The multiplexer is controlled by the reference signal to shift the selection with each period of the reference signal to the next following phase-shifted signal. This PLL circuit provides a jitterless output signal having a frequency that is one (X + M / N) times the input frequency, where M = 1.

In einer weiteren bestimmten Ausführungsform wird eine Fraktional-n-PLL-Schaltung vorgeschlagen, die einen Phasenfrequenzdetektor umfasst, der als Reaktion auf eine Phasendifferenz zwischen einem Eingangssignal und einem Referenzsignal ein Phasendifferenzsignal bereitstellt. Die PLL umfasst ferner einen VCO, der ein Ausgangssignal einer Frequenz als Reaktion auf das Phasendifferenzsignal und eine Reihe von N Signalen mit zueinander äquidistanter Phasenverschiebung und mit derselben Frequenz wie das Ausgangssignal bereitstellt. Die PLL-Schaltung umfasst ferner einen Multiplexer für das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signalen und einen ganzzahligen Teiler, der das bestimmte, aktuell ausgewählte phasenverschobene Signal durch einen ganzzahligen Teiler X + 1 teilt, um das Referenzsignal bereitzustellen. Der Multiplexer wird durch das Referenzsignal von dem ganzzahligen Teiler gesteuert, um mit jeder Periode des Referenzsignals ein vorhergehendes, fortlaufendes phasenverschobenes Signal auszuwählen. Diese PLL-Schaltung stellt ein jitterloses Ausgangssignal mit einer Frequenz bereit, die ein ((X + 1) – 1/N)-faches der Eingangsfrequenz darstellt. Diese Konfiguration stellt eine vereinfachte Implementierung eines Teilers n = X + M/N bereit, wenn M = N – 1, da der Teiler n auch in der Form (X + 1) – 1/N dargestellt werden kann, was gleich ist wie X + M/N.In another particular embodiment, a fractional-n PLL circuit is proposed that includes a phase frequency detector that provides a phase difference signal in response to a phase difference between an input signal and a reference signal. The PLL further includes a VCO providing an output of frequency in response to the phase difference signal and a series of N equidistant phase shift signals at the same frequency as the output signal. The PLL circuit further comprises a multiplexer for sequentially selecting a particular one of the series of N phase shifted signals and an integer divider dividing the particular currently selected phase shifted signal by an integer divider X + 1 to provide the reference signal. The multiplexer is controlled by the reference signal from the integer divider to select a previous continuous phase shifted signal with each period of the reference signal. This PLL circuit provides a jitterless output signal having a frequency that represents ((X + 1) -1 / N) times the input frequency. This configuration provides a simplified implementation of a divisor n = X + M / N when M = N-1, since the divisor n can also be represented in the form (X + 1) -1 / N, which is the same as X. + M / N.

In einer weiteren bestimmten Ausführungsform wird eine Fraktional-n-PLL-Schaltung vorgeschlagen, die einen Phasenfrequenzdetektor umfasst, der als Reaktion auf eine Phasendifferenz zwischen einem Eingangssignal und einem Referenzsignal ein Phasendifferenzsignal bereitstellt. Die PLL umfasst ferner einen VCO, der ein Ausgangssignal einer Frequenz als Reaktion auf das Phasendifferenzsignal und eine Reihe von N Signalen mit zueinander äquidistanter Phasenverschiebung und mit derselben Frequenz wie das Ausgangssignal bereitstellt. Die PLL-Schaltung umfasst ferner einen Multiplexer für das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signalen. Des Weiteren wird ein ganzzahliger Teiler mit einer ersten ganzzahligen Teilerstufe, die das ausgewählte phasenverschobene Signal durch einen ganzzahligen Teiler M teilt, um ein Zwischensignal bereitzustellen, und einer zweiten ganzzahligen Teilerstufe bereitgestellt, die das Zwischensignal durch einen ganzzahligen Teiler P = N/M teilt, um das Referenzsignal bereitzustellen. Der Multiplexer wird durch das Zwischensignal von dem ersten ganzzahligen Teiler gesteuert, um die Auswahl mit jeder Periode des Zwischensignals auf das nächste nachfolgende phasenverschobene Signal zu verschieben. Diese vorgeschlagene PLL-Schaltung stellt ein Ausgangssignal mit einer Frequenz bereit, die ein (X + M/N)-faches der Frequenz des Eingangssignals darstellt, wobei N ein ganzzahliges Vielfaches von M ist.In another particular embodiment, a fractional-n PLL circuit is proposed that includes a phase frequency detector that provides a phase difference signal in response to a phase difference between an input signal and a reference signal. The PLL further includes a VCO providing an output of frequency in response to the phase difference signal and a series of N equidistant phase shift signals at the same frequency as the output signal. The PLL circuit further comprises a multiplexer for sequentially selecting a particular one of the series of N phase shifted signals. Further, an integer divider having a first integer divisor dividing the selected phase shifted signal by an integer divider M is transposed provide an intermediate signal and a second integer divider stage which divides the intermediate signal by an integer divider P = N / M to provide the reference signal. The multiplexer is controlled by the intermediate signal from the first integer divider to shift the selection to the next successive phase shifted signal with each period of the intermediate signal. This proposed PLL circuit provides an output signal having a frequency which is one (X + M / N) times the frequency of the input signal, where N is an integer multiple of M.

In einer weiteren bestimmten Ausführungsform wird eine Fraktional-n-PLL-Schaltung vorgeschlagen, die einen Phasenfrequenzdetektor umfasst, der als Reaktion auf eine Phasendifferenz zwischen einem Eingangssignal und einem Referenzsignal ein Phasendifferenzsignal bereitstellt. Die PLL umfasst ferner einen VCO, der ein Ausgangssignal einer Frequenz als Reaktion auf das Phasendifferenzsignal und eine Reihe von N Signalen mit zueinander äquidistanter Phasenverschiebung und mit derselben Frequenz wie das Ausgangssignal bereitstellt. Die PLL-Schaltung umfasst ferner einen Multiplexer für das sequentielle Auswählen eines bestimmten Signals aus der Reihe von N phasenverschobenen Signalen und einen ganzzahligen Teiler, der das bestimmte, aktuell ausgewählte phasenverschobene Signal durch einen ganzzahligen Teiler X teilt, um das Referenzsignal bereitzustellen. Die PLL-Schaltung umfasst ferner eine Verschiebungssteuerung, die mit dem ganzzahligen Teiler und dem Multiplexer verbunden ist. Die Verschiebungssteuerung steuert den Multiplexer als Reaktion auf das geteilte Signal und auf das aktuell ausgewählte phasenverschobene Signal, um sequentiell ein bestimmtes Signal aus der Reihe von N phasenverschobenen Signalen so auszuwählen, dass in jeder von aufeinander folgenden Perioden des geteilten Signals, beginnend mit einem bestimmten, anfänglich ausgewählten phasenverschobenen Signal, eine Anzahl von aufeinander folgenden phasenverschobenen Signalen nacheinander bis zu einem (M + 1)-nächsten phasenverschobenen Signal ausgewählt wird. Mit einer solchen Konfiguration kann jeder sinnvolle Fraktionalteiler in der Form von n = X + M/N implementiert werden. Die Verschiebungssteuerung garantiert, dass jede Periode des geteilten Signals den Bruchteil der Teilung enthält. Deshalb hat jede Periode des geteilten Signals dieselbe Länge, und es wird kein Jitter in dem geteilten Signal erzeugt.In another particular embodiment, a fractional-n PLL circuit is proposed that includes a phase frequency detector that provides a phase difference signal in response to a phase difference between an input signal and a reference signal. The PLL further includes a VCO providing an output of frequency in response to the phase difference signal and a series of N equidistant phase shift signals at the same frequency as the output signal. The PLL circuit further comprises a multiplexer for sequentially selecting a particular one of the series of N phase shifted signals and an integer divider which divides the determined currently selected phase shifted signal by an integer divider X to provide the reference signal. The PLL circuit further comprises a shift control connected to the integer divider and the multiplexer. The shift control controls the multiplexer in response to the divided signal and the currently selected phase shifted signal to sequentially select a particular one of the series of N phase shifted signals such that in each of consecutive periods of the divided signal starting with a particular one of the signals. initially selected phase-shifted signal, a number of successive phase-shifted signals are successively selected up to a (M + 1) next-phase out-of-phase signal. With such a configuration, any reasonable fractional divisor can be implemented in the form of n = X + M / N. The shift control guarantees that each period of the divided signal contains the fraction of the division. Therefore, each period of the divided signal has the same length, and no jitter is generated in the divided signal.

In einer weiter entwickelten Ausführungsform der Erfindung umfasst die Verschiebungssteuerung einen Triggereingang für den Empfang des bestimmten, aktuell ausgewählten phasenverschobenen Signals von dem Multiplexer, einen Rückstelleingang für den Empfang des geteilten Signals von dem ganzzahligen Teiler und einen Steuerausgang, der ein Steuersignal für den Multiplexer bereitstellt. Die Verschiebungssteuerung umfasst ferner einen M-Zähler, der durch das bestimmte, aktuell ausgewählte phasenverschobene Signal getriggert wird. Der M-Zähler aktiviert die Ausgabe des bestimmten, aktuell ausgewählten phasenverschobenen Signals an dem Steuerausgang bis der M-Zähler einen Wert M erreicht hat und durch das geteilte Signal von dem ganzzahligen Teiler zurückgestellt wird. Die Grundidee dieser Konfiguration besteht darin, die Phase des an dem Eingang des ganzzahligen Teilers empfangenen Signals in Schritten zu verschieben, die größer sind als die Phasenverschiebung zwischen zwei aufeinander folgenden phasenverschobenen Signalen. Somit wird die Phase des an dem Eingang des ganzzahligen Teilers empfangenen Signals um M·2π/N verschoben, obwohl in dem bestimmten, aktuell ausgewählten phasenverschobenen Signal, das für die Steuerung des Multiplexers verwendet wird, lediglich X Perioden innerhalb einer Periode des Referenzsignals verfügbar sind. Diese PLL-Schaltung stellt ein jitterloses Ausgangssignal mit einer Frequenz bereit, die ein (X + M/N)-faches der Frequenz des Eingangssignals beträgt, wobei X < M ist.In a more advanced embodiment of the invention, the shift control comprises a trigger input for receiving the particular currently selected phase-shifted signal from the multiplexer, a reset input for receiving the divided signal from the integer divider, and a control output providing a control signal to the multiplexer. The shift control further includes an M counter triggered by the determined currently selected phase shifted signal. The M counter activates the output of the particular currently selected phase shifted signal at the control output until the M counter has reached a value M and is reset by the divided signal from the integer divider. The basic idea of this configuration is to shift the phase of the signal received at the input of the integer divider in steps that are greater than the phase shift between two consecutive phase-shifted signals. Thus, the phase of the signal received at the input of the integer divider is shifted by M * 2π / N, although only X periods within one period of the reference signal are available in the particular currently selected phase-shifted signal used for the control of the multiplexer , This PLL circuit provides a jitterless output signal having a frequency that is one (X + M / N) times the frequency of the input signal, where X <M.

In einer weiteren weiter entwickelten Ausführungsform umfasst die Verschiebungssteuerung einen Triggereingang für den Empfang des bestimmten, aktuell ausgewählten phasenverschobenen Signals von dem Multiplexer, einen Rückstelleingang, der das geteilte Signal von dem ganzzahligen Teiler empfängt, und einen ersten Steuerausgang, der ein erstes Steuersignal für den Multiplexer bereitstellt. Die Verschiebungssteuerung umfasst ferner einen M-Zähler, der durch das bestimmte, aktuell ausgewählte phasenverschobene Signal getriggert wird. Der M-Zähler aktiviert die Ausgabe des bestimmten, aktuell ausgewählten phasenverschobenen Signals an dem ersten Steuerausgang bis der M-Zähler einen Wert M erreicht hat und durch das geteilte Signal von dem ganzzahligen Teiler zurückgestellt wird. Die Verschiebungssteuerung umfasst einen zweiten Steuerausgang, der ein zweites Steuersignal für den Multiplexer bereitstellt, wenn der M-Zähler den Wert M erreicht hat. Das erste Steuersignal steuert den Multiplexer so, dass dieser ein übernächstes aufeinander folgendes phasenverschobenes Signal auswählt, und das zweite Steuersignal steuert den Multiplexer so, dass dieser ein nächstes aufeinander folgendes phasenverschobenes Signal auswählt. Deshalb stellt diese PLL-Schaltung ein Ausgangssignal mit einer Frequenz bereit, die ein (X + M/N)-faches der Frequenz des Eingangssignals beträgt, wobei X > M ist.In a further developed embodiment, the shift control comprises a trigger input for receiving the determined, currently selected phase shifted signal from the multiplexer, a reset input receiving the divided signal from the integer divider, and a first control output providing a first control signal for the multiplexer provides. The shift control further includes an M counter triggered by the determined currently selected phase shifted signal. The M counter activates the output of the particular currently selected phase shifted signal at the first control output until the M counter has reached a value M and is reset by the divided signal from the integer divider. The shift control comprises a second control output which provides a second control signal to the multiplexer when the M counter has reached the value M. The first control signal controls the multiplexer to select an over-next sequential phase-shifted signal, and the second control signal controls the multiplexer to select a next consecutive phase-shifted signal. Therefore, this PLL circuit provides an output signal having a frequency which is one (X + M / N) times the frequency of the input signal, where X> M.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung von bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen. Es zeigen:Further advantages and features of the invention will become apparent from the following description of preferred embodiments with reference to the accompanying drawings. Show it:

1 eine PLL-Schaltung gemäß einer ersten Ausführungsform der Erfindung; 1 a PLL circuit according to a first embodiment of the invention;

2 eine PLL-Schaltung gemäß einer zweiten Ausführungsform der Erfindung; 2 a PLL circuit according to a second embodiment of the invention;

3 eine PLL-Schaltung gemäß einer dritten Ausführungsform der Erfindung; 3 a PLL circuit according to a third embodiment of the invention;

4 eine PLL-Schaltung gemäß einer vierten Ausführungsform der Erfindung; 4 a PLL circuit according to a fourth embodiment of the invention;

5 eine PLL-Schaltung gemäß einer fünften Ausführungsform der Erfindung. 5 a PLL circuit according to a fifth embodiment of the invention.

Die in der in einem Blockdiagramm in 1 gezeigte PLL-Schaltung 100 umfasst einen Phasenfrequenzdetektor (PFD) 102, ein Schleifenfilter 104, einen spannungsgesteuerten Oszillator (VCO) 106, einen Multiplexer (MUX) 108 und einen ganzzahligen Teiler 110.The in the in a block diagram in 1 shown PLL circuit 100 includes a phase frequency detector (PFD) 102 , a loop filter 104 , a voltage controlled oscillator (VCO) 106 , a multiplexer (MUX) 108 and an integer divider 110 ,

Der PFD 102 weist einen Signaleingang 112 für den Empfang eines Eingangssignals f_in mit einer Eingangsfrequenz und einen Referenzeingang 114 für den Empfang eines Referenzsignals f_ref auf. Der PFD weist ferner einen Ausgang 116 für die Bereitstellung eines Phasendifferenzsignals diff₀ als Reaktion auf eine Differenz in Phasen des Eingangssignals f_in und des Referenzsignals f_ref auf.The PFD 102 has a signal input 112 for receiving an input signal f _in with an input frequency and a reference input 114 for the reception of a reference signal f _ref . The PFD also has an output 116 for providing a phase difference signal diff _{0 in} response to a difference in phases of the input signal f _in and the reference signal f _ref .

Das Schleifenfilter 104 weist einen Eingang 118 für den Empfang des Phasendifferenzsignals diff₀ und einen Ausgang 120 für die Bereitstellung eines tiefpassgefilterten Phasendifferenzsignals diff₁ auf.The loop filter 104 has an entrance 118 for receiving the phase difference signal diff ₀ and an output 120 for the provision of a low-pass filtered phase difference signal diff ₁ .

Der VCO 106 umfasst einen Eingang 122, der mit dem Ausgang 120 des Schleifenfilters 104 verbunden ist, um das tiefpassgefilterte Phasendifferenzsignal diff₁ zu empfangen, und einen Ausgang 124 für die Bereitstellung eines Ausgangssignals f_out mit einer Frequenz als Reaktion auf das gefilterte Phasendifferenzsignal diff₁. Der VCO 106 umfasst ferner eine Reihe von N Ausgängen 126 für die Bereitstellung einer Reihe von N phasenverschobenen Signalen φ_n, wobei n = 1 bis N ist. Die phasenverschobenen Signale φ_n weisen dieselbe Frequenz auf wie das Ausgangssignal f_out, haben aber eine zueinander äquidistante Phasenverschiebung. Das bedeutet, dass die Phase von zwei aufeinander folgenden phasenverschobenen Signalen φ_n und Φ_n+1 um 2π/N zueinander verschoben ist. Eine solche Konfiguration kann leicht erreicht werden, indem man zum Beispiel den VCO als Ringoszillator implementiert, wobei jeder Abgriff eins der Signale bereitstellt.The VCO 106 includes an entrance 122 that with the exit 120 of the loop filter 104 is connected to receive the low-pass filtered phase difference signal diff ₁ , and an output 124 for providing an output signal f _out having a frequency in response to the filtered phase difference signal diff ₁ . The VCO 106 also includes a series of N outputs 126 for providing a series of N phase shifted signals φ _n , where n = 1 to N. The phase-shifted signals φ _n have the same frequency as the output signal f _out , but have a mutually equidistant phase shift. This means that the phase of two successive phase-shifted signals φ _n and φ _{n + 1} is shifted by 2π / N to each other. Such a configuration can be easily achieved by, for example, implementing the VCO as a ring oscillator, each tap providing one of the signals.

Der MUX 108 umfasst eine Reihe von N Eingängen 128 für den Empfang der N phasenverschobenen Signale φ_n von dem VCO und einen Ausgang 130 für die Bereitstellung eines bestimmten, aus den phasenverschobenen Signalen φ_n ausgewählten Signals. Auf das bestimmte, aktuell ausgewählte phasenverschobene Signal wird im Folgenden durch Φ_i verwiesen. Der MUX 108 umfasst ferner einen Steuereingang 132 zur Steuerung der Auswahl der phasenverschobenen Signale φ_n, die an den Ausgang 130 durchzuschalten sind.The MUX 108 includes a number of N inputs 128 for receiving the N phase shifted signals φ _n from the VCO and an output 130 for providing a particular signal selected from the phase-shifted signals φ _n . The particular, currently selected phase-shifted signal is referred to below by Φ _i . The MUX 108 further includes a control input 132 for controlling the selection of the phase-shifted signals φ _n which are applied to the output 130 are to be switched through.

Der ganzzahlige Teiler 110 umfasst einen Eingang 140 für den Empfang des aktuell ausgewählten Signals φ_i und einen Ausgang 142 für die Bereitstellung des Referenzsignals f_ref, das man durch Teilung des bestimmten, ausgewählten phasenverschobenen Signals φ_i durch einen ganzzahligen Teiler X erhält.The integer divider 110 includes an entrance 140 for receiving the currently selected signal φ _i and an output 142 for the provision of the reference signal f _ref obtained by dividing the determined, selected phase-shifted signal φ _i by an integer divider X.

Die PLL-Schaltung 100 umfasst ferner eine Verschiebungssteuerung 150 für die Steuerung des MUX 108. Die Steuerung 150 besteht aus einem Zähler 152, einem Speicher-Flipflop 154 und einem UND-Gatter 156. Der Zähler 152 umfasst einen Takteingang 158, der mit dem Ausgang 130 des MUX 108 verbunden ist, einen Rückstelleingang 160, der mit dem Ausgang 142 des ganzzahligen Teilers 110 verbunden ist, und einen Ausgang 162. Das Speicher-Flipflop 154 umfasst einen Eingang 164, der mit dem Ausgang 162 des Zählers 152 verbunden ist, einen Rückstelleingang 166, der mit dem Ausgang 142 des ganzzahligen Teilers 110 verbunden ist, und einen invertierten Ausgang 168, der aktiv ist, wenn das Speicher-Flipflop 154 zurückgestellt wird. Das UND-Gatter 156 umfasst einen ersten Eingang, der mit dem Ausgang 130 des MUX 108 verbunden ist, einen zweiten Eingang, der mit dem Ausgang 168 des Speicher-Flipflops 154 verbunden ist, und einen Ausgang 170, der mit dem Steuereingang 132 des MUX 108 verbunden ist.The PLL circuit 100 further comprises a shift control 150 for the control of the MUX 108 , The control 150 consists of a counter 152 , a memory flip-flop 154 and an AND gate 156 , The counter 152 includes a clock input 158 that with the exit 130 of the MUX 108 is connected, a reset input 160 that with the exit 142 of the integer divider 110 connected, and an output 162 , The memory flip-flop 154 includes an entrance 164 that with the exit 162 of the meter 152 is connected, a reset input 166 that with the exit 142 of the integer divider 110 connected, and an inverted output 168 which is active when the memory flip flop 154 is reset. The AND gate 156 includes a first input connected to the output 130 of the MUX 108 connected to a second input connected to the output 168 the memory flip-flop 154 connected, and an output 170 that with the control input 132 of the MUX 108 connected is.

Es sei bemerkt dass die Schaltung des PLL in den Figuren lediglich schematisch gezeigt wird, um das Verfahren und den grundsätzlichen Aufbau einer PLL gemäß der Erfindung darzustellen. Typischerweise kann die implementierte Schaltung so aufgebaut sein, dass sie zum Beispiel mit differentiellen Signalen arbeitet.It should be noted that the circuit of the PLL is shown only schematically in the figures to illustrate the method and basic structure of a PLL according to the invention. Typically, the implemented circuit may be constructed to operate with differential signals, for example.

Die allgemeine Funktion einer PLL-Schaltung ist im Fachgebiet bekannt. Deshalb konzentriert sich die folgende Beschreibung auf die Einzelheiten, die die Bruchteilung in dem Rückkopplungspfad betreffen.The general function of a PLL circuit is known in the art. Therefore, the following description focuses on the details concerning the fractional division in the feedback path.

Der MUX 108 wird über seinen Steuereingang 132 gesteuert, um ein bestimmtes Signal aus der Reihe von N phasenverschobenen Signalen φ_n auszuwählen, das an den Ausgang 130 durchgeschaltet werden soll. Es wird zunächst angenommen, dass ein phasenverschobenes Signal φ_i ausgewählt und an dem Ausgang 130 bereitgestellt wird. Es wird weiter angenommen, dass der Zähler 152 auf Null gestellt und das Speicher-Flipflop 154 zurückgestellt ist. Der Ausgang 168 des Speicher-Flipflops 154 ist daher aktiviert, so dass das bestimmte, aktuell ausgewählte phasenverschobene Signal φ_i, das am anderen Eingang des UND-Gatters 156 empfangen wird, an den Ausgang 170 durchgeschaltet wird.The MUX 108 is via its control input 132 in order to select a particular one of the series of N phase shifted signals φ _n which is applied to the output 130 should be switched through. It is first assumed that a phase-shifted signal φ _{i is} selected and at the output 130 provided. It will further assumed that the counter 152 set to zero and the memory flip flop 154 is reset. The exit 168 the memory flip-flop 154 is therefore activated so that the particular currently selected phase-shifted signal φ _i at the other input of the AND gate 156 is received, to the output 170 is switched through.

Der MUX 108 empfängt das ausgewählte phasenverschobene Signal φ_i als ein Steuersignal an seinem Steuereingang 132 und wird somit gesteuert, um mit jeder Periode des bestimmten, aktuell ausgewählten phasenverschobenen Signals φ_i das nächste, darauf folgende phasenverschobene Signal φ_i+1 auszuwählen. Auf diese Weise wird die Auswahl während jeder Periode des Referenzsignals durch M aufeinander folgende Phasensprünge verschoben. Ein Phasensprung, d. h. die Verschiebung auf das nächste phasenverschobene Signal, bedeutet, dass das aktuell ausgewählte phasenverschobene Signal φ_i abgewählt und das eine phasenverschobene Signal φ_i+1, das eine um 2π/N höhere Phasenverschiebung aufweist, ausgewählt wird, d. h. φ_i+1 liegt in Bezug auf das Signal φ_i um 2π/N zurück.The MUX 108 receives the selected phase-shifted signal φ _i as a control signal at its control input 132 and is thus controlled to select the next following phase shifted signal φ _{i + 1} with each period of the particular currently selected phase shifted signal φ _i . In this way, the selection is shifted by M successive phase jumps during each period of the reference signal. A phase shift, ie the shift to the next phase-shifted signal, means that the currently selected phase-shifted signal φ _{i is} deselected and the one phase-shifted signal φ _{i + 1} having a phase shift higher by 2π / N is selected, ie φ _{i + 1} is 2π / N back with respect to the signal φ _i .

Das ausgewählte phasenverschobene Signal φ_i triggert auch den Zähler 152, der in dieser Ausführungsform konfiguriert ist, um bis zu der Zahl M zu zählen. Somit wird nach M Perioden des phasenverschobenen Signals φ_i (das natürlich in der Zwischenzeit M-mal verschoben wurde, so dass das aktuell ausgewählte Signal φ_i+M ist) der Ausgang 162 des Zählers 152 aktiviert und triggert das Speicher-Flipflop 154. Folglich wird der Ausgang 168 des Speicher-Flipflops 154 deaktiviert, wodurch eine weitere Weiterleitung des ausgewählten Signals an den Steuereingang 132 des MUX 108 blockiert wird.The selected phase-shifted signal φ _{i also} triggers the counter 152 which is configured to count up to the number M in this embodiment. Thus, after M periods of the phase shifted signal φ _i (which, of course, has been shifted M times in the meantime, so that the currently selected signal φ _{i + M} ) will be the output 162 of the meter 152 Enables and triggers the memory flip-flop 154 , Consequently, the output becomes 168 the memory flip-flop 154 disables, thereby further forwarding the selected signal to the control input 132 of the MUX 108 is blocked.

Dieser Zustand ändert sich nicht, bis der Zähler 152 und das Speicher-Flipflop 154 zurückgestellt werden. Da der Rückstelleingang 160 des Zählers 152 und der Rückstelleingang 166 des Speicher-Flipflops 154 mit dem Ausgang 142 des ganzzahligen Teilers 110 verbunden sind, findet die Rückstellung nach einer Periode des Referenzsignals f_ref statt, das man durch Teilung des bestimmten, aktuell ausgewählten phasenverschobenen Signals φ_i durch einen ganzzahligen Teiler N in dem ganzzahligen Teiler 110 erhält.This state does not change until the counter 152 and the memory flip-flop 154 be reset. Since the reset input 160 of the meter 152 and the reset input 166 the memory flip-flop 154 with the exit 142 of the integer divider 110 the reset takes place after a period of the reference signal f _ref , which is obtained by dividing the determined, currently selected phase-shifted signal φ _i by an integer divisor N in the integer divider 110 receives.

Folglich hat der MUX 108 in jeder von aufeinander folgenden Perioden des geteilten Signals f_ref seine Auswahl M-mal von einem phasenverschobenen Signal zu einem nächsten, darauf folgenden phasenverschobenen Signal verschoben. Somit ist der sich ergebende Teiler zwischen dem Ausgangssignal f_out des VCO 106 und dem Eingangssignal f_in gleich X + M/N. Die PLL-Schaltung 100 ist somit offensichtlich geeignet, um jede beliebige Bruchteilung mit einem Teiler X + M/N zu erreichen, wobei M < N ist.Consequently, the MUX has 108 in each of consecutive periods of the divided signal f _ref, its selection is shifted M times from a phase shifted signal to a next, following phase shifted signal. Thus, the resulting divider is between the output signal f _{out of} the VCO 106 and the input signal f _in equal to X + M / N. The PLL circuit 100 is thus obviously suitable for achieving any fractional division with a divisor X + M / N, where M <N.

Gemäß einer weiter entwickelten Ausführungsform der Erfindung gestattet eine PLL-Schaltung, die in 2 dargestellt ist, einen Fraktionalteiler X + M/N, wobei M > N ist.According to a further developed embodiment of the invention, a PLL circuit, which in 2 is a fractional divisor X + M / N, where M> N.

In 2 werden für bereits in 1 gezeigte Komponenten gleiche, um 100 erhöhte Referenzzahlen verwendet. Unter Bezugnahme auf die oben beschriebene PLL-Schaltung gemäß 1 umfasst die PLL-Schaltung 200 ein paar Modifikationen in dem MUX 208 und der Verschiebungssteuerung 250.In 2 be in for already 1 shown components same 100 used increased reference numbers. With reference to the above-described PLL circuit according to 1 includes the PLL circuit 200 a few modifications in the mux 208 and the shift control 250 ,

Die Verschiebungssteuerung 250 umfasst ein zusätzliches Speicher-Flipflop 272 mit einem Eingang 274, der mit dem Ausgang 262 des Zählers 252 verbunden ist, einen Rückstelleingang 276, der mit dem Ausgang 242 des ganzzahligen Teilers 210 verbunden ist, und einen Ausgang 278, der mit dem Steuereingang 232 des MUX 208 verbunden ist. Der Ausgang 270 des UND-Gatters 256 ist mit einem zweiten Steuereingang 280 des MUX 208 verbunden.The shift control 250 includes an additional memory flip-flop 272 with an entrance 274 that with the exit 262 of the meter 252 is connected, a reset input 276 that with the exit 242 of the integer divider 210 connected, and an output 278 that with the control input 232 of the MUX 208 connected is. The exit 270 of the AND gate 256 is with a second control input 280 of the MUX 208 connected.

Der zweite Steuereingang 280 des MUX 208 ist so konfiguriert, dass er den MUX 208 steuert, um dessen Auswahl von einem bestimmten, aktuell ausgewählten phasenverschobenen Signal φ_i nicht auf das nächste, sondern auf das übernächste phasenverschobene Signal φ_i+2 zu verschieben.The second control input 280 of the MUX 208 is configured to be the mux 208 controls to shift its selection from a particular, currently selected phase-shifted signal φ _i not to the next, but to the next-phase phase-shifted signal φ _{i + 2} .

In der Ausführungsform gemäß 2 wird der MUX 208 gesteuert, um seine Auswahl mit jeder Periode des aktuell ausgewählten phasenverschobenen Signals von dem bestimmten, aktuell ausgewählten phasenverschobenen Signal φ_i auf das übernächste phasenverschobene Signal φ_i+1 zu verschieben, bis der Zähler 252 den Wert M erreicht hat. Dann wird in einem verbleibenden Schritt das zweite Speicher-Flipflop 272 eingestellt, und dessen Ausgang 278 steuert den MUX 208 über dessen ersten Steuereingang 232, um noch einmal von dem aktuell ausgewählten phasenverschobenen Signal φ_i auf das nächste, darauf folgende phasenverschobene Signal φ_i+1 zu verschieben.In the embodiment according to 2 becomes the mux 208 to shift its selection with each period of the currently selected phase-shifted signal from the determined currently selected phase-shifted signal φ _i to the next-but-one phase-shifted signal φ _{i + 1} until the counter 252 has reached the value M. Then, in a remaining step, the second memory flip-flop becomes 272 set, and its output 278 controls the mux 208 via its first control input 232 to shift once more from the currently selected phase-shifted signal φ _i to the next following phase-shifted signal φ _{i + 1} .

Somit kann mit dieser Konfiguration ein Fraktionalteiler X + M/N mit M < 2·N erreicht werden. Für größere Werte von M kann die Schrittweite für die Auswahl in dem MUX 208 vergrößert werden, so dass der MUX 208 über dessen zweiten Steuereingang 280 gesteuert werden kann, um nicht nur ein phasenverschobenes Signal zu überspringen, sondern auch in Schritten von L aufeinander folgenden phasenverschobenen Signalen mit jeder Periode des aktuell ausgewählten Signals zu verschieben, wobei L der Ganzzahlanteil des Quotienten M/N ist. In diesem Fall muss ein verbleibender Schritt einen Phasensprung von (M – (N·L))·2π/N = 2π(M/N – L) umfassen.Thus, with this configuration, a fractional divider X + M / N with M <2 * N can be achieved. For larger values of M, the step size for the selection in the MUX 208 be enlarged so that the mux 208 via its second control input 280 can be controlled to not only skip a phase-shifted signal but also to shift in steps of L successive phase-shifted signals with each period of the currently selected signal, where L is the integer part of the quotient M / N. In this case, a remaining step must include a phase jump of (M - (N * L)) * 2π / N = 2π (M / N-L).

Mit diesem Verfahren und der PLL gemäß der Erfindung kann so gut wie jeder nutzbare Fraktionalteiler implementiert werden. Für einige bestimmte Verhältnisse zwischen M und N kann die Schaltung der PLL erheblich vereinfacht werden. Im Folgenden wird eine Reihe von Ausführungsformen für bestimmte Fälle gezeigt. Virtually any usable fractional divider can be implemented with this method and the PLL according to the invention. For some specific ratios between M and N, the circuit of the PLL can be greatly simplified. In the following, a number of embodiments are shown for specific cases.

3 zeigt eine Ausführungsform einer PLL-Schaltung 300 für einen Fraktionalteiler X + M/N, wobei X ein ganzzahliges Vielfaches von M ist. In 3 werden für bereits beschriebene Komponenten gleiche, um 200 erhöhte Referenzzahlen verwendet. 3 shows an embodiment of a PLL circuit 300 for a fractional divider X + M / N, where X is an integer multiple of M. In 3 become the same for already described components 200 used increased reference numbers.

In der PLL-Schaltung 300 besteht der ganzzahlige Teiler 310 aus einer ersten ganzzahligen Teilerstufe 310a und einer zweiten ganzzahligen Teilerstufe 310b. Die erste ganzzahlige Teilerstufe 310a umfasst einen Eingang 340, der mit dem Ausgang 330 des MUX 308 verbunden ist, und einen Ausgang 390 für die Bereitstellung eines Zwischensignals f_m, das man durch Teilung des bestimmten, aktuell ausgewählten phasenverschobenen Signals φ_i durch einen ganzzahligen Teiler M erhält. Die zweite ganzzahlige Teilerstufe 310b umfasst einen Eingang 392, der mit dem Ausgang 390 der ersten ganzzahligen Teilerstufe 310a verbunden ist, und einen Ausgang 342 für die Bereitstellung des geteilten Referenzsignals f_ref, das man durch Teilung des Zwischensignals f_m durch einen ganzzahligen Teiler P = X/M erhält.In the PLL circuit 300 consists of the integer divisor 310 from a first integer divisor 310a and a second integer divisor 310b , The first integer divisor 310a includes an entrance 340 that with the exit 330 of the MUX 308 connected, and an output 390 for the provision of an intermediate signal f _m , which is obtained by dividing the determined, currently selected phase-shifted signal φ _i by an integer divider M. The second integer divisor 310b includes an entrance 392 that with the exit 390 the first integer divisor 310a connected, and an output 342 for the provision of the divided reference signal f _ref obtained by dividing the intermediate signal f _m by an integer divider P = X / M.

Der Ausgang 390 der ersten ganzzahligen Teilerstufe 310a ist mit dem Steuereingang 332 des MUX 308 verbunden. Mit dieser Konfiguration wird der MUX 308 durch das Zwischensignal f_m gesteuert, um die Auswahl in jeder von aufeinander folgenden Perioden des Zwischensignals f_m, ausgehend von dem aktuell ausgewählten phasenverschobenen Signal φ_i auf das nächste, darauf folgende phasenverschobene Signal φ_i+1 zu verschieben. In dieser Konfiguration gibt es keinen Bedarf für einen zusätzlichen Zähler oder eine zusätzliche Teilerstufe für die Verschiebungssteuerung. Da der ganzzahlige Teiler 310 in zwei Teilerstufen geteilt ist, und die erste Stufe 310a das Zwischensignal f_m bereitstellt, das für die Steuerung des MUX 308 verwendet werden kann, erfüllt die erste Teilerstufe 310a einen doppelten Zweck.The exit 390 the first integer divisor 310a is with the control input 332 of the MUX 308 connected. This configuration becomes the MUX 308 controlled by the intermediate signal f _m, the selection in each of successive periods of the intermediate signal f _m, starting from the currently selected phase shifted signal φ to shift _i to the next, subsequent phase-shifted signal φ _{i +. 1} In this configuration, there is no need for an additional counter or divider for the displacement control. As the integer divider 310 divided into two divisors, and the first stage 310a provides the intermediate signal f _m , which is for the control of the MUX 308 can be used satisfies the first divisor stage 310a a dual purpose.

Die Ausführungsform in 4 zeigt eine PLL-Schaltung 400, die für das Erreichen eines Fraktional-n-Teilers von X + M/N konfiguriert ist, wobei N = M ist. In der Schaltung gemäß 4 ist der Ausgang 430 des MUX 408 mit dem Steuereingang 432 des MUX 408 verbunden. Mit dieser Konfiguration wird der MUX 408 gesteuert, um die Auswahl mit jeder Periode des bestimmten, aktuell ausgewählten phasenverschobenen Signals φ_i auf das nächste, darauf folgende phasenverschobene Signal φ_i+1 zu verschieben. Diese Ausführungsform weist eine sehr raffinierte und schlanke Konfiguration auf. Die Verschiebungssteuerung ist im Wesentlichen auf eine Verbindung zwischen dem Ausgang 430 und dem Steuereingang 432 des MUX 408 reduziert.The embodiment in 4 shows a PLL circuit 400 which is configured to achieve a fractional-n divisor of X + M / N, where N = M. In the circuit according to 4 is the exit 430 of the MUX 408 with the control input 432 of the MUX 408 connected. This configuration becomes the MUX 408 in order to shift the selection with each period of the particular currently selected phase-shifted signal φ _i to the next following phase-shifted signal φ _{i + 1} . This embodiment has a very sophisticated and slim configuration. The shift control is essentially a connection between the output 430 and the control input 432 of the MUX 408 reduced.

Noch eine weitere, sehr unkomplizierte Ausführungsform wird in 5 gezeigt. Die PLL-Schaltung 500 gemäß 5 stellt einen Fraktionalteiler X + M/N bereit, wobei M = 1 ist. In dieser Schaltung ist der Ausgang 542 des ganzzahligen Teilers 510 mit dem Eingang 532 des MUX 508 verbunden. Mit dieser Konfiguration wird der MUX 508 gesteuert, um die Auswahl in jeder von aufeinander folgenden Perioden des geteilten Referenzsignals f_ref von dem bestimmten, aktuell ausgewählten phasenverschobenen Signal φ_i einmal auf das nächste, darauf folgende phasenverschobene Signal φ_i+1 zu verschieben. Somit wird der ganzzahlige Teiler 510 sowohl für die Funktionen der Teilung des ausgewählten phasenverschobenen Signals als auch zur Bereitstellung der Verschiebungssteuerung für den MUX 508 verwendet.Yet another, very straightforward embodiment will be in 5 shown. The PLL circuit 500 according to 5 provides a fractional divider X + M / N, where M = 1. In this circuit is the output 542 of the integer divider 510 with the entrance 532 of the MUX 508 connected. This configuration becomes the MUX 508 in order to shift the selection in each of successive periods of the divided reference signal f _ref from the determined, currently selected phase-shifted signal φ _i once to the next following phase-shifted signal φ _{i + 1} . Thus, the integer divisor becomes 510 both for the functions of the division of the selected phase-shifted signal and for providing the shift control for the MUX 508 used.

Das Verfahren und die PLL gemäß der Erfindung können nicht nur für die Implementierung einer Fraktionalteilung mit Teilern einer Form X + M/N angewendet werden, sondern auch für Teiler einer Form X – M/N. In diesem Fall wird der MUX gesteuert, um die Auswahl in Richtung „früherer” phasenverschobener Signale zu verschieben, d. h. angefangen von dem bestimmten, aktuell ausgewählten phasenverschobenen Signal φ_i wird nicht das nächste (oder übernächste) darauf folgende phasenverschobene Signal φ_i+1 ausgewählt, sondern es wird das vorhergehende phasenverschobene Signal φ_i-1 ausgewählt. Da X + M/N = ((X + 1) – (N – M))/N ist, kann eine Konfiguration, die den Teiler mit einem negativen Bruchteil implementiert, äußerst nützlich sein, um die Schaltung für einen gewünschten Teiler zu vereinfachen.The method and the PLL according to the invention can be applied not only to the implementation of a fractional division with dividers of a form X + M / N but also to dividers of a form X - M / N. In this case, the MUX is controlled to shift the selection toward "prior" phase shifted signals, ie, starting from the determined, currently selected phase shifted signal φ _i , the next (or next but one) following phase shifted signal φ _{i + 1 is not} selected but the preceding phase-shifted signal φ _{i-1 is} selected. Since X + M / N = ((X + 1) - (N-M)) / N, a configuration that implements the negative fractional divider can be extremely useful to simplify the circuit for a desired divider ,

In einer alternativen Variante der Konfiguration gemäß 5 ist der MUX 508 zum Beispiel konfiguriert, um die Auswahl unter Steuerung durch seien Steuereingang 532 nicht auf das nächste, darauf folgende phasenverschobene Signal φ_i+1 zu verschieben, sondern auf das vorhergehende phasenverschobene Signal φ_i-1 Somit wird die Auswahl in jeder von aufeinander folgenden Perioden des geteilten Referenzsignals f_ref verschoben, angefangen von dem aktuell ausgewählten phasenverschobenen Signal φ_i einmal auf das vorhergehende phasenverschobene Signal φ_i-1. Diese Konfiguration stellt einen Fraktionalteiler von (X + 1) – 1/N bereit, was das Gleiche ist wie X + M/N, wobei M gleich N – 1 ist. Eine solche Konfiguration ist äußerst nützlich, da Fraktionalteiler mit diesen Verhältnissen recht gewöhnlich sind. So ist zum Beispiel ein Teiler von 3 + 3/4 gleich wie ein Teiler von 4 – 1/4, was mit der Konfiguration gemäß 5 äußerst einfach implementiert werden kann.In an alternative variant of the configuration according to 5 is the mux 508 for example, configured to be under control by control input 532 instead of shifting to the next following phase shifted signal φ _{i + 1} , but to the previous phase shifted signal φ _i-1. Thus, the selection is shifted in each of consecutive periods of the divided reference signal f _ref , starting from the currently selected phase shifted signal φ _i once to the previous phase-shifted signal φ _i-1 . This configuration provides a fractional divisor of (X + 1) -1 / N, which is the same as X + M / N, where M is equal to N-1. Such a configuration is extremely useful since fractional divisors with these ratios are quite common. For example, a divisor of 3 + 3/4 is the same as a divider of 4 - 1/4, which corresponds to the configuration of 5 extremely easy to implement.

Claims

A method of dividing a frequency by a fractional divisor n, n = X + M / N, where X, M and N are integers and X is an integer multiple of M to provide a split signal (f _ref ), the method comprising the steps of: - providing a series of N signals with mutually equidistant phase shift (φ _n ) and with the frequency to be divided; Sequentially selecting a particular one of the series of N phase shifted signals (φ _n ) such that, beginning with a particular initially selected phase shifted signal (φ _i ), one in each of consecutive periods of the divided signal (f _ref ) Sequence of different phase-shifted signals in succession to a (M + 1) th phase-shifted signal (φ _{i + M + 1} ) is selected, whereby the sequential selection of the particular one of the series of N phase-shifted signals (φ _n ) is thus performed in that M + 1 different next phase-shifted signals are successively selected in each of consecutive periods of the divided signal (f _ref ), - the currently selected phase-shifted signal (φ _i ) is divided by M to provide an intermediate signal (f _m ); The intermediate signal (f _m ) is divided by an integer divider P, where P equals X / M to provide a divided signal (f _ref ); and - the sequential selection of a particular one of the series of N phase-shifted signals (φ _n ) is performed on each period of the intermediate signal (f _m ) and is controlled by the feedback intermediate signal.

The method of claim 1, wherein N = M, and wherein the sequential selection of a particular one of the series of N phase shifted signals (φ _n ) is performed on each period of the currently selected signal (φ _i ).

Fractional-n PLL circuit ( 300 ), comprising: - a phase frequency detector ( 302 ) providing a phase difference signal (diff) in response to a phase difference between an input signal (f _in ) and a reference signal (f _ref ); A voltage controlled oscillator ( 306 ) providing, in response to the phase difference signal (diff), a series of N signals having mutually equidistant phase shift (φ _n ), the same frequency and an output signal (f _out ); A multiplexer ( 308 ) for the sequential selection of a certain signal from the series of N phase-shifted signals (φ _n ), - an integer divider ( 310 ), comprising - a first integer divisor ( 310a ) dividing the currently selected signal (φ _i ) by an integer divider M to provide an intermediate signal (f _m ); and a second integer divisor ( 310b ) dividing the intermediate signal (f _m ) by an integer divider P = X / M to provide the reference signal (f _ref ); - where the multiplexer ( 308 ) by an intermediate signal (f _m ) from the first integer divider stage ( 310a ) is controlled to select a next subsequent phase-shifted signal (φ _{i + 1} ) with each period of the intermediate signal (f _m ).