DE102005038260B3 - Semiconductor component and production process for high current or voltage devices has front and rear contacts and divided edge zone around cell field region - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 230000000903 blocking effect Effects 0.000 claims abstract description 51
- 239000011810 insulating material Substances 0.000 claims abstract description 19
- 238000002161 passivation Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 36
- 210000004027 cell Anatomy 0.000 claims description 25
- 239000002019 doping agent Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 230000015556 catabolic process Effects 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 230000009467 reduction Effects 0.000 claims description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 210000002421 cell wall Anatomy 0.000 claims description 2
- 230000002829 reductive effect Effects 0.000 claims description 2
- 239000002585 base Substances 0.000 description 15
- 230000002441 reversible effect Effects 0.000 description 15
- 230000008569 process Effects 0.000 description 14
- 238000002513 implantation Methods 0.000 description 10
- 238000004088 simulation Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 150000003949 imides Chemical class 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000002313 adhesive film Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 238000000348 solid-phase epitaxy Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract
Description
Die Erfindung betrifft ein Halbleiterbauteil sowie ein Verfahren zu dessen Herstellung.The The invention relates to a semiconductor device and a method for its production.
Halbleiterbauteile, die für hohe Ströme bzw. Spannungen ausgelegt sind, weisen im Allgemeinen einen Zellenfeldbereich auf, der aus einer Vielzahl parallel geschalteter Einzelzellen (bzw. Transistorzellen oder Diodenzellen) besteht. Der Zellenfeldbereich wird üblicherweise durch einen Randbereich umgeben, der unter anderem dafür Rechnung trägt, dass die Sperrfähigkeit des Halbleiterbauteils zur Sägekante des Halbleiterbauteils hin gewährleistet ist. So ist es beispielsweise bekannt, den Randbereich in Form mehrerer Randtrenches zu realisieren, die den Zellenfeldbereich jeweils umschließen und zumindest teilweise mit einem isolierenden Material gefüllt sind.Semiconductor components, the for high currents or voltages are designed, generally have a cell array area on, which consists of a plurality of parallel-connected single cells (resp. Transistor cells or diode cells). The cell field area becomes common Surrounded by a border area, among other things bill carries that the blocking ability of the semiconductor component to the saw edge of the semiconductor device guaranteed is. So it is known, for example, the edge area in the form of several To realize border trenches that enclose the cell field area respectively and at least partially filled with an insulating material.
Nachteilig an derartigen Randbereichen bzw. an Randbereichen im Allgemeinen ist, dass diese einen nicht vernachlässigbaren lateralen Platzbedarf des Halbleiterbauteils aufweisen, was der Miniaturisierung des Halbleiterbauteils Grenzen setzt. Der laterale Platzbedarf ist im Allgemeinen umso höher, je größer die geforderte Sperrfähigkeit des Randbereichs ausfallen soll.adversely at such edge regions or at edge regions in general is that this is a not negligible lateral space requirement of the Have semiconductor device, which is the miniaturization of the semiconductor device Sets limits. The lateral space requirement is generally the same higher, the bigger the required blocking capability the edge area should fail.
Die der Erfindung zugrunde liegende Aufgabe ist, ein Halbleiterbauteil anzugeben, dessen Randbereich trotz hoher Sperrfähigkeit möglichst geringe laterale Ausmessungen aufweist.The The object underlying the invention is a semiconductor device indicate its edge region despite high blocking ability as small lateral dimensions having.
Zur Lösung dieser Aufgabe stellt die Erfindung ein Halbleiterbauteil gemäß Patentanspruch 1 bereit. Weiterhin stellt die Erfindung ein Verfahren zum Herstellen eines Randbereichs eines Halbleiterbauteils gemäß Patentanspruch 10 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.to solution this object, the invention provides a semiconductor device according to claim 1 ready. Furthermore, the invention provides a method for manufacturing an edge region of a semiconductor device according to claim 10 ready. Advantageous embodiments or developments of the inventive concept can be found in the subclaims.
Das erfindungsgemäße Halbleiterbauteil weist einen Vorderseitenkontakt, einen Rückseitenkontakt sowie einen zwischen Vorderseitenkontakt und Rückseitenkontakt angeordneten Halbleiterkörper des einen Leitungstyps auf. Das Halbleiterbauteil weist einen Zellenfeldbereich und einen den Zellenfeldbereich wenigstens teilweise umgebenden Randbereich auf. Der Randbereich ist im Wesentlichen in Form einer Randfläche, die den vertikal verlaufenden Teil der Halbleiterkörper-Begrenzungsfläche (Halbleiterkörper-Oberfläche) darstellt, realisiert. Innerhalb des Halbleiterkörpers ist eine Emitterzone des anderen Leitungstyps ausgebildet, die an den Rückseitenkontakt angrenzt oder in der Nähe des Rückseitenkontakts vorgesehen ist. Die Randfläche schneidet sämtliche innerhalb des Randbereichs des Halbleiterkörpers vorgesehenen sperrenden pn-Übergänge, die im Betriebszustand des Halbleiterbauteils von zwischen Vorderseitenkontakt und Rückseitenkontakt verlaufenden Stromflüssen passiert werden. Im an die Randfläche angrenzenden Bereich des Halbleiterkörpers ist eine dotierte Randzone des anderen Leitungstyps vorgesehen, deren Nettodotierung so ausgestaltet ist, dass sich der Durchbruchsort innerhalb des Halbleiterkörpers, jedoch außerhalb der dotierten Zone befindet. Die dotierte Randzone ist durch einen Teil des Halbleiterkörpers gegenüber der Emitterzone beabstandet und/oder in wenigstens zwei vertikal durch einen Teil des Halbleiterkörpers voneinander getrennte Unterzonen aufgeteilt. Auf der Randfläche ist eine Passivierungsschicht aus semiisolierendem Material ausgebildet.The inventive semiconductor device has a front side contact, a rear side contact and a arranged between front side contact and rear contact Semiconductor body of the one conductivity type. The semiconductor device has a cell array area and one surrounding the cell array at least partially Border area on. The edge area is essentially in the form of a Edge face, which represents the vertically extending part of the semiconductor body boundary surface (semiconductor body surface), realized. Within the semiconductor body is an emitter zone the other type of line formed at the back contact adjacent or nearby of the backside contact is provided. The edge surface cuts all locking means provided within the edge region of the semiconductor body pn junctions, the in the operating state of the semiconductor device of between front side contact and backside contact running current flows to be passed. In the adjacent to the edge area of the area Semiconductor body if a doped edge zone of the other conductivity type is provided, whose net doping is designed so that the breakthrough site within the semiconductor body, but outside the doped zone is located. The doped edge zone is by a Part of the semiconductor body across from the emitter zone spaced and / or in at least two vertically through a part of the semiconductor body divided into separate subzones. On the edge surface is a passivation layer formed of semi-insulating material.
Vorteil des erfindungsgemäßen Halbleiterbauteils ist, dass der laterale Platzbedarf des Randbedarfs minimal ist, gleichzeitig jedoch eine hohe Sperrfähigkeit des Randbereichs garantiert werden kann.advantage the semiconductor device according to the invention is that the lateral space requirement of the edge requirement is minimal, At the same time, however, guarantees a high blocking capability of the edge area can be.
In einer bevorzugten Ausführungsform ist auf der Passivierungsschicht aus semiisolierendem Material eine Isolationsschicht angeordnet. Auf diese Art und Weise kann die Sperrfähigkeit des Randbereichs weiter verbessert werden.In a preferred embodiment is on the passivation layer of semi-insulating material one Insulation layer arranged. In this way, the blocking ability the edge area to be further improved.
Das semiisolierende Material weist vorzugsweise eine hohe elektronische Zustandsdichte auf, da auf diese Art und Weise die Sperrfähigkeit des Randbereichs weiter erhöht werden kann. Als semiisolierende Materialien kommen beispielsweise amorphes Silizium, amorpher Kohlenstoff oder eine Kombination aus derartigen Materialien in Frage.The semi-insulating material preferably has a high electronic Density of states, because in this way the blocking ability of the border area further increased can be. As semi-insulating materials, for example amorphous silicon, amorphous carbon or a combination of such materials in question.
Ferner ist in einer bevorzugten Ausführungsform die Dotierdosis der dotierten Randzone so gewählt, dass die im Ruhezustand innerhalb der dotierten Randzone vorherrschende Netto-Flächenladungsdichte kleiner als die Durchbruchs-Flächenladungsdichte innerhalb des Zellenfeldbereichs ist.Further is in a preferred embodiment the doping dose of the doped edge zone chosen so that at rest net surface charge density prevailing within the doped edge zone smaller than the breakdown area charge density within the cell field area.
Um einen Kurzschluss zwischen Vorderseitenkontakt und Rückseitenkontakt zu vermeiden, sollte der Abstand zwischen den Unterzonen der dotierten Randzone zumindest eine Debye-Länge betragen.Around a short circuit between front side contact and back contact To avoid this, the distance between the subzones of the doped should be Edge zone at least a Debye length be.
Die Erfindung lässt sich auf beliebige Halbleiterbauteile anwenden. Als besonders vorteilhaft gestaltet sich die Anwendung der Erfindung auf symmetrisch oder asymmetrisch sperrende Halbleiterbauteile. In diesem Fall kann in der Nähe des Rückseitenkontakts eine Feldstoppzone des einen Leitungstyps angeordnet sein. Das Halbleiterbauteil kann beispielsweise eine Leistungsdiode, ein Leistungs-IGBT (Insulated Gate Bipolar Transistor) oder ein anderes Halbleiterbauteil sein.The invention can be applied to any semiconductor devices. Particularly advantageous is the application of the invention to symmetrically or asymmetrically blocking semiconductor devices. In this case, a field stop zone of the one conductivity type may be arranged in the vicinity of the rear side contact. The semiconductor device can at For example, be a power diode, a power IGBT (Insulated Gate Bipolar Transistor) or another semiconductor device.
Die Erfindung stellt weiterhin ein Verfahren zur Herstellung eines Randbereichs eines Halbleiterbauteils bereit, das, ausgehend von einem Halbleiterkörper des einen Leitungstyps mit einer Ober- und einer Unterseite, in dem ein Zellenfeldbereich ausgebildet ist, die folgenden Schritte aufweist: Zunächst wird ein den Zellenfeldbereich wenigstens teilweise umschließender Randtrench, ausgehend von der Oberseite des Halbleiterkörpers, ausgebildet, derart, dass eine Randfläche, die aus der dem Zellenfeldbereich zugewandten Innenwand des Randtrenchs besteht, sämtliche innerhalb des Randtrenchs des Halbleiterkörpers vorgesehenen sperrenden pn-Übergänge schneidet. Anschließend wird Dotierstoff in die Innenwände des Randtrenchs eingebracht, um eine den Zellenfeldbereich zumindest teilweise umgebende, an die Innenwände des Randtrenchs angrenzende dotierte Randzone des anderen Leitungstyps zu erzeugen. Die Nettodotierung der Randzone ist so ausgelegt, dass sich der Durchbruchsort innerhalb des Halbleiterkörpers, jedoch außerhalb der dotierten Randzone befindet. Das Einbringen von Dotierstoff erfolgt derart, dass die dotierte Randzone durch einen Teil des Halbleiterkörpers gegenüber einer innerhalb des Halbleiterkörpers vorgesehenen Emitterzone beabstandet und/oder in wenigstens zwei vertikal voneinander getrennte Unterzonen aufgeteilt wird, wobei die Emitterzone vom anderen Leitungstyp ist und an der Unterseite des Halbleiterkörpers angrenzend oder in der Nähe der Unterseite vorgesehen ist. Anstelle des Halbleiterkörpers können zur Beabstandung der dotierten Randzone gegenüber der Emitterzone und/oder zur Aufteilung der dotierten Randzone in Unterzonen entsprechende Isolationsstrukturen zum Einsatz kommen. Schließlich wird eine Schicht aus semiisolierendem Material auf die Innenwände des Randtrenchs aufgebracht.The The invention further provides a method for producing a peripheral region a semiconductor device that, starting from a semiconductor body of the a type of line with a top and a bottom, in the a cell array is formed, comprising the following steps: First, will an edge trench surrounding the cell field region at least partially, starting from the top of the semiconductor body, formed such that a border area, from the cell wall area facing inner wall of the edge trench exists, all intersecting pn junctions provided within the edge trench of the semiconductor body. Subsequently becomes dopant in the interior walls the edge trench introduced to a cell field area at least partially surrounding, adjacent to the inner walls of the edge trench To generate doped edge zone of the other line type. The net doping of Edge zone is designed so that the breakthrough site within the semiconductor body, but outside the doped edge zone is located. The introduction of dopant takes place such that the doped edge zone through a part of the Semiconductor body opposite a within the semiconductor body spaced emitter zone and / or in at least two is divided vertically separated subzones, where the emitter zone is of the other conductivity type and at the bottom of the semiconductor body adjacent or nearby the bottom is provided. Instead of the semiconductor body can for Spacing of the doped edge zone with respect to the emitter zone and / or for dividing the doped edge zone into subzones corresponding Isolation structures are used. Finally, a layer is off Semi-insulating material applied to the inner walls of the edge trench.
In einer bevorzugten Ausführungsform wird vor Einbringen des Dotierstoffs in die Innenwände des Randtrenchs die Anzahl der durch das Ausbilden des Randtrenchs erzeugten Oberflächenzustände reduziert. Dies kann beispielsweise durch Tempern der Innenwände des Randtrenchs in reduzierender Atmosphäre oder durch thermische Oxidation der Innenwände des Randtrenchs erfolgen. Das Einbringen von Dotierstoff in die Innenwände des Randtrenchs kann beispielsweise unter Verwendung einer die Innenwände des Randtrenchs teilweise bedeckenden Maske erfolgen.In a preferred embodiment is prior to introducing the dopant into the inner walls of the Edge trenchs the number of generated by the formation of the edge trench Surface conditions reduced. This can be done, for example, by tempering the interior walls of the Edge trenches in a reducing atmosphere or by thermal oxidation the interior walls of the edge trench. The introduction of dopant in the interior walls For example, the edge trench may be made using one of the inner walls of the Randtrench's partially covering mask is done.
Nach Aufbringen der Passivierungsschicht aus semiisolierendem Material können innerhalb des Randtrenchs verbliebene Freiräume mit isolierendem Material aufgefüllt werden.To Applying the passivation layer of semi-insulating material can within the edge trench remaining spaces with insulating material filled become.
Das erfindungsgemäße Verfahren eignet sich insbesondere zur gleichzeitigen Herstellung mehrerer Halbleiterbauteile in einem Wafer. In diesem Fall wird anstelle eines einzelnen Randtrenchs eine komplette Randtrenchstruktur in dem Halbleiterkörper ausgebildet, derart, dass jedes Halbleiterbauteil von einem Randtrench wenigstens teilweise umschlossen wird. Anschließend können die Halbleiterbauteile entlang der Randtrenchstruktur vereinzelt werden. Ist in die Randtrenchstruktur ein isolierendes Material eingebracht, so schließt jedes Halbleiterbauteil nach außen hin mit einer Schicht aus isolierendem Material ab.The inventive method is particularly suitable for the simultaneous production of several Semiconductor devices in a wafer. In this case, instead of of a single edge trench a complete boundary trench structure in the semiconductor body formed such that each semiconductor device of a boundary trench is at least partially enclosed. Subsequently, the semiconductor components are separated along the edge trench structure. Is in the marginal trench structure introduced an insulating material, so close each semiconductor device outward out with a layer of insulating material.
Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:The Invention will be described below with reference to the figures exemplary embodiment explained in more detail. It demonstrate:
In den Figuren sind identische bzw. einander entsprechende Bereiche, Bauteile sowie Bauteilgruppen mit denselben Bezugsziffern gekennzeichnet. Die Dotiertypen sämtlicher Ausführungsformen können invers ausgestattet sein, d. h. n-Gebiete können durch p-Gebiete ersetzt werden und umgekehrt.In the figures are identical or corresponding areas, Components and component groups are marked with the same reference numbers. The Doping types of all embodiments can be equipped inversely, d. H. n-areas can be replaced by p-areas and vice versa.
Der
in
In
In
In
In
Erfindungsgemäß ist in
dem an den Zellenfeldbereich
Der
vertikal verlaufende Teil
Die
in
In der folgenden Beschreibung sollen weitere Aspekte der Erfindung erörtert werden.In The following description is intended to cover further aspects of the invention discussed become.
Halbleiter-Bauelemente, bei denen eine Rückwärtssperrfähigkeit gefordert wird, weisen einen im Volumen zur niedrig dotierten Basiszone, die in der Regel n-dotiert ist, symmetrischen Aufbau auf, mit einer p+-dotierten Randzone sowohl auf der Chipvorderseite als auch auf der Chiprückseite.Semiconductor devices that require reverse blocking capability have a symmetrical structure in volume to the low-doped base region, which is typically n-doped, with a p + -doped edge zone both on the chip front side and on the chip back side.
In der oberen p+-Zone ist üblicherweise der Steuerkopf untergebracht, der den dort befindlichen Emitter oder die Source regelt.In the upper p + zone usually the control head is housed, which regulates the emitter located there or the source.
Bei einem Bipolarbauelement wie einem Thyristor oder GTO (Gate Turn Off – Thyristor) ist der Steuerkopf als Bipolartransistor mit dem Stromverstärkungsfaktor αnpn, bei einem MOS-Leistungsbauelement wie einem IGBT (Isolated Gate Bipolar Transistor) oder bei einem MCT (MOS Controlled Thyristor) als MOS-Transistor ausgebildet. Dieser obere Transistor kann planar, also parallel zur Oberfläche, oder vertikal in einem Trench angeordnet sein. Um eine hohe Stromtragfähigkeit zu erreichen, werden viele Einzelzellen auf einem Chip parallel angeordnet und betrieben.In a bipolar device such as a thyristor or gate turn-off (GTO), the control head is a bipolar transistor having the current amplification factor α npn , a MOS power device such as an insulated gate bipolar transistor (IGBT) or a MOS controlled thyristor (MCT) MOS transistor formed. This upper transistor may be planar, ie parallel to the surface, or vertically arranged in a trench. In order to achieve a high current carrying capacity, many individual cells are arranged and operated in parallel on a chip.
In vielen Anwendungsfällen wird am rückseitigen p+n-Übergang keine Sperrfähigkeit benötigt. Das ist z. B. der Fall beim Einsatz von IGBTs oder GTOs in Spannungszwischenkreisumrichtern. Hier wird die p+-Dotierung auf der Chiprückseite lediglich als Emitter im On-State zur Verringerung des Durchlass-Spannungsabfalls bei hohen Lastströmen gebraucht. Denn der Rückseiten-Emitter verstärkt den von der Source kommenden Elektronenstrom durch den aus Basiszone und den beiden p+-Gebieten gebildeten unteren Teiltransistor mit dem Verstärkungsfaktor αpnp, der zur Injektion von Löchern in die Basiszone führt.In many applications, no blocking capability is needed at the back p + n junction. This is z. As is the case when using IGBTs or GTOs in voltage source converters. Here, the p + doping on the back side of the chip is merely used as an on-state emitter to reduce the forward voltage drop at high load currents. This is because the back emitter amplifies the electron current coming from the source through the lower partial transistor formed by the base zone and the two p + regions with the amplification factor α pnp , which leads to the injection of holes into the base zone.
Gemäß dem Stand der Technik werden solche Bauelemente meist mit einer Feldstoppzone vor dem rückseitigen p+n-Übergang hergestellt, was zur Erhöhung der Sperrfähigkeit in Vorwärtsrichtung genutzt wird und was andererseits eine prinzipielle Verringerung der Rückwärtssperrfähigkeit nach sich ziehen würde. Wenn keine Rückwärtssperrfähigkeit verlangt wird, erübrigen sich entsprechende Zusatzmaßnahmen beim Randabschluss für den rückseitigen p+n-Übergang am Chiprand.According to the prior art, such devices are usually made with a field stop zone in front of the back p + n junction, which is used to increase forward blocking capability and, on the other hand, would result in a principal reduction in reverse blocking capability. If no reverse blocking capability is required, then appropriate additional measures are unnecessary at the edge termination for the backside p + n junction at the chip edge.
Es gibt aber eine Reihe von Einsatzgebieten, in denen eine symmetrische oder wenigstens asymmetrische Sperrfähigkeit gefordert wird. Ein Beispiel für eine symmetrische Sperrfähigkeit ist der Einsatz von IGBTs in Stromdirektumrichtern. Ein so genannter AC/AC-Matrix-Umrichter mit RB-IGBTs (= Reverse Blocking-IGBTs) ist in /1/ näher beschrieben.It But there are a number of uses in which a symmetric or at least asymmetric blocking capability is required. One example for a symmetrical blocking ability is the use of IGBTs in direct current converters. A so-called AC / AC matrix inverter with RB IGBTs (= reverse blocking IGBTs) in / 1 / closer described.
Ein Anwendungsbeispiel für ein asymmetrisches Sperrvermögen ist der so genannte Zünd-IGBT, der zur Spannungsversorgung der Zündspüle im Auto eingesetzt wird, wobei ein Rückwärtssperrvermögen von etwa 30 V erforderlich ist, während die Vorwärtssperrspannung über 500 V liegen muss. Werden hierbei niedrige Leckströmen bzw. eine hohe Sperrspannung in Rückwärtsrichtung gefordert, sind aber Zusatzmaßnahmen für den zweiten p+n-Übergang unvermeidlich.An example of an asymmetric blocking capability is the so-called Ignition IGBT, which is used to power the ignition circuit in the car, requiring a reverse blocking capability of approximately 30V while the forward blocking voltage must be greater than 500V. If low leakage currents or a high blocking voltage in the reverse direction are required, additional measures for the second p + n junction are unavoidable.
Zur Sicherstellung der Sperrfähigkeit in beiden Richtungen gibt es nach dem Stand der Technik verschiedene Möglichkeiten, die auch in /1/ detaillierter aufgeführt sind:
- 1. Anschneiden der pn-Übergänge durch Schrägschliffe (Mesa-Typ);
- 2. Eigener Randabschluss für den rückseitigen p+n-Übergang auf der Waferrückseite;
- 3. Chip-Seitenwand-Isolation durch Trenndiffusion.
- 1. Cutting the pn junctions by oblique cuts (mesa type);
- 2. own edge termination for the back p + n junction on the wafer back side;
- 3. Chip sidewall isolation by diffusion diffusion.
Methode 1 wird nur bei großflächigen Leistungshalbleitern angewendet und ist für eine Chipproduktion nicht praktikabel.method 1 is only used for large power semiconductors applied and is for a chip production impractical.
Methode 2 ist sehr aufwändig und defektbehaftet, da beide Seiten des Wafers getrennt prozessiert und zudem die Fototechniken der Vorder- und Rückseite aufeinander justiert werden müssen. Bei Methode 3 versucht man deshalb, das Rückseitenpotenzial auf die Chipvorderseite zu führen. Dazu wird eine hinreichend hochdotierte, vertikal verlaufende p+-Zone benötigt. Das Zusammendiffundieren des Dotierstoffes erfolgt entweder von beiden Seiten her oder durch einseitige Eindiffusion über die Tiefe des späteren aktiven Bauelementbereichs. Das erfordert sehr hohe thermische Budgets, wodurch viele Kristalldefekte entstehen können, die sich wiederum in hohen Leckströmen und in einer geringen Ausbeute niederschlagen.Method 2 is very complex and defective, since both sides of the wafer processed separately and also the photo techniques of the front and back must be adjusted to each other. In method 3, therefore, one tries to guide the backside potential to the front of the chip. This requires a sufficiently highly doped, vertically running p + zone. The diffusion of the dopant takes place either from both sides or by one-sided indiffusion over the depth of the later active device region. This requires very high thermal budgets, which can cause many crystal defects, which in turn are reflected in high leakage currents and in a low yield.
Eine andere Methode, um hohe thermische Budgets zu vermeiden, ist in /2/ angeführt. Bei dem dort beschriebenen Verfahren der "Deep-Trench-Isolation" wird zu Beginn ein tiefer Trench durch die gesamte Epitaxieschicht bis zum hochdotierten Substrat geätzt, und die vertikale p+-Isolationsschicht durch Schrägimplantation aus verschiedenen Richtungen eingebracht. Die erforderliche Dosis Q ist größer als die Durchbruchsladung des Halbleiters (d. h. bei Silizium Q > 1,4E12 q/cm2). Anschließend wird der Trench mit einem temperaturbeständigen Dielektrikum verfüllt und das aktive Zell-Gebiet hergestellt.Another method to avoid high thermal budgets is listed in / 2 /. In the "deep trench isolation" method described there, a deep trench is etched through the entire epitaxial layer to the highly doped substrate at the beginning, and the vertical p + insulation layer is introduced by oblique implantation from different directions. The required dose Q is greater than the breakdown charge of the semiconductor (ie, for silicon Q> 1.4E12 q / cm 2 ). Subsequently, the trench is filled with a temperature-resistant dielectric and produced the active cell area.
Die Raumladungszone erstreckt sich sowohl bei Vorwärts- als auch bei Rückwärtsbelastung auf der Chipoberfläche zwischen dem aktiven Bereich und dem Isolationstrench in der Nähe des Chiprandes.The Space charge zone extends in both forward and reverse loading on the chip surface between the active region and the isolation trench near the chip edge.
Erfindungsgemäß hingegen erfolgt eine konsequente Verlagerung des Randabschlusses in den Ritzrahmen, also in den Bereich, in dem das Aufsägen des Wafers zum Vereinzeln der Chips bei der der Montage erfolgt. Der Randabschluss wird hierbei im Gegensatz zur Deep Trench Isolation nicht auf die Chipvorderseite "hochgezogen", sondern der Spannungsabbau erfolgt ausschließlich vertikal an der den aktiven Bereich bzw. den gesamten Chip begrenzenden seitlichen Kante.According to the invention, however, there is a consistent displacement of the edge termination in the Ritzrahmen, ie in the area in which the sawing of the wafer for singulating the chips in the assembly takes place. The edge termination is in contrast to the deep trench isolation not on the Chip front "pulled up", but the voltage reduction takes place exclusively vertically on the active area or the entire chip limiting lateral edge.
Im Folgenden wird eine Struktur und ein Verfahren vorgeschlagen, bei dem das Konzept des vertikalen Randabschlusses für Hochvoltleistungsbauelemente mit symmetrischer oder asymmetrischer Sperrfähigkeit so weiterentwickelt ist, dass die so hergestellten Bauelemente ein ausreichendes Sperrvermögen aufweisen, obwohl so gut wie kein lateraler Platzbedarf zum Potenzialabbau auf der Chipvorder- oder Rückseite benötigt wird.in the The following is a structure and a method proposed in the concept of vertical edge termination for high-voltage power components further developed with symmetrical or asymmetrical locking capability is that the components thus produced have a sufficient blocking capacity, although there is virtually no lateral space requirement for potential degradation on the front or back of the chip needed becomes.
Zusätzlich resultiert aus diesem Konzept ein neuer Freiheitsgrad: das Rückwärtssperrvermögen ergibt sich "automatisch", ohne dass ein zusätzlicher Aufwand erforderlich wäre.In addition results from this concept a new degree of freedom: the reverse blocking capacity results yourself "automatically" without any additional effort would be required.
Dazu sind teilweise die folgenden Voraussetzungen zu erfüllen:
- I. Der Randabschluss verläuft senkrecht oder nahezu senkrecht durch beide sperrende p+n-Übergänge (optional kann eine Feldstoppzone vorhanden sein, die sich an eines von den beiden p+-Gebieten anschließt) – im Mittelbereich befindet sich die Driftzone.
- II. Im Bereich des Ritzrahmens wird ein tiefer Trench erzeugt, der durch die vertikale Tiefe des aktiven Bauelementes reicht und dessen Oberfläche mit einem Verfahren zur Minimierung der Kristalldefektdichte nachbehandelt wird.
- III. In die Trenchseitenwand wird eine p-Dotierung eingebracht, deren Dosis Q kleiner als die Durchbruchsladung (d. h. bei Silizium Q < 1,4E12 q/cm2) ist. Um einen Kurzschluss zwischen den beiden p+-Gebieten zu vermeiden, der sich in einem höheren Leckstrom und höheren statischen Sperrverlusten äußern würde, muss diese seitliche p-Dotierung vertikal mindestens einmal unterbrochen sein. Der erforderliche Abstand hierfür beträgt mindestes eine Debye-Länge.
- IV. Auf die Oberfläche der Trenchseitenwand ist eine semiisolierende Passivierungsschicht aufgebracht, die sich durch eine hohe elektronische Zustandsdichte auszeichnet (wie amorphes Si (SIPOS), amorpher Kohlenstoff (DLC) bzw. einer Mischung aus beiden Phasen SixC1-x), wodurch Oberflächenladungen wirksam abgeschirmt werden können.
- I. The edge termination is perpendicular or nearly perpendicular through both blocking p + n junctions (optionally there may be a field stop zone adjoining one of the two p + regions) - in the middle region is the drift zone.
- II. In the region of the scribe frame, a deep trench is created which extends through the vertical depth of the active device and whose surface is aftertreated with a method of minimizing the crystal defect density.
- III. In the trench sidewall, a p-doping is introduced whose dose Q is smaller than the breakdown charge (ie, when silicon Q <1.4E12 q / cm 2 ). In order to avoid a short circuit between the two p + regions, which would result in a higher leakage current and higher static blocking losses, this lateral p-type doping must be interrupted vertically at least once. The required distance for this is at least a Debye length.
- IV. On the surface of the trench side wall, a semi-insulating passivation layer is characterized, which is characterized by a high electronic density of states (such as amorphous Si (SIPOS), amorphous carbon (DLC) or a mixture of two phases Si x C 1-x ) Surface charges can be effectively shielded.
Da dieses "Trenchrandkonzept" allein schon wegen der Platzersparnis sehr attraktiv ist, ist es sinnvoll, dieses auch in Bauelemente ohne Rückwärtssperrvermögen zu integrieren. Dazu zählen beispielsweise vertikale Leistungstransistoren mit und ohne Kompensationsprinzip (DMOS bzw. COOLMOS), Leistungsdioden oder rückwärtsleitende IGBTs (RC-(Reverse Conducting)-IGBTs). In diesem Fall sperrt nur der obere p+n-Übergang, der untere ist dann entweder gar nicht vorhanden oder durch die Integration einer Rückwärtsdiode kurzgeschlossen.Since this "Trenchrandkonzept" alone is very attractive because of the space savings, it makes sense to integrate this even in components without reverse blocking capacity. These include, for example, vertical power transistors with and without compensation principle (DMOS or COOLMOS), power diodes or backward-conducting IGBTs (RC (Reverse Conducting) -IGBTs). In this case, only the upper p + n junction blocks, the lower one is then either not present at all or is short-circuited by the integration of a backward diode.
Ein weiterer Vorteil, der sich aus der Verwendung des Trenchrandkonzeptes ergibt, ist die Tatsache, dass bei geschickter Wahl der seitlichen Implantationsdosis der Durchbruch in das Volumen des Bauelementes verlagert werden kann. Das bedeutet einerseits, dass der Rand nicht mehr das limitierende Element für die maximale Sperrspannung darstellt und die volle Volumensperrfähigkeit erreicht wird. Andererseits wird damit gleichzeitig ein neuer Freiheitsgrad geschaffen, der die Integration/Nutzung von zusätzlichen Bauelementeigenschaften ermöglicht.One Another advantage resulting from the use of the Trenchrandkonzeptes The result is that when skilful choice of lateral Implantation dose of breakthrough in the volume of the device can be relocated. That means, on the one hand, that the edge is not more the limiting element for represents the maximum blocking voltage and the full volume blocking capability is reached. On the other hand, at the same time a new degree of freedom created the integration / use of additional device properties allows.
Solange der Rand das begrenzende Element bei der Avalanchegeneration im Sperrfall darstellt, muss etwa ein IGBT in der Schaltung vor Überspannung geschützt werden. Erfolgt die Avalanche-Generation im Belastungsfall dagegen im Volumen des Bauelementes, so kann der IGBT durch die interne Verstärkung αpnp so viel Strom liefern, dass die Überspannung unterdrückt wird und sich das Bauelement selbst schützt. In der Literatur wird dieser Mechanismus als so genanntes "Self Clamping"- oder auch "Active Clamping"- Phänomen bezeichnet /3/.As long as the edge is the limiting element in avalanche generation in the event of a blocking, it is necessary to protect an IGBT in the circuit from overvoltage. By contrast, if the avalanche generation in the case of load occurs in the volume of the component, the internal gain α pnp of the IGBT can supply so much current that the overvoltage is suppressed and the component itself protects itself. In the literature, this mechanism is referred to as a so-called "Self Clamping" - or "Active Clamping" phenomenon / 3 /.
Ein wesentlicher Aspekt der Erfindung ist demnach die Ausnutzung der Volumensperreigenschaften durch das Trenchrandkonzept bei entsprechend eingestellter Akzeptor-Seitenwand-Implantation und die gleichzeitige optimale Nutzung der Chipfläche durch Wegfall des Platzbedarfs für den Randabschluss auf der Chipoberfläche. Der Abbau der Sperrspannung erfolgt ausschließlich in der Vertikalen sowohl in Vorwärts- als auch in Rückwärtsrichtung.One An essential aspect of the invention is therefore the utilization of the Volume blocking properties by the trench edge concept in accordance set acceptor sidewall implantation and the optimal simultaneous Use of the chip area by eliminating the space requirement for the edge termination on the chip surface. The removal of blocking voltage takes place exclusively vertically in both forward and as well as in reverse direction.
Im Folgenden wird das Konstruktionsprinzip anhand von Simulationen und eines möglichen Herstellungsverfahrens für einen RB-IGBT beschrieben.in the The following is the construction principle based on simulations and one possible Manufacturing process for an RB-IGBT described.
Betrachtet
wird zunächst
ein p+n-Übergang, durch
den senkrecht geschnitten wird. Der Simulation liegt ein Aufbau
zugrunde, wie sie für
ein Sperrvermögen
von 600V bei einem Wafer mit Epitaxieschicht typisch ist. Der Trägerwafer
ist hoch n-dotiert (ρ =
20 mΩcm)
und bildet den Rückseitenkon takt.
Darauf befindet sich eine n-dotierte Sockel-Epitaxie mit einer Dicke
von 18 μm
und einer Dotierung von 3,2E14 cm–3 und
auf dieser eine zweite n-dotierte Epitaxieschicht mit 37 μm Dicke und
einer Dotierung von 1,6E14 cm–3, die die eigentliche
Basiszone des Bauelements bildet. In diese wird von oben eine p+-Zone eindiffundiert, die eine Junction-Tiefe
von 6 μm
und eine Randkonzentration von 5E18 cm–3 aufweist.
Die Potenzialverteilung dieser Struktur ist für den Fall, dass keine geladenen
Oberflächenzustände vorhanden
sind, in
Bei
der Implantation einer Akzeptordosis zwischen 1E11 cm–2 und
1E12 cm–2 in
die Trenchseitenwand wird der Durchbruch aber ins Volumen des Bauelementes
verlagert, d. h. in der Simulation an den linken Rechenrand. Der
Zusammenhang zwischen der Ladungsdichte und der sich einstellenden Sperrspannung
ist in
Elektrisch
ist es äquivalent,
ob die seitliche Ladungsdichte in
Ein weiteres Problem, das in der elektrostatischen Simulation nicht berücksichtigt werden kann, ist der hohe Leckstrom, der aufgrund einer stark gestörten Oberfläche, wie etwa nach einem anisotropen Ätzprozess zur Herstellung des tiefen Seitenwand-Trenches oder auch alternativ nach einer mechanischen Bearbeitung, fließen würde.One another problem that does not exist in electrostatic simulation considered can be, is the high leakage current due to a severely disturbed surface, such as for example after an anisotropic etching process for producing the deep sidewall trench or alternatively after a mechanical processing, would flow.
Deshalb ist die Reduktion der hierbei erzeugten Oberflächenzustände vorteilhaft für die Realisierung das Trenchrandkonzeptes. In Betracht kommen hier Verfahren wie eine (ggf. mehrfache) Opferoxidation (Sacrificial Oxide) oder die Glättung der Oberfläche durch Tempern in reduzierender Atmosphäre.Therefore the reduction of the surface states generated in this case is advantageous for the realization the trench edge concept. Considered here are methods such as one (possibly multiple) sacrificial oxidation (sacrificial oxides) or the smoothing of the surface by annealing in a reducing atmosphere.
Anschließend muss die so erzeugte Oberfläche durch eine geeignete Passivierung so konserviert werden, dass sich das Gesamtsystem durch eine hinreichend niedrige Oberflächengeneration auszeichnet. Dafür kommt aufgrund der guten Absättigung der Oberflächenzustände zunächst ein thermisch gewachsenes Oxid in Betracht. Andererseits können aber Oxide oder ganz allgemein Isolatorschichten dem Einfluss von äußeren Ladungen nie so wirksam begegnen, dass deren Influenzwirkung auf die Potenzialverhältnisse des sperrgepolten p+n-Übergangs komplett neutralisiert wird.Subsequently, the surface thus created must be preserved by a suitable passivation so that the overall system is characterized by a sufficiently low surface generation. Due to the good saturation of the surface states, a thermally grown oxide is initially considered. On the other hand, however, oxides or, more generally, insulator layers can never counteract the influence of external charges so effectively that their influence on the potential conditions of the reverse-polarity p + n junction is completely neutralized.
Isolatorschichten sind daher nur bedingt einsetzbar, nämlich dann, wenn eine entsprechend geringe Dichte von Oberflächenladungen beim montierten Chip gewährleistet werden kann. Eine Alternative stellen hier die oben angeführten semiisolierenden Schichten dar, da diese die Influenzwirkung der Oberflächenladung durch den Aufbau von Bildladungen aufgrund ihrer Zustandsdichte (ähnlich wie bei einem Metall) wirksam gegenüber dem aktiven Bauelement abschirmen können. Eine weitere Voraussetzung ist hierbei natürlich, dass diese eine gute Adhäsion zum Halbleiterkörper haben, die mit einer entsprechenden Absättigung der Oberflächenzustände einhergeht.insulator layers are therefore only conditionally applicable, namely, if one accordingly low density of surface charges ensured with the assembled chip can be. An alternative here are the above-mentioned semi-insulating layers because these are the influence of the surface charge by the structure of image charges due to their density of states (similar to a metal) effective against can shield the active component. Another requirement is, of course, that this is a good adhesion to the semiconductor body have associated with a corresponding saturation of the surface states.
Um
die Aussagen der Simulation zu überprüfen, wurde
eine Diodenstruktur, wie sie auch der Simulation zugrunde lag, experimentell
realisiert. Dazu wurde auf einen Epitaxiewafer mit insgesamt 650 μm Dicke zurückgegriffen,
in den mittels Plasmaätzung Trenches
im Ritzrahmen durch die aktive Schicht hindurch bis zum hochdotierten
Substrat geätzt
wurden. Die Trenches waren hierbei ca. 80 μm tief und etwa 60 μm breit (
Der
niederohmige Substratwafer bietet dem gesamten Chipverbund den erforderlichen
mechanischen Zusammenhalt während
der Prozessierung.
Aufbauend darauf kann ein möglicher Prozessablauf zur Herstellung eines RB-IGBTs entworfen werden. Prinzipiell ist es auch hier wiederum vorteilhaft, auf einen epitaxierten Wafer zurückzugreifen, bei dem das niederohmige Grundmaterial p-dotiert ist und das mit der niedrig n-dotierten Epitaxieschicht den rückseitigen p+n-Übergang bzw. den Rückseitenemitter bildet. Um den Spannungsabfall VCESAT im On-State zu verringern, kann der Substratwafer nach Fertigstellung der Front-End-Prozesse ggf. noch gedünnt werden. Dieser Weg wird z. B. in /2/ verfolgt.Based on this, a possible process flow for manufacturing an RB-IGBT can be designed. In principle, it is again advantageous here to resort to an epitaxially coated wafer in which the low-resistance base material is p-doped and forms the backside p + n junction or the backside emitter with the low-n-doped epitaxial layer. In order to reduce the voltage drop V CESAT in the on-state, the substrate wafer may still be thinned after completion of the front-end processes. This way is z. B. in / 2 / pursued.
Alternativ kann aber auch auf einen Wafer aus FZ(Float-Zone)-Si-Material zurückgegriffen werden, der mit Hilfe einer entsprechenden Dünnwafertechnologie prozessiert wird und ohne Epitaxieschicht auskommt. Diese Möglichkeit wird im Folgenden betrachtet.alternative but can also be used on a wafer from FZ (float zone) -Si material be processed with the help of an appropriate thin-wafer technology is and gets by without epitaxial layer. This possibility will be explained below considered.
Ziel
ist es, eine Struktur, wie sie in den
Bei einem symmetrisch sperrenden Bauelement muss bei der vertikalen Dimensionierung der Driftzone die Stromverstärkung αpnp berücksichtigt werden. Im Gegensatz zur oben angeführten Diodenstruktur, bei der die Raumladungszone an den Rückseitenemitter "anstoßen" darf (sog. Punch Through), ist das hier nicht erlaubt, da in diesem Fall der Rückseitenemitter durch Injektion von Ladungsträgern die Sperrfähigkeit zu früh begrenzen würde.In the case of a symmetrically blocking component, the current amplification α pnp must be taken into account in the vertical dimensioning of the drift zone. In contrast to the diode structure mentioned above, in which the space charge zone is allowed to "bump" on the backside emitter (so-called punch through), this is not allowed here, since in this case the backside emitter would limit the blocking capability too early by injecting charge carriers.
Die Dicke und die Dotierung der Basiszone muss also so bemessen sein, dass die Raumladungszone nicht vor dem Erreichen des Lawinendurchbruchs bei der maximalen Sperrspannung "puncht" (sog. Non Punch Through-Dimensionierung). Das bedeutet, dass im Sperrfall eine neutrale Basiszone vor dem p+-Emitter resultiert, die nicht mehr ausgeräumt wird. Gleichzeitig muss die Diffusionslänge der Löcher Lp, die aus dem Rückseitenemitter fließen, kleiner sein als die n-Basisweite. Eine spezielle Forderung wäre hier beispielsweise, dass die Basisweite das 1,5-fache der Diffusionslänge Lp betragen soll.The thickness and the doping of the base zone must therefore be dimensioned such that the space charge zone does not "puncture" before reaching the avalanche breakdown at the maximum reverse voltage (so-called non punch through dimensioning). This means that in the blocking case, a neutral base zone results before the p + emitter, which is no longer cleared out. At the same time, the diffusion length of the holes L p flowing out of the backside emitter must be smaller than the n-base width. For example, a special requirement would be that the base width should be 1.5 times the diffusion length L p .
Für ein Bauelement mit einer vergleichbaren Sperrspannung wie bei der genannten Punch-Through-Diode, ergibt sich nach /5/ dann konkret bei einer n-Basisweite von 100 μm ein Lp von 67 μm und ein spezifischer Widerstand des Grundmaterials von etwa 30 cm. Diese ist bei geringer Junction-Tiefe dann in erster Näherung gleich der Scheibendicke.For a component with a comparable blocking voltage as in the punch-through diode mentioned above, an L p of 67 μm and a specific resistance of the base material of about 30 cm result concretely after / 5 / with an n-base width of 100 μm. This is at a low junction depth then in a first approximation equal to the thickness of the pane.
Der
Herstellprozess startet also mit einem FZ-Wafer aus 30 Ωcm Si-Material
und einer Standarddicke für
den Front-End-Prozess
von typisch 550 μm.
Auf diesem Wafer wird nach der üblichen
Prozessfolge zuerst die Zellstruktur hergestellt. Im Ausführungsbeispiel
nach
Bevor die Metallisierung erfolgt, setzt die Prozessabfolge für den Trenchrand ein. Nach dem Öffnen der Kontaktlöcher und dem Verfließen des Zwischenoxids wird auf die Wafervorderseite eine Hartmaske aus undotiertem Silikatglas (USG) für die Trenchätzung aufgebracht. Dieses kann beispielsweise in einem HF-Plasma abgeschieden und gegebenenfalls nachverdichtet werden. Mittels einer Fototechnik wird diese Hartmaske strukturiert und anschließend in einem Plasmaätzprozess mit möglichst hoher Ätzrate im Ritzrahmen ein Trench von etwa 110 μm Tiefe geätzt.Before the metallization takes place, sets the process sequence for the trench edge one. After opening the contact holes and the flow of the intermediate oxide becomes a hard mask on the wafer front side undoped silicate glass (USG) for the trench etching applied. This can be deposited, for example, in an HF plasma and optionally recompressed. Using a photographic technique This hard mask is structured and then in a plasma etching process with the highest possible etching rate in the Scratch frame etched a trench of about 110 microns depth.
An dieser Stelle ist es zweckmäßig, die Hartmaske teilweise zurückzuätzen, um die Trenchkanten freizulegen. Dann kann entweder sofort oder alternativ nach einem Zwischenschritt zur Beseitigung der Kristallschäden durch eine Schrägimplantation in den Richtungen der Chipseitenwände jeweils eine Bor-Dosis zwischen 1E11 und 1E12 cm–2 eingebracht werden.At this point, it is convenient to partially etch back the hard mask to expose the trench edges. Then, either immediately or alternatively after an intermediate step to eliminate the crystal damage by an oblique implantation in the directions of the chip side walls in each case a boron dose between 1E11 and 1E12 cm -2 are introduced.
Bei der Herstellung eines asymmetrischen IGBTs mit einer Feldstoppzone auf der Rückseite kann die Bor- Seitenwandimplantation über die gesamte Trenchtiefe erfolgen, wenn die später eingebrachte Feldstoppzone diese lokal mindestens über eine vertikale Distanz, die der Debye-Länge entspricht überkompensiert. Bei einem symmetrisch sperrenden Bauelement, bei dem die Feldstoppzone komplett entfällt, muss an dieser Stelle ein Maskierungsschritt für die Trenchseitenwandimplantation eingefügt werden.at the production of an asymmetric IGBT with a field stop zone on the back can the boron sidewall implantation over the entire Trenchtiefe done when the later introduced field stop zone these locally at least over one vertical distance, which corresponds to the Debye length overcompensated. In a symmetrically locking device, in which the field stop zone completely does not apply At this point, a masking step for the trench sidewall implantation must be inserted.
Dieser besteht beispielsweise in einer teilweisen Verfüllung der Trenches mit Fotolack, der für die Maskierung der Implantation im unteren Bereich des Grabens sorgt und der anschließend wieder entfernt wird. Die Verfülltiefe muss einerseits mindestens so groß sein, wie die Debye-Länge und andererseits darf sie nicht so groß werden, dass der Lawinendurchbruch wieder an der Oberfläche erfolgt. Diesbezügliche Simulationen zeigen, dass das zulässige Fenster für diesen Prozess glücklicherweise sehr groß ist. Die Untergrenze stellt die Debye-Länge dar, die beim zugrunde liegenden Basismaterial etwa 0,3 μm beträgt. Die Obergrenze ergibt sich gemäß der Simulation z. B. bei einer Bor-Dosis von 3E11 cm–2 zu etwa 20 μm Maskierungsbreite, bei deren Überschreitung die Avalanchegeneration wieder an die Oberfläche zurückwandert. Legt man den Zielprozess auf eine Trenchverfülltiefe von 10 μm aus, so ist hier eine Prozesstoleranz von ±9 μm noch zulässig.This consists for example in a partial backfilling of the trenches with photoresist, which ensures the masking of the implantation in the lower region of the trench and which is then removed again. On the one hand, the filling depth must be at least as long as the length of the debye, and on the other hand, it must not become so large that the avalanche breach takes place again on the surface. Related simulations show that the allowable window for this process is fortunately very large. The lower limit represents the Debye length, which is about 0.3 μm for the underlying base material. The upper limit results according to the simulation z. Example, at a boron dose of 3E11 cm -2 to about 20 microns masking width, when exceeded, the avalanche regeneration migrates back to the surface. If the target process is set to a trench filling depth of 10 μm, then a process tolerance of ± 9 μm is still permissible here.
Der Vollständigkeit halber sei erwähnt, dass die Unterbrechung der Seitenwandimplantation aus verfahrenstechnischen Gründen im Sockelbereich der Trenches zweckmäßig ist. Physikalisch notwendig ist das aber nicht. So kann das seitliche p-Gebiet genauso gut auch zum oberen pn-Übergang oder nach zwei Seiten hin und ggf. mehrfach unterbrochen sein. Dies dürfte aber zu einem wesentlich höheren Aufwand in Lithografie führen.Of the completeness it should be mentioned, that the interruption of the sidewall implantation from procedural establish in the base area of the trenches is appropriate. Physically necessary it is not. So the lateral p-region can do as well to the upper pn junction or after two pages and possibly interrupted several times. This might but at a much higher cost lead in lithography.
Je nach Prozessführung wird der Dotierstoff anschließend beim Aufwachsen des Sacrificial Oxide bzw. dem Anneal in reduzierender Atmosphäre oder in einem eigenen Ofenprozess aktiviert.ever after litigation the dopant is subsequently when growing the sacrificial oxide or the anneal into reducing the atmosphere or activated in a separate oven process.
Danach wird die semiisolierende Passivierungsschicht abgeschieden, die zweckmäßigerweise aus amorphem Material mit der Zusammensetzung SixC1-x (0 ≤ x ≤ 1) in einem HF-Plasmaprozess aus gasförmigen Precursoren wie SiH4 und/oder CH4 gewonnen wird. Bei entsprechender Einstellung der Prozessbedingungen im Plasma findet eine konforme Abscheidung in die Trenches hinein statt. Danach werden die Trenches mit Fotoimid verfüllt und das Imid über Fototechnik im aktiven Zellbereich entfernt. Dieses verbleibt nur im Ritzrahmen und im Randbereich der Chips.Thereafter, the semi-insulating passivation layer is deposited, which is advantageously obtained from amorphous material having the composition Si x C 1-x (0 ≦ x ≦ 1) in an HF plasma process of gaseous precursors such as SiH 4 and / or CH 4 . With appropriate adjustment of the process conditions in the plasma, a conformal deposition into the trenches takes place. After that The trenches are filled with Fotoimid and removed the imid on photo technology in the active cell area. This remains only in the scribe frame and in the edge region of the chips.
Das strukturierte Imid wird nun als Maske zum Rückätzen der Passivierungsschicht in einem anisotropen Plasmaätzprozess sowie zum Entfernen der USG (undotiertes Silikatglas)-Hartmaske genutzt. Als letzte Prozessschritte auf der Wafervorderseite erfolgen schließlich die Metallisierung und die Metallfototechnik. Gegebenenfalls kann auf diese noch eine zweite Imidebene aufgebracht werden.The structured imide is now used as a mask to etch back the passivation layer in an anisotropic plasma etching process and used to remove the USG (undoped silicate glass) hardmask. Finally, the last process steps on the wafer front are the Metallization and the metal photography technique. Optionally, you can these still a second Imidebene be applied.
Zur Back-End-Bearbeitung wird der Wafer beispielsweise mittels einer Klebefolie auf einen Trägerwafer gebondet. Von der Rückseite her wird er auf die gewünschte Enddicke von etwa 100 μm geschliffen bzw. geätzt. Der Chipverbund im Wafer wird hierbei aufgelöst, da das Siliziummaterial bis auf die Höhe der imidverfüllten Trenches abgetragen wird, so dass der produktive Teil nur noch über den Trägerwafer mechanisch stabilisiert wird.to Back-end processing is the wafer, for example by means of a Adhesive film on a carrier wafer bonded. From the back Here he will be on the desired Final thickness of about 100 microns ground or etched. The chip composite in the wafer is dissolved in this case, since the silicon material down to the heights the imid-filled Trenches is removed, so that the productive part only on the carrier wafer mechanically stabilized.
Nun wird von der Rückseite der p+-Emitter implantiert und beispielsweise mit einem Laser adiabatisch erwärmt und aktiviert /6/. Dieses Verfahren des Laser Thermal Anneal muss kompatibel zur thermischen Belastbarkeit der Metallschicht, des Imids und des Folienträgers auf der Wafervorderseite sein. Die Imidstege auf der Waferrückseite werden entweder durch eine entsprechende Einstellung der Spotgröße beim Abrastern des Wafers ausgespart oder über eine reflektierende Zusatzschicht, die auf diese z. B. mittels Fototechnik aufgebracht wird, entsprechend lokal geschützt. Eine andere Alternative ist das epitaktische Aufwachsen einer dotierten, amorphen Schicht – wie sie durchaus bereits nach einer Ionenimplantation vorhanden sein kann – mittels Rekristallisation bei hinreichend niedrigen Temperaturen in einer so genannten Solid Phase Epitaxie /7/.Now, the p + emitter is implanted from the back and adiabatically heated and activated with a laser, for example / 6 /. This method of laser thermal annealing must be compatible with the thermal resistance of the metal layer, the imide and the film carrier on the wafer front. The Imidstege on the back of the wafer are either recessed by a corresponding adjustment of the spot size when scanning the wafer or a reflective additional layer on this z. B. is applied by photo technology, locally protected accordingly. Another alternative is the epitaxial growth of a doped, amorphous layer - as it may already be present after ion implantation - by recrystallization at sufficiently low temperatures in a so-called solid phase epitaxy / 7 /.
Der so erhaltene Emitter muss bei einem RB-IGBT zwei Voraussetzungen erfüllen, nämlich er muss einerseits eine aktive Dosis haben, die deutlich über der Durchbruchsladung liegt und er muss andererseits defektfrei sein, damit die Raumladungszone weder ganzflächig noch lokal bis zum Kontaktmetall durchstößt. Eine (optionale) Feldstoppzone kann ggf. über eine Bestrahlung mit Protonen erzeugt werden /8/.Of the emitters obtained in this way must meet two requirements for an RB-IGBT fulfill, namely On the one hand, he must have an active dose that is well above that Breakthrough charge is on the other hand he must be defect-free, so that the space charge zone penetrates neither the entire surface nor locally up to Kontaktmetall. A (optional) field stop zone may possibly via irradiation with protons be generated / 8 /.
Nach dem Aufbringen der Rückseitenmetallisierung beispielsweise durch Aufsputtern oder auf galvanischem Weg (und ggf. einer Nachtemperung) können die Chips via Sägen oder Laserdicing durch das Polyimid in der Trenchmitte vereinzelt werden.To the application of the backside metallization for example, by sputtering or by galvanic means (and if necessary, a post-treatment) can the chips via saws or laser dicing separated by the polyimide in the middle of the trench become.
Im
Zusammenhang mit der Erfindung sei außerdem auf die Druckschrift
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DE 100 57 612 A1 DE 100 57 612 A1
Claims (15)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE200510038260 DE102005038260B3 (en) | 2005-08-12 | 2005-08-12 | Semiconductor component and production process for high current or voltage devices has front and rear contacts and divided edge zone around cell field region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE200510038260 DE102005038260B3 (en) | 2005-08-12 | 2005-08-12 | Semiconductor component and production process for high current or voltage devices has front and rear contacts and divided edge zone around cell field region |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE102005038260B3 true DE102005038260B3 (en) | 2007-03-22 |
Family
ID=37776039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE200510038260 Expired - Fee Related DE102005038260B3 (en) | 2005-08-12 | 2005-08-12 | Semiconductor component and production process for high current or voltage devices has front and rear contacts and divided edge zone around cell field region |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE102005038260B3 (en) |
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