DE102004048745A1

DE102004048745A1 - Bit conducting structure of DRAM comprises a number of parallel bit conductors in a storage element, which a arranged on different levels

Info

Publication number: DE102004048745A1
Application number: DE102004048745A
Authority: DE
Inventors: Ulrich Zimmermann
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2004-10-05
Filing date: 2004-10-05
Publication date: 2006-04-13
Anticipated expiration: 2024-10-06
Also published as: DE102004048745B4

Abstract

Bit conducting structure consists of a number of parallel bit conductors in a storage element. The bit conductors are formed in two sets (A,B) as primary (22A) and secondary (22B) conductors, on different horizontal levels. The second set of conductors is on a higher plane than the first set. Adjacent bit conductors are on different horizontal planes.

Description

Die vorliegende Erfindung betrifft eine Bitleitungsstruktur aus mehreren parallel zueinander angeordneten Bitleitungen in einem HL-Speicherbauelement sowie ein Verfahren zur Ausbildung derselben.The The present invention relates to a bit line structure of a plurality parallel bit lines in a HL memory device and a method of forming the same.

Bei verschiedenen Arten von Speicherbausteinen, beispielsweise DRAMs, wird der Ladungszustand von Kondensatoren in den Speicherzellen genutzt, um Informationen zu speichern. Der Zugriff auf die Informationen erfolgt über Wortleitungen, welche die Gateelektroden der Zellentransistoren verbinden, sowie über Bitleitungen, welche die Source/Drain-Diffusionsgebiete verbinden. Das Signal, welches beim Auslesen der Daten aus der Zelle erhalten wird, ist abhängig von dem Verhältnis der Zellenkapazität zu der Kapazität der zum Zugriff auf die Zelle genutzten Bitleitung (BL).at various types of memory devices, such as DRAMs, becomes the state of charge of capacitors in the memory cells used to store information. Access to the information over Word lines which the gate electrodes of the cell transistors connect, as well as over Bit lines connecting the source / drain diffusion regions. The signal, which when reading the data from the cell is dependent on the relationship the cell capacity to the capacity the bit line (BL) used to access the cell.

Der Großteil der BL-Kapazität ist auf die Kopplungskapazität zwischen benachbarten Bitleitungen zurückzuführen. Bei herkömmlichen Gestaltungen liegen die Bitleitungen auf der gleichen Höhe, d.h. benachbarte Bitleitungen liegen in derselben Ebene. Somit ist die kapazitive Kopplung zwischen benachbarten Bitleitungen proportional der Höhe mal der Länge geteilt durch den Abstand der Bitleitungen.Of the large part the BL capacity is on the coupling capacity attributed between adjacent bit lines. In conventional Designs, the bitlines are at the same level, i. adjacent bitlines are in the same plane. Thus, the capacitive coupling between adjacent bit lines proportional the height times the length divided by the distance of the bit lines.

Es sind verschiedenartige Ansätze zur Verbesserung des Verhältnisses von Zellenkapazität zu BL-Kapazität und damit des Auslesesignals vorgeschlagen worden. Eine Möglichkeit besteht darin, die Zellenkapazität zu erhöhen. Weiterhin wurde vorgeschlagen, die Bitleitungen zu verkürzen, den Abstand zwischen den Bitleitungen zu erhöhen oder Material mit niedriger Dielektrizitätskonstante zwischen den Bitleitungen anzuordnen (z.B. DE 10 2004 002 659 A1). Alle diese Ansätze sind mit einer deutlich höheren Komplexität der Prozessführung verbunden und/oder sie gehen zu Lasten der Chipgröße. Ein weiterer Vorschlag entsprechend dem Stand der Technik beinhaltet die Reduzierung der Dicke der Bitleitungen, wobei sich nachteiliger Weise ein höher BL-Widerstand ergibt.It are different approaches to improve the relationship of cell capacity to BL capacity and thus the readout signal has been proposed. A possibility is the cell capacity to increase. Furthermore, it has been proposed to shorten the bit lines, the Distance between the bit lines to increase or material lower permittivity between the bit lines (e.g., DE 10 2004 002 659 A1). All these approaches are at a much higher level complexity the litigation connected and / or they are at the expense of chip size. Another Proposal according to the prior art includes the reduction the thickness of the bit lines, disadvantageously a higher BL resistance results.

Es wird weiterhin nach neuen Ansätzen zur Verbesserung des Verhältnisses von Zellenkapazität zu Bitleitungskapazität und damit zur Verbesserung des Auslesesignals gesucht.It will continue to look for new approaches to improve the relationship from cell capacity to bit line and thus sought to improve the readout signal.

Aufgabe der Erfindung ist es daher, die kapazitive Kopplung zwischen zwei benachbarten Bitleitungen deutlich zu reduzieren, ohne dass dadurch ein größerer Platzbedarf für die Schaltung entsteht.task The invention therefore is the capacitive coupling between two significantly reduce adjacent bitlines without causing a larger space requirement for the Circuit is created.

Diese Aufgabe wird erfindungsgemäß mit einer Bitleitungsstruktur gelöst, bei der die Bitleitungen in zwei Sätzen von Bitleitungen als erste und zweite Bitleitungen auf zwei unterschiedlichen horizontalen Ebenen ausgebildet sind, wobei der zweite Satz von Bitleitungen auf einer horizontal höheren Ebene als der erste Satz angeordnet ist, und bei der die mehreren parallel zueinander angeordneten Bitleitungen abwechselnd dem ersten und dem zweiten Satz zugeordnet sind, sodass benachbarte Bitleitungen jeweils auf unterschiedlichen horizontalen Ebenen liegen. Die Unterseite des zweiten Satzes von Bitleitungen liegt dabei zumindest auf der gleichen Höhe wie die Oberseite des ersten Satzes von Bitleitungen oder höher.These Task is according to the invention with a Bit line structure solved, where the bitlines in two sets of bitlines are the first and second bitlines on two different horizontal planes are formed, wherein the second set of bit lines on a horizontally higher Level is arranged as the first sentence, and in which the multiple mutually parallel bitlines alternately the first and the second set, so that adjacent bit lines each lie on different horizontal levels. The bottom of the second set of bit lines is at least on the same height like the top of the first set of bitlines or higher.

Diese Struktur kann insbesondere vorteilhaft bei einem DRAM-Speicherelement ausgeführt werden.These Structure can be carried out particularly advantageously in a DRAM memory element.

Gleichzeitig wird erfindungsgemäß ein Verfahren zum Ausbilden einer solchen Bitleitungsstruktur für ein Speicherbauelement vorgeschlagen, bei dem über den Speicherzellen ein isolierendes Material abgeschieden wird, in dieses Kontaktlöcher für Bitleitungskontakte geätzt werden, danach in der Flucht der Kontaktlöcher parallele Damascene-Gräben in das isolierende Material geätzt werden und diese mit leitfähigem Material aufgefüllt werden, um eine Mehrzahl von parallel zueinander angeordneten Bitleitungen auszubilden, wobei das Verfahren dadurch gekennzeichnet ist, dass die parallelen Bitleitungen in zwei nacheinander erfolgenden unterschiedlichen Lithographieschritten in zwei Sätzen von Bitleitungen abwechselnd als erste Bitleitung und als zweite Bitleitung in solcher Weise ausgebildet werden, dass benachbarte Bitleitungen unterschiedlichen Sätzen zugeordnet sind und in unterschiedlichen, horizontal zueinander versetzten Ebenen angeordnet werden, wobei nur der erste Satz von Bitleitungen mit Hilfe der Damascene-Technik ausgebildet wird und danach der zweite Satz von Bitleitungen in einer oberhalb der ersten Bitleitungen liegenden horizontalen Ebene ausgebildet wird.simultaneously is a method according to the invention for forming such a bit line structure for a memory device proposed at the over the memory cells an insulating material is deposited, in this contact holes for bit line contacts etched then, in the flight of the vias, parallel damascene trenches into the etched insulating material be and conductive with this Material filled up be a plurality of bit lines arranged parallel to each other form, wherein the method is characterized in that the parallel bit lines in two successive different Lithography steps in two sets of Bit lines alternately as a first bit line and as a second bit line be formed in such a way that adjacent bit lines different sentences are assigned and in different, horizontal to each other staggered levels are arranged, with only the first set of Bit lines are formed using the damascene technique and then the second set of bitlines in one above the first Bit lines lying horizontal plane is formed.

Nach dem Ätzen der Kontaktlöcher kann das erfindungsgemäße Verfahren vorteilhaft folgende Schritte umfassen: Ausbilden einer Fotomaske über der gesamten Struktur in solcher Weise, dass in dieser nur Streifen für die ersten Bitleitungen offen sind; Ätzen von Damascene-Gräben mit Hilfe der Maske für den ersten Satz von Bitleitungen; Abscheiden von leitfähigem Material in den Gräben und den Kontaktlöcher sowie auf der gesamten Strukturoberfläche in solcher Weise, dass die Schichtdicke des leitfähigen Materials oberhalb der Oberseite des Isolatormaterials und der Oberkante der Gräben mindestens der Solldicke der Bitleitungen entspricht; Ausbilden einer Fotomaske in solcher Weise, dass in dieser nur Streifen für die zweiten Bitleitungen geschlossen bleiben; ani sotropes Zurückätzen des nicht maskierten leitfähigen Materials bis mindestens auf die Höhe der Isolatoroberseite.After the etching of the contact holes, the method according to the invention may advantageously comprise the following steps: forming a photomask over the entire structure in such a way that only strips for the first bit lines are open therein; Etching damascene trenches using the mask for the first set of bitlines; Depositing conductive material in the trenches and vias and on the entire structural surface such that the layer thickness of the conductive material above the top of the insulator material and the top of the trenches is at least equal to the desired thickness of the bitlines; Forming a photomask in such a way that only strips for the second bit lines remain closed therein; ani sotropes etching back of the unmasked conductive material up to at least the height of the insulator top.

Alternativ ist es erfindungsgemäß auch möglich, nach dem Ätzen der Kontaktlöcher diese zunächst mit leitfähigem Material aufzufüllen. Der nachfolgende Ätzschritt zum Ätzen der Damascene-Gräben kann dann derart ausgelegt werden, dass in diesem auch das zuvor abgeschiedene leitfähige Material für die Bitleitungskontakte in den Gräben entfernt wird. Eine andere Möglichkeit besteht darin, den Ätzschritt zum Ätzen der Damascene-Gräben derart auszulegen, dass in diesem nur das Isolatormaterial entfernt wird, wobei an der Position der Bitleitungskontakte das zuvor abgeschiedene leitfähige Material stehen bleibt, sodass dieses in die Gräben hineinragt. Die stehen gebliebenen Bitleitungskontakte werden dann beim nachfolgenden Auffüllen der Gräben mit weiterem leitfähigen Material von diesem umschlossen.alternative It is also possible according to the invention the etching the contact holes this first with conductive To refill material. The subsequent etching step for etching the damascene trenches can then be designed so that in this also the previously deposited conductive Material for the bit line contacts in the trenches are removed. Another possibility This is the etching step for etching the damascene trenches interpreted in such a way that only removes the insulator material in this is at the position of the bit line contacts the previously deposited conductive Material stops, so that this protrudes into the trenches. They stand remained bit line contacts are then in the subsequent filling the trenches with further conductive Material enclosed by this.

Die Tiefe der im ersten Lithographieschritt geätzten Damascene-Gräben sollte dabei mindestens der Solldicke der Bitleitungen entsprechen und bevorzugt diese übersteigen.The Depth of the damascene trenches etched in the first lithography step should be at least the desired thickness of the bit lines correspond and preferred these exceed.

In letzterem Fall ist es dann beim Zurückätzen des nicht maskierten leitfähigen Materials möglich, dieses bis unterhalb der Höhe der Isolatoroberseite zurückzuätzen, sodass der Abstand zwischen den Bitleitungen weiter vergrößert werden kann, ohne dass dazu mehr Chipfläche benötigt wird.In In the latter case, it is in etching back the unmasked conductive material possible, this until below the height the insulator top back, so that the distance between the bit lines can be further increased can, without requiring more chip area needed becomes.

Bei der zur Ausbildung des zweiten Bitleitungssatzes genutzten Maske entspricht die Breite der geschlossen bleibenden Streifen vorteilhafter Weise der Sollbreite der Bitleitungen.at the mask used to form the second bitline set corresponds to the width of the closed strips advantageously the desired width of the bit lines.

Dadurch, dass in den beiden nacheinander erfolgenden Lithographieschritten nur jeweils jede zweite der Bitleitungen ausgebildet wird, ist die Rasterweite in den für diese Schritte benötigten Masken jeweils doppelt so groß, wodurch das Prozessfenster vorteilhafterweise beträchtlich erweitert wird.Thereby, that in the two consecutive lithography steps only each second of the bit lines is formed, which is Grid spacing in the for needed these steps Masks each twice the size, whereby the process window advantageously considerably is extended.

An einem Anschlussrand der Speicherzellenmatrix kann die zweite Fotomaske in solcher Weise vorgesehen werden, dass auch die ersten Bitleitungen maskiert bleiben, sodass an diesem Anschlussrand die Oberseiten aller Bitleitungen, des ersten wie auch des zweiten Satzes, auf der gleichen Ebene zu liegen kommen, was im Hinblick auf den Anschluss an periphere Schaltung für die weiter Prozessführung günstig ist.At a terminal edge of the memory cell array, the second photomask be provided in such a way that the first bit lines remain masked, so that at this connecting edge the tops all bitlines, the first as well as the second set the same level, what with regard to the connection to peripheral circuit for the further litigation Cheap is.

Weitere Merkmale und Vorteile der Erfindung sind der folgenden detaillierten Beschreibung sowie den anliegenden Zeichnungen zu entnehmen, in denen gleiche Bezugszeichen gleiche Bestandteile bezeichnen. Es zeigen:Further Features and advantages of the invention are the following detailed Description and the accompanying drawings, in where like reference numerals designate like components. It demonstrate:

1 eine schematisch stark vereinfachte Aufsicht auf eine Matrix aus Speicherelementen, in der die Wort- und Bitleitungen sowie die Bitleitungskontakte dargestellt sind; und die 1 a schematically greatly simplified plan view of a matrix of memory elements, in which the word and bit lines and the bit line contacts are shown; and the

2 bis 8 einen Prozessablauf zur Herstellung einer erfindungsgemäßen Bitleitungsstruktur in zwei aufeinander folgenden Lithographieschritten, und zwar: 2 to 8th a process flow for producing a bit line structure according to the invention in two successive lithography steps, namely:

2 eine Schnittansicht entlang der Linie 2-2 aus 1 durch eine über den Speicherzellen aufgebrachte Schicht aus Isolatormaterial, in welche Kontaktlöcher für Bitleitungskontakte geätzt sind; 2 a sectional view taken along the line 2-2 1 by a layer of insulator material applied over the memory cells into which contact holes for bit line contacts are etched;

3 eine der 2 entsprechende Schnittansicht zu einem späteren Zeitpunkt des Prozessablaufs, nachdem auf dem Isolatormaterial eine Maske zur Aus bildung eines ersten Satzes von Bitleitungen vorgesehen worden ist; 3 one of the 2 corresponding sectional view at a later stage in the process flow, after on the insulator material, a mask has been provided for the formation of a first set of bit lines;

4 eine Schnittansicht durch die Isolatorschicht aus den 2 und 3 zu einem späteren Zeitpunkt des Prozessablaufs, nachdem Gräben für einen ersten Satz von Bitleitungen in das Isolatormaterial geätzt worden sind; 4 a sectional view through the insulator layer of the 2 and 3 at a later stage of the process after trenches for a first set of bit lines have been etched into the insulator material;

5 eine Schnittansicht durch die Struktur aus 4 zu einem späteren Zeitpunkt des Prozessablaufs, nachdem leitfähiges Material abgeschieden worden ist; 5 a sectional view through the structure 4 at a later stage in the process after conductive material has been deposited;

6 eine Schnittansicht wie in 5, aber zu einem späteren Zeitpunkt des Prozessablaufs, nachdem auf dem leitfähigen Material eine Maske zur Ausbildung eines zweiten Satzes von Bitleitungen vorgesehen worden ist; 6 a sectional view as in 5 but at a later stage of the process after a mask has been provided on the conductive material to form a second set of bitlines;

7 eine Schnittansicht der fertig ausgebildeten Bitleitungsstruktur mit zwei Sätzen von Bitleitungen auf zueinander versetzten horizontalen Ebenen; und 7 a sectional view of the finished formed bit line structure with two sets of bit lines on staggered horizontal planes; and

8 eine Schnittansicht zum gleichen Zeitpunkt des Prozessablaufs wie in 6, aber entlang der Linie 8-8 aus 1 an einem Anschlussrand der Speicherzellenmatrix genommen. 8th a sectional view at the same time of the process flow as in 6 but off along line 8-8 1 taken at a terminal edge of the memory cell array.

Ein Ausführungsbeispiel der erfindungsgemäßen Bitleitungsstruktur sowie ein beispielhaftes Verfahren zu deren Herstellung soll nun anhand der 1 bis 7 näher erläutert werden.An embodiment of the bit line structure according to the invention and an exemplary method for the production thereof will now be described with reference to FIG 1 to 7 be explained in more detail.

1 zeigt eine stark schematisierte Aufsicht einer Speichermatrix, in der die parallel zueinander liegenden Wortleitungen 7 in horizontaler Richtung sowie die parallel zueinander und senkrecht zu den Wortleitungen angeordneten Bitleitungen 22 zusammen mit den Positionen der darunter angeordneten Bitleitungskontakte 20 dargestellt sind. 1 shows a highly schematic plan view of a memory matrix in which the word lines lying parallel to each other 7 in a horizontal direction tion and parallel to each other and perpendicular to the word lines arranged bit lines 22 along with the positions of the bitline contacts below 20 are shown.

Die 2 bis 7 stellen Schnittansichten entlang einer senkrecht zur Zeichnungsebene der 1 liegenden Schnittebene 2-2 dar. Dem Fachmann wird dabei klar sein, dass die Anordnung der Bitleitungskontakte aus 1 lediglich eine beispielhafte Ausführungsform für ein Speicherelement darstellt, die hier lediglich zur besseren Veranschaulichung der Erfindung angegeben ist. Es sind andere Anordnungen denkbar, bei denen die Bitleitungskontakte nicht alle in der gleichen vertikalen Ebene zu liegen brauchen, wodurch aber der grundlegende erfinderische Gedanke nicht berührt wird.The 2 to 7 make sectional views along a plane perpendicular to the plane of the 1 The skilled worker will be aware that the arrangement of the bit line contacts 1 FIG. 3 illustrates only one exemplary embodiment of a memory element, which is given herein merely for better illustration of the invention. Other arrangements are conceivable in which the bit line contacts need not all be in the same vertical plane, but this does not affect the basic inventive concept.

7 stellt einen vertikalen Schnitt entlang der Linie 2-2 aus 1 durch eine erfindungsgemäß ausgebildete Bitleitungsstruktur dar. Es ist zu erkennen, dass die Bitleitungen in zwei Sätzen A, B ausgebildet sind, wobei die Bitleitungen des ersten Satzes A auf einer tieferen horizontalen Ebene als die Bitleitungen des zweiten Satzes B liegen. Nebeneinander angeordnete Bitleitungen gehören jeweils abwechselnd dem Satz A und dem Satz B an. 7 makes a vertical section along the line 2-2 1 It can be seen that the bit lines are formed in two sets A, B, wherein the bit lines of the first set A lie on a lower horizontal plane than the bit lines of the second set B. Side by side bitlines are alternately associated with set A and set B, respectively.

Somit ist der Kerngedanke der Erfindung verwirklicht, benachbarte Bitleitungen 22A, 22B auf unterschiedlichen Ebenen anzuordnen, um den Abstand zwischen den Bitleitungen zu erhöhen und somit die kapazitive Kopplung zwischen diesen zu vermindern, ohne dass dafür mehr Grundfläche auf dem Speicherchip verbraucht wird.Thus, the gist of the invention is to implement adjacent bitlines 22A . 22B at different levels to increase the spacing between the bitlines and thus reduce the capacitive coupling therebetween without consuming more footprint on the memory chip.

In den 2 bis 7 ist ein erfindungsgemäßes Verfahren zur Herstellung einer solchen Bitleitungsstruktur veranschaulicht. Dieses beinhaltet einen bekannten Damascene-Prozess, bei dem leitfähiges Material für Bitleitungen in einen vordefinierten Graben in einem isolierenden Material eingefüllt wird und gegebenenfalls planiert wird.In the 2 to 7 an inventive method for producing such a bit line structure is illustrated. This includes a known damascene process in which conductive material for bit lines is filled into a predefined trench in an insulating material and optionally planarized.

Dieses bekannte Verfahren kommt erfindungsgemäß jedoch nur für einen ersten Satz A von Bitleitungen auf einer ersten Lithographieebene zur Anwendung. Dabei wird nach dem herkömmlichen Ätzen von Kontaktlöchern 2 für die späteren Bitleitungskontakte 20 in eine über den Speicherzellen abgeschiedene isolierende Schicht 1 über dieser eine Maske 3 aus Fotolack aufgebracht und derart strukturiert, dass Streifen an den Positionen eines zukünftigen ersten Satzes A von Bitleitungen (jede zweite der zukünftigen Bitleitungen 22) geöffnet werden. Die Breite der Öffnungen entspricht dabei der Sollbreite der Bitleitungen, d.h. der minimalen Merkmalsgröße der betreffenden Technologie. Die Rasterweite der Bitleitungen ist hierbei doppelt so groß wie üblich.However, according to the invention, this known method is used only for a first set A of bit lines on a first lithographic plane. This is after the conventional etching of contact holes 2 for the later bit line contacts 20 in an insulating layer deposited over the memory cells 1 above this a mask 3 applied from photoresist and patterned such that stripes at the positions of a future first set A of bitlines (every other of the future bitlines 22 ). The width of the openings corresponds to the desired width of the bit lines, ie the minimum feature size of the technology in question. The raster width of the bit lines here is twice as large as usual.

An den Stellen, an denen die Maske 3 offen ist, werden nun entsprechend dem herkömmlichen Damascene-Verfahren Gräben 21 in den Isolator 1 geätzt (4). Die Grabentiefe sollte etwas größer als die Solldicke d der Bitleitungen 22 sein (d + x).In the places where the mask 3 is open, are now according to the conventional damascene process trenches 21 in the insulator 1 etched ( 4 ). The trench depth should be slightly larger than the target thickness d of the bit lines 22 be (d + x).

Danach (5) wird leitfähiges Material 4 für die Bitleitungen 22 abgeschieden. Dieses sollte die Kontaktlöcher 2 und die geätzten Gräben 21 ausfüllen und darüber hinaus in einer Dicke abgeschieden werden, die der Solldicke des zweiten Satzes von auszubildenden Bitleitungen 22B entspricht. zur Ausbildung einer ebeneren Oberfläche könnten auch eine dickere Abscheidung und ein nachfolgender Planarisierungsschritt in Frage kommen.After that ( 5 ) becomes conductive material 4 for the bitlines 22 deposited. This should be the contact holes 2 and the etched trenches 21 and, moreover, are deposited in a thickness equal to the desired thickness of the second set of bit lines to be formed 22B equivalent. to form a more even surface, a thicker deposit and a subsequent planarization step could also be considered.

Die Ausbildung des zweiten Satzes von Bitleitungen 22B erfolgt nun in einem zweiten Lithographieschritt auf einer zweiten Lithographieebene. Dazu wird eine weitere Fotolack-Maske 5 auf dem leitfähigen Bitleitungsmaterial 4 abgeschieden und derart strukturiert, dass Streifen an den Positionen des zukünftigen zweiten Bitleitungen 22B (jeweils zwischen dem ersten Satz 22A) geschlossen bleiben (6). Die Breite der geschlossen bleibenden Streifen der Maske 5 entspricht dabei der Sollbreite der Bitleitungen 22, d.h. der minimalen Merkmalsgröße der betreffenden Technologie. Die Rasterweite der Bitleitungen ist somit wie im ersten Lithographieschritt doppelt so groß wie üblich, wodurch das Prozessfenster erheblich erweitert wird.The formation of the second set of bitlines 22B now takes place in a second lithography step on a second lithography level. This will be another photoresist mask 5 on the conductive bit line material 4 deposited and patterned such that stripes at the positions of the future second bitlines 22B (each between the first sentence 22A ) stay closed ( 6 ). The width of the closed strips of the mask 5 corresponds to the nominal width of the bit lines 22 ie the minimum feature size of the technology concerned. The raster width of the bit lines is thus twice as large as usual, as in the first lithography step, whereby the process window is considerably expanded.

Zuletzt (7) wird das nicht mit der Maske 5 maskierte leitfähige Material 4 zurückgeätzt, und zwar mindestens bis zur Oberseite 11 des Isolators 1 und bevorzugt bis kurz unter diese.Last ( 7 ) will not do that with the mask 5 masked conductive material 4 etched back, at least up to the top 11 of the insulator 1 and preferably until just below this.

Das Ergebnis dieses Prozessablaufs sind zwei Sätze von Bitleitungen 22A, 22B, wobei benachbarte Bitleitungen einen größeren Abstand zueinander aufweisen, als es der Fall wäre, wenn sie in der gleichen Ebene lägen. Dadurch ist die Kopplung zwischen den Bitleitungen herabgesetzt. Der erste (untere) Satz A von Bitleitungen wird eine geringfügig höhere kapazitive Kopplung zu den Bitleitungskontakten 20B des zweiten Satzes von Bitleitungen 22B zeigen. Diese wird aber deutlich durch die Reduzierung der Kopplung zwischen den Bitleitungen 22A, 22B untereinander aufgewogen.The result of this process flow are two sets of bit lines 22A . 22B wherein adjacent bitlines are spaced greater apart than would be the case if they were in the same plane. As a result, the coupling between the bit lines is reduced. The first (lower) set A of bitlines will have a slightly higher capacitive coupling to the bitline contacts 20B the second set of bitlines 22B demonstrate. But this becomes clear by reducing the coupling between the bit lines 22A . 22B outweighed each other.

Man beachte, dass der kürzeste diagonale Abstand zwischen den beiden Sätzen A, B von Bitleitungen durch den Grad der Überätzung im letzten Prozessschritt in Verbindung mit der Grabentiefe d + x der geätzten Gräben 20 angepasst werden kann. Durch eine stärkere Überätzung wird dieser Abstand erhöht und damit die kapazitive Kopplung benachbarter Bitleitungen vermindert.Note that the shortest diagonal distance between the two sets A, B of bitlines is determined by the degree of overetch in the final process step in conjunction with the trench depth d + x of the etched trenches 20 can be adjusted. Increased overetching increases this distance and thus reduces the capacitive coupling of adjacent bitlines.

7 stellt einen Schnitt durch die fertig ausgebildete Bitleitungsstruktur innerhalb der Speicherzellenmatrix dar. Am Rand der Speicherzellenmatrix ist es für einen geeigneten Anschluss an periphere Schaltung jedoch vorteilhaft, die Anschlussflächen aller Bitleitungen auf der gleichen Ebene vorzusehen. Dies kann beispielsweise dadurch realisiert werden, dass bei dem im Zusammenhang mit 6 beschriebenen Prozessschritt die Maske 5 am Anschlussrand der Speicherzellenmatrix wie in der Schnittansicht aus 8 dargestellt vorgesehen wird, also an dieser Stelle auch die Bitleitungen 22A maskiert bleiben, sodass in der fertig ausgebildeten Struktur die Oberseiten aller Bitleitungen am Anschlussrand der Speicherzellenmatrix auf der gleichen Ebene zu liegen kommen. 7 make a cut through the finished However, at the edge of the memory cell array, for a suitable connection to peripheral circuitry, it is advantageous to provide the pads of all the bitlines on the same plane. This can be realized, for example, in that in connection with 6 described process step the mask 5 at the terminal edge of the memory cell array as in the sectional view 8th is provided is shown, so at this point, the bit lines 22A remain masked so that in the finished structure the tops of all the bitlines at the edge of the memory cell array come to lie on the same plane.

Der anhand der 2 bis 8 beschriebene Prozess stellt lediglich eine mögliche Ausführungsform des erfindungsgemäßen Verfahrens zur Ausbildung einer Bitleitungsstruktur mit zwei in unterschiedlichen Ebenen angeordneten Bitleitungssätzen dar.The basis of the 2 to 8th The described process merely represents one possible embodiment of the inventive method for forming a bit line structure with two bit line sets arranged in different planes.

Alternativ können beispielsweise die Kontaktlöcher 2 auch vor dem ersten Lithographieschritt mit leitfähigem Material 4 gefüllt werden, um Bitleitungskontakte 20A, 20B auszubilden. Der nachfolgende Prozessablauf erfolgt dann ähnlich wie zuvor beschrieben. Beim Ätzen der Gräben 21 könnte das zuvor in den Kontaktlöchern 2A abgeschiedene leitfähige Material 4 mit entfernt werden, sodass durchgängig offene Gräben entstehen. Eine andere Möglichkeit bestünde darin, den Ätzschritt derart auszulegen, dass das bereits in den Kontaktlöchern 2A abgeschiedene leitfähige Material 4 nicht mit weggeätzt wird. Die Kontakte würden somit in den Graben hineinragend stehen bleiben, um von dem später in dem Graben 21 abgeschiedenen leitfähigen Bitleitungsmaterial umschlossen zu werden.Alternatively, for example, the contact holes 2 also before the first lithography step with conductive material 4 filled to bit line contacts 20A . 20B train. The subsequent process flow then takes place in a similar way as described above. When etching the trenches 21 could that before in the contact holes 2A deposited conductive material 4 be removed so that continuously open ditches arise. Another possibility would be to design the etching step such that it is already in the contact holes 2A deposited conductive material 4 not be etched away with. The contacts would thus remain protruding into the trench, of which later in the trench 21 deposited conductive bit line material to be enclosed.

Die Erfindung bietet somit eine Möglichkeit, mit einem geringfügig komplexeren Prozessablauf die kapazitive Kopplung zwischen benachbarten Bitleitungen in einem HL-Speicherelement zu vermindern, ohne dass dies zu Lasten der Chipgröße geht.The Invention thus offers a possibility with a little bit more complex process flow the capacitive coupling between adjacent ones To reduce bitlines in a HL memory device without this is at the expense of the chip size.

11: isolierendes Materialinsulating material
1111: Oberseite des isolierenden Materialstop of the insulating material
2 (A, B)2 (A, B): Kontaktlöcher für Bitleitungskontakte des 1.Contact holes for bit line contacts of the 1 ,
: bzw. 2. Satzes von Bitleitungenrespectively. 2 , Set of bit lines
20 (A, B)20 (A, B): Bitleitungskontakte des 1. bzw. 2. Satzes vonBit line contacts of the 1 , respectively. 2 , Set of
: Bitleitungenbit
2121: geätzte Gräben für den 1. Bitleitungssatzetched trenches for the 1 , Bitleitungssatz
22 (A, B)22 (A, B): 1. bzw. 2. Satz von Bitleitungen 1 , respectively. 2 , Set of bit lines
33: Maske für ersten Lithographieschrittmask for first lithography step
44: leitfähiges Materialconductive material
55: Maske für zweiten Lithographieschrittmask for second lithography step
77: Wortleitungenword lines
dd: Solldicke der Bitleitungentarget thickness the bitlines

Claims

Bit line structure comprising a plurality of mutually parallel bit lines in a HL memory device, characterized in that the bit lines in two sets (A, B) of bit lines as the first ( 22A ) and second ( 22B ) Bitlines are formed on two different horizontal planes, the second set ( 22B ) of bitlines on a horizontal higher level than the first set ( 22A ) is arranged; and that the plurality of parallel bit lines are alternately assigned to the first and second sets such that adjacent bit lines each lie on different horizontal planes.

Bit line structure according to claim 1, characterized in that the bottom side of the second set ( 22B ) of bitlines at least at the same level as the top of the first set ( 22A ) of bit lines or higher.

Bit line structure according to claim 1 or 2, characterized in that at a connection edge of a memory cell matrix of the semiconductor memory element, the upper sides of all the bit lines, the first as well as the second set ( 22A . 22B ), lie on the same level.

Bit line structure according to one of Claims 1 to 3, characterized in that the two sets ( 22A . 22B ) of bit lines are formed successively in two different lithography steps.

Bit line structure according to one of the preceding Claims, characterized in that the memory device is a DRAM memory element is.

Method for forming a bit line structure for an HL memory device, in which an insulating material ( 1 ) is deposited in this contact holes ( 2 ) are etched for bit line contacts, then in alignment with the contact holes ( 2 ) parallel damascene trenches are etched into the insulating material and these are coated with conductive material ( 4 ) are filled to form a plurality of bit lines ( 22 ) train, thereby characterized in that the parallel bit lines in two successive different lithography steps in two sets (A, B) of bit lines alternately as the first bit line ( 22A ) and as a second bit line ( 22B ) are arranged in such a way that adjacent bit lines are assigned to different sets and are arranged in different, horizontally offset planes, wherein only the first set of bit lines ( 22A ) is formed using the damascene technique and then the second set of bit lines ( 22B ) is formed in a horizontal plane lying above the first bit lines.

A method according to claim 6, characterized in that this after the etching of the contact holes ( 2 ) comprises the following steps: - forming a photomask ( 3 ) over the entire structure in such a way that in this only strips for the first bit lines ( 22A ) are open; - etching damascene trenches ( 21 ) with the help of the mask ( 3 ) for the first set of bitlines ( 22A ); Deposition of conductive material ( 4 ) in the trenches ( 21 ) and the contact holes ( 2 ) and on the entire structure surface in such a way that the layer thickness of the conductive material ( 4 ) above the top ( 11 ) of the insulator material ( 1 ) and the top of the trenches ( 21 ) corresponds to at least the desired thickness (d) of the bit lines; Forming a photomask ( 5 ) in such a way that in this only strips for the second bit lines ( 22B ) stay closed; Anisotropic etching back of the unmasked conductive material ( 4 ) to at least the height of the insulator top ( 11 ).

A method according to claim 6, characterized in that this after the etching of the contact holes ( 2 ) comprises the following steps: - filling the contact holes ( 2 ) with conductive material ( 4 ) for the formation of bit line contacts ( 20A . 20B ); Forming a photomask ( 3 ) over the entire structure in such a way that in this only strips for the first bit lines ( 22A ) are open; - etching damascene trenches ( 21 ) with the help of the mask ( 3 ) for the first set of bitlines ( 22A ); Deposition of conductive material ( 4 ) in the trenches ( 21 ) and on the entire structure surface in such a way that the layer thickness of the conductive material ( 4 ) above the top ( 11 ) of the insulator material ( 1 ) and the top of the trenches ( 21 ) corresponds to at least the desired thickness (d) of the bit lines; Forming a photomask ( 5 ) in such a way that in this only strips for the second bit lines ( 22B ) stay closed; Anisotropic etching back of the unmasked conductive material ( 4 ) to at least the height of the insulator top ( 11 ).

A method according to claim 8, characterized in that the etching step for etching the damascene trenches ( 21 ) is designed such that in this also the previously deposited conductive material ( 4 ) for the bit line contacts ( 20A . 20B ) is removed in the trenches.

A method according to claim 8, characterized in that the etching step for etching the damascene trenches ( 21 ) is designed such that in this only the insulator material is removed, wherein at the position of the bit line contacts ( 20A ) the previously deposited conductive material ( 4 ) stops, so that this in the trenches ( 21 protruding bit line contacts ( 20A ) at the subsequent step of filling the trenches ( 21 ) with further conductive material ( 4 ) are enclosed by this.

Method according to one of claims 6 to 10, characterized in that the depth of the damascene trenches ( 21 ) at least the desired thickness (d) of the bit lines ( 22A ) corresponds.

A method according to any one of claims 6 to 11, characterized in that in the step of etching back the conductive material not forming the second bit lines ( 4 ) this to below the height of the insulator top ( 11 ) is etched back.

Method according to one of claims 6 to 12, characterized in that the width of the in the mask ( 5 ) closed strips of the desired width of the bit lines ( 22B ) corresponds.

Method according to one of claims 6 to 13, characterized in that the photomask ( 5 ) is formed at a terminal edge of a memory cell array of the semiconductor memory device in such a way that the first bit lines ( 22A ) remain masked, so that at this connection edge the tops of all bit lines, the first as well as the second set ( 22A . 22B ), be formed in the same plane.