DE102004042172A1

DE102004042172A1 - Segmentierter chipinterner Speicher und Arbitrierung anfordernder Einrichtungen

Info

Publication number: DE102004042172A1
Application number: DE102004042172A
Authority: DE
Inventors: Matthias Baer; Falk Tischer; Oliver Goetting; Peer Schlegel
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2004-08-31
Filing date: 2004-08-31
Publication date: 2006-03-09
Also published as: US20060047910A1; US7461191B2

Abstract

Es wird eine Speicherzugriffstechnik bereitgestellt, die in WLAN(drahtlose Nahbereichsnetzwerk)-Kommunikationseinrichtungen verwendbar ist. Ein chipinterner Speicher besitzt mehrere Speicherschaltungen, die einzeln adressierbare Speichersegmente bilden. Eine Arbitrierungseinheit trifft eine Entscheidung zwischen mehreren anfordernden Einrichtungen, wovon jede Zugriff zu dem chipinternen Speicher fordert. Die anfordernden Einrichtungen sind chipinterne Schaltungen und/oder externe Geräte. Die Arbitrierungseinheit bestimmt eine Speicherschaltung, auf die zuzugreifen ist, für jede Anforderung, die von einer anfordernden Einrichtung empfangen wird. Das Bestimmen kann auf einem durch Software konfigurierbaren Entscheidungsschema beruhen. Die Speichersegmente können eine Bank aus SRAM(statischer Speicher mit wahlfreiem Zugrif)-Elementen mit Einzelanschluss bilden.

Description

Hintergrund der Erfindung
1. Gebiet der Erfindung
Die Erfindung betrifft im Allgemeinen WLAN-(drahtloses Nahbereichsnetzwerk) Kommunikationsgeräte, integrierte Schaltungschips, Speichereinrichtungen und entsprechende Verfahren und betrifft insbesondere Techniken zum Steuern des Zugriffs auf einen chipinternen Speicher.

Ein drahtloses Nahbereichsnetzwerk ist ein flexibles Datenkommunikationssystem, das als eine Erweiterung oder als eine Alternative für ein verdrahtetes LAN eingerichtet ist. Unter Anwendung der Funktechnologie oder Infrarottechnologie senden WLAN-Systeme Daten ohne Verkabelung, so dass die Notwendigkeit für verdrahtete Verbindungen minimal wird. Somit vereinigen WLAN-Systeme Datenverbund mit Anwendermobilität.

Gegenwärtig wird in den meisten WLAN-Systemen die Technologie mit aufgespreiztem Spektrum verwendet, d. h. eine Breitbandfunkfrequenztechnik, die zur Verwendung in zuverlässigen und sicheren Kommunikationssystemen entwickelt wurde. Die Technologie mit aufgespreiztem Spektrum ist so gestaltet, um einen Kompromiss im Hinblick auf die Bandbreiteneffizienz, die Zuverlässigkeit, Integrität und Sicherheit zu bieten. Zwei Arten von Funksystemen mit aufgespreiztem Spektrum werden häufig verwendet: Systeme mit Frequenzsprungverfahren und Systeme mit direkter Sequenz.

Der Standard, der drahtlose Nahbereichsnetzwerke, die im 2,4 GHz-Spektrum arbeiten, regelt, ist der IEEE 802.11 Standard. Um höhere Datenübertragungsraten zu ermöglichen, wurde der Standard zum 802.11 b erweitert, der Datenraten von 5,5 und 11 Mbps im 2,4 GHz-Spektrum ermöglicht. Ebenso gibt es zusätzliche Erweiterungen.

Wenn drahtlose Kommunikationstechniken eingesetzt werden, können diverse Datenverschlüsselungsschemata angewendet werden. Beispielsweise ist AES (fortschrittlicher Ver schlüsselungsstandard) ein Datenverschlüsselungsschema, in welchem drei unterschiedliche Schlüsselgrößen (128 Bit, 192 Bit und 156 Bit) aber lediglich ein einzelner Verschlüsselungsschritt verwendet wird, um Daten in 128-Bit-Blöcken zu verschlüsseln. Der AES-Mechanismus beruht auf dem Rijndael-Algorithmus.

Ein weiteres Datenverschlüsselungsschema, das in drahtlosen Kommunikationssystemen angewendet werden kann, ist TKIP (Integritätsprotokoll mit temporärem Schlüssel), das ein Teil des IEEE 802.11i-Verschlüsselungsstandards für WLAN-Systeme ist. Das TKIP ist die Nachfolgegeneration von WEP (Protokoll äquivalent zu verdrahteten Systemen), das verwendet wird, um 802.11-drahtlose Netzwerke zu sichern. Das TKIP stellt einen Mechanismus für jedes Paket für das Schlüsselmischen, eine Überprüfung der Nachrichtenintegrität und einer erneuten Umtastung bereit.

Bei Verwendung moderner drahtloser Kommunikationssysteme, beispielsweise solcher, die mit dem 802.11 b/i-Standard kompatibel sind, müssen die Geräte den Protokollzeitablauf einhalten, selbst wenn langsame Zielschnittstellen, etwa SDIO (sicherer digitaler Eingang/Ausgang) oder CF (Compact-Flash) verwendet werden. SD-Karten sind kleine medienartige Geräte, die zusätzliche Verbindungen zur Datensicherung aufweisen. SDIO-Eingabeschlitze akzeptieren nicht nur Speicherhardware, sondern auch Erweiterungshardware für Bluetooth, drahtlose Kommunikation und andere Zwecke. CF ist ein Verbindungsstandard für 50 Anschlussstifte, die in einigen PDAs (persönlicher digitaler Assistent), Digitalkameras, Hardware-MP3-(MPEG-1 Schicht 3 Audiocodierung, Motion Picture Expert Group) Abspielgeräten und anderen kleinen Geräten verwendet wird. Es war ursprünglich dafür vorgesehen, einen PCMCIA-ATA (internationale Vereinigung für Personalcomputerspeicherkarten, fortschrittliche Technologieerweiterungen) Standardzugriff auf Flash-Speicher mit einem kleineren Formfaktor zu bieten. Der Standard wird nunmehr auch für andere Zwecke verwendet.

Um schnelle Zeitablaufschemata (etwa jene, die kompatibel sind mit dem 802.11 b/i-Protokoll) mit langsamen Zielschnittstellen (etwa SDIO, CF und andere) zusammenzubringen, ist die Datenzwischenspeicherung eine Option, um diese gegenläufigen Erfordernisse in Einklang zu bringen. Es sind diverse Techniken verfügbar, die in Prinzip für diesen Zweck eingesetzt werden könnten.

1a zeigt schematisch ein typisches RAM-(Speicher mit wahlfreiem Zugriff) Element. 1b zeigt einen RAM mit Doppelanschluss, der zwei unabhängige Schreib/Lese-Anschlüsse aufweist, die Mehrfach-Lese- oder Schreibvorgänge nahezu gleichzeitig erlauben. Jedoch besitzen RAM-Elemente mit Doppelanschluss tendenziell eine geringer Kapazität, benötigen tendenziell größere Chipflächen und weisen einen hohen Leistungsverbrauch auf.

Somit können bestehende konventionelle Techniken Probleme dahingehend aufweisen, dass diese entweder nicht das Leistungsverhalten, die Arbeitsgeschwindigkeit und die Effizienz bereitstellen können, die zur Erfüllung der Erfordernisse erforderlich sind (insbesondere wenn Einzelanschluss-Bauelemente verwendet werden), oder diese erfordern eine große Chipfläche und führen zu einem hohen Energieverbrauch, wodurch die Herstellungs- und Entwicklungskosten vergrößert werden (beispielsweise, wenn Bauelemente mit Doppelanschluss oder Einheiten mit mehreren Anschlüssen, die mehr als zwei Anschlüsse aufweisen, verwendet werden). Ferner sind konventionelle Techniken bei weitem zu unflexibel, um die Bedingungen für den Datendurchsatz, die moderne Anwendungen stellen, zu erfüllen. Somit lassen es konventionelle Techniken häufig nicht zu, um in ausreichender Weise Schnittstellenwartezeiten zu kompensieren.

Überblick über die Erfindung

Es wird eine verbesserte Speicherzugriffstechnik bereitgestellt, die in WLAN-Geräten verwendbar ist, und die es ermöglichen kann, Schnittstellenwartezeiten zu kompensieren, die Gesamtbetriebsgeschwindigkeit zu erhöhen und die Effizienz zu verbessern, wodurch die Herstellung vereinfacht und mit der Chipfläche einhergehende Kosten und die Leistungsaufnahme ohne einen Verlust im Leistungsverhalten reduziert werden.

In einer Ausführungsform wird eine WLAN-Kommunikationseinrichtung bereitgestellt, die so ausgebildet ist, dass diese 802.11-kompatibel ist. Die WLAN-Kommunikationseinrichtung umfasst einen chipinternen Speicher, der ausgebildet ist, Datenrahmen zu puffern, die von der WLAN-Kommunikationseinrichtung empfangen werden und/oder zu senden sind. Der chipinterne Speicher besitzt separate, einzeln adressierbare Speichersegmente. Die WLAN-Kommunikationseinrichtung umfasst ferner mindestens eine Schnittstelle, die mit mindestens einem externen Gerät in Verbindung steht. Die WLAN- Kommunikationseinrichtung umfasst ferner eine Arbitrationseinheit, die mit dem chipinternen Speicher und der mindestens einen Schnittstelle verbunden ist, um den Zugriff mehrerer anfordernder Einrichtungen zu den separaten, einzeln adressierbaren Speichersegmenten zu steuern. Zumindest eine der mehreren anfordernden Einrichtungen ist das mindestens eine externe Gerät.

In einer weiteren Ausführungsform wird ein integrierter Schaltungschip bereitgestellt, der einen chipinternen Speicher mit mehreren Speicherschaltungen umfasst, die einzeln adressierbare Speichersegmente bilden, und eine Arbitrierungsschaltung umfasst. Die Arbitrierungsschaltung ist ausgebildet, zwischen mehreren anfordernden Einrichtungen auszuwählen, die jeweils Zugriff zu dem chipinternen Speicher anfordern. Die anfordernden Einrichtungen sind chipinterne Schaltungen und/oder externe Geräte, die mit dem integrierten Schaltungschip verbunden sind. Die Arbitrierungsschaltung ist ausgebildet, für jede von einer anfordernden Einrichtung empfangene Anforderung eine Speicherschaltung zu bestimmen, auf die zugegriffen wird. Das Bestimmen beruht auf einem software-konfigurierbar Arbitrierungs- bzw. Entscheidungsschema.

In einer noch weiteren Ausführungsform umfasst eine Speichereinrichtung eine chipinterne Bank aus Einzelanschluss-SRAM-(statischer Speicher mit wahlfreiem Zugriff) Einrichtungen. Die chipinterne Bank aus Einzelanschluss-SRAM-Einrichtungen besitzt einen Datenanschluss und einen Adressenanschluss. Der Adressenanschluss ist mit einer Arbitrierungs- bzw. Entscheidungseinrichtung verbindbar, um den Zugriff mehrerer anfordernden Einrichtungen zu der chipinternen Bank zu steuern, indem zumindest eine dieser Einzelanschluss-SRAM-Einrichtungen ausgewählt wird und physikalisch Speicherzellen in der ausgewählten Einzelanschluss-SRAM-Einrichtung adressiert werden.

Gemäß einer weiteren Ausführungsform wird ein Verfahren zum Steuern des Zugriffs auf einen chipinternen Speicher bereitgestellt. Es werden Anforderungen von mehreren anfordernden Einrichtungen zum Lesen von Daten von und/oder zum Schreiben von Daten in den chipinternen Speicher empfangen. Es wird bestimmt, welche der empfangenen Anforderungen als nächstes abzuarbeiten ist. Für die bestimmte Anforderung wird festgelegt, welches von mehreren separaten, einzeln adressierbaren Speichersegmenten des chipinternen Speichers zu verwenden ist. Es wird eine Speicherzelle in dem bestimmten Spei chersegmente adressiert, um Daten aus der Speicherzelle entsprechend der bestimmten Anforderung auszulesen oder Daten in diese Zelle zu schreiben.

In einer weiteren Ausführungsform enthält ein computerlesbares Speichermedium Instruktionen, die, wenn sie von einem Prozessor ausgeführt werden, den Prozessor veranlassen, eine Entscheidungs- bzw. Aritrierungseinrichtung so zu konfigurieren, dass diese zwischen mehreren anfordernden Einrichtungen auswählt, die jeweils Zugriff zu einem chipinternen Speicher fordern, der mehrere separate, einzeln adressierbare Speichersegmente aufweist. Die Entscheidung wird bewerkstelligt, indem für jede von einer anfordernden Einrichtung empfangenen Anforderung ein anzusprechendes Speichersegment bestimmt wird und indem eine Speicherzelle in dem bestimmten Speichersegment adressiert wird, um Daten in Übereinstimmung mit der bestimmten Anforderung in die Speicherzelle zu schreiben oder aus dieser auszulesen.

Kurze Beschreibung der Zeichnungen

Die begleitenden Zeichnungen sind hierin mit eingeschlossen und bilden eine Teil der Beschreibung, um die Prinzipien der Erfindung zu erläutern. Die Zeichnungen sollen die Erfindung nicht auf lediglich die dargestellten und beschriebenen Beispiele einschränken, wie die Erfindung zu praktizieren und anzuwenden ist. Weitere Merkmale und Vorteile gehen aus der folgenden detaillierten Beschreibung der Erfindung hervor, wie sie auch in den begleitenden Zeichnungen dargestellt ist, wobei:

1a eine schematische Ansicht eines konventionellen RAM-Elements ist;

1b schematisch ein konventionelles RAM-Element mit Doppelanschluss darstellt;

2 eine Blockansicht ist, die einen Aufbau gemäß einer Ausführungsform zeigt, um den Zugriff mehrerer anfordernder Einrichtungen auf einen chipinternen Speicher mit SRAM-Elementen mit Einzelanschluss zu steuern;

3 eine Ansicht ist, die einen Speicher und eine Arbitrierungsanordnung gemäß einer weiteren Ausführungsform zeigt;

4 das Adressierschema darstellt, das in einer Ausführungsform verwendbar ist;

5 eine Blockansicht ist, die eine Verwirklichung eines prioritätsbezogenen Entscheidungsschemas darstellt, das in einer Ausführungsform verwendbar ist; und

6 die Komponenten eines Prioritätscodierers zeigt, der in der Anordnung aus 5 verwendet werden kann.

Detaillierte Beschreibung der Erfindung
Die anschaulichen Ausführungsformen der vorliegenden Erfindung werden mit Bezug zu den Zeichnungen beschrieben, in denen gleiche Elemente und Strukturen durch die gleichen Bezugszeichen bezeichnet sind.
In 2 ist eine Anordnung gezeigt, um den Zugriff mehrerer anfordernder Einrichtungen 240, 250; 260; 270 auf einen chipinternen Speicher 220 zu steuern. Wie aus 2 ersichtlich ist, ist der chipinterne Speicher 220 der vorliegenden Ausführungsform aus SRAM-Bauelementen mit Einzelanschluss aufgebaut. Anders als DRAM-(dynamische Speicher mit wahlfreiem Zugriff) Speicher erfordern SRAM-Speicherelemente kein periodisches Auffrischen. Ferner ist ein SRAM-Speicher schneller als ein DRAM-Speicher.
Da der chipinterne Speicher 220 der vorliegenden Ausführungsform aus Speicherbauelementen mit Einzelanschluss aufgebaut ist, ist die zur Einrichtung dieser Technik erforderliche Chipfläche deutlich reduziert. Ferner kann auch die Leistungsaufnahme reduziert sein.
Der auf SRAM mit Einzelanschluss basierende chipinterne Speicher 220 ist in 2 so dargestellt, dass dieser einen Datenanschluss und einen Adressenanschluss aufweist. Der Datenanschluss ist mit einer Multiplexer/Demultiplexer-Einheit 230 verbunden, die den Datenverkehr, bündelt bzw. entbündelt, der von den diversen anfordernden Einheiten empfangen und/oder an diese gesendet wird. Wie aus der Zeichnung zu ersehen ist, können die Einheiten externe Geräte sein, die mit der Anordnung mittels einer untergeordneten Schnittstelle 240 und einem Adresssendekodierer 250 verbunden sind. Andere anfordernde Einrichtungen, die in den Datenweg des chipinternen Speichers 220 durch Mulitplexen bzw. Demultiplexen eingeschleift werden, können interne Einrichtungen sein, etwa eine MAC- (Medienzugriffssteuerung-) Einheit 270 oder ein Sicherheitsmodul 260. In der Ausführungsform stellt das Sicherheitsmodul 260 eine AES und/oder TKIP-Datenverschlüsselungsfunktion bereit.
Wie nachfolgend detaillierter beschrieben ist, stellen die Ausführungsformen eine Technik bereit, die das Handhaben sowohl schneller Protokollzeitabläufe (etwa jene, wie sie für ein 802.11 b/i-kompatibles Sicherheitsmodul 260 und die MAC-Einheit 270 erforderlich sind) als auch langsamer Zielgeräte, etwa SDIO, CF und andere (die durch die Schnittstelle 240 angeschlossen sind) ermöglicht.
Der Adressenanschluss des auf SRAM mit Einzelanschluss basierten chipinternen Speichers 220 ist in der Anordnung der Ausführungsform aus 2 mit einer Speichersteuerung 210 verbunden. Die Speichersteuerung 210 führt eine Adressenübersetzung zwischen logischen Adressen und physikalischen Adressen aus. Die logischen Adressen sind jene, die von den anfordernden Einrichtungen und von der die anfordernden Einrichtungen steuernden Software verwendet werden. Die physikalischen Adressen sind die Adressen, die an dem Adressenanschluss des chipinternen Speichers 220 verwendet werden.
Die Anordnung aus 2 umfasst ferner eine Arbitrierungseinrichtung bzw. Entscheidungseinrichtung 200, die Anforderungen von den anfordernden Einrichtungen empfängt, den Zugriff auf den chipinternen Speicher 220 über die Speichersteuerung 210 steuert und Gewährungssingale an jene anfordernden Einrichtungen ausgibt, die einen Zugriff gewährt erhalten.
Wenn die Arbitierungseinrichtung 200 entscheidet, einer einzelnen Einrichtung der anfordernden Einrichtungen den Zugriff zu gewähren, wobei eines der mehreren Entscheidungsschemata verwendet wird, informiert die Arbitrierungseinrichtung 200 die Speichersteuerung 210 entsprechend. Die Speichersteuerung 210 besitzt die Kenntnis darüber, welches SRAM-Element mit Einzelanschluss des chipinternen Speichers 220 zu verwenden ist und weist eine gewisse Steuerungslogik auf, um den Speicher zu adressieren. In der Ausführungsform umfasst die Steuerungslogik ein Konfigurationsregister, das für jedes SRAM-Element Informationen im Hinblick auf die Puffergröße, die Offset-Adresse usw. speichert.
In 3 ist eine weitere Ausführungsform gezeigt. In dieser Ausführungsform geben die (internen oder externen) anfordernden Einrichtungen logische Adressen aus, um auf den Speicher 360 zuzugreifen, wobei die Adressanschlüsse 300 verwendet werden. Zum Ausführen des Datenverkehrs zu und von den diversen anfordernden Einrichtungen sind Datenanschlüsse 310, 380 vorgesehen.
Wie ferner aus 3 zu entnehmen ist, umfasst der Speicher 360 eine Reihe von Speicherschaltungen 362 bis 368, die separate, einzeln adressierbare Speichersegmente bilden. Ferner ist eine Steuerungslogik 320, 330, 340, 350, 370 für die Arbitrierung, Adressenzuordnung und Speichereingangs/Ausgangs-Auswahl vorgesehen.
In der Ausführungsform aus 3 wird die logische Speicheradresse auf eine physikalische Speicheradresse mittels der Speicherzuordnungseinrichtungen 320 abgebildet. Abhängig von einer gegebenen Adresse, die von einer der Quellen geliefert wird, die mit den Quelladressanschlüssen 300 verbunden sind, wird ein geeignetes Anforderungssignal erzeugt und der entsprechenden Arbitrierungseinheit 330 zugeführt.
Wie man aus 3 erkennen kann, ist jede Adressenzuordnungseinrichtung 320 mit allen Arbitrierungseinheiten 330 verbunden. Die oberste Arbitrierungseinheit ist vorgesehen, Anforderungen für die oberste Speicherschaltung 362 zu empfangen und diese zu manipulieren, unabhängig von dem Quelladressenanschluss, mit dem die entsprechende anfordernde Einrichtung verbunden ist. Somit werden alle Anforderungen an die Speicherschaltung 362 durch die erste Arbitrierungseinheit behandelt, während eine Anforderung für die zweite Speicherschaltung 362 von der zweiten Arbitrierungseinheit behandelt wird, usw.
Die Adressenzuordnungseinrichtung 320, die das Anforderungssignal an die entsprechende Arbitrierungseinheit erzeugt hat, erzeugt ferner die physikalische Adresse und liefert diese an den Muliplexer 350, um auf den Speicher 360 zuzugreifen. D. h., die Adressenzuordnungseinrichtungen 320 sind mit den Arbitrierungseinheiten 330 verbunden, um die Anforderungen zu übermitteln und sind mit dem Multiplexer 350 verbunden, um die physikalischen Adressen zu übermitteln.
Die Entscheidung wird durch die entsprechende Arbitrierungseinheit 330 getroffen. Wie nachfolgend detailliert beschrieben ist, könnte die Entscheidung auch getroffen werden, indem eine Hierarchie nach Priorität eingerichtet wird, oder in einem einfachen „Rundum"-Verfahren oder in einer Kombination dieser beiden Varianten.
Wenn eine Quellenanforderung durch die Arbitrierungseinheiten 330 ausgewählt wird, wird ein Gewährungssignal an die entsprechende Quelle gesendet. Zu diesem Zwecke ist jede Arbitrierungseinheit 330 mit allen Adresszuordnungseinrichtungen 320 verbunden, um damit die entsprechende Adressenzuordnungseinrichtung zu veranlassen, das Gewährungssignal zu erzeugen.
In Übereinstimmung mit der Entscheidung werden Multiplexer 340 so gesteuert, um die von den anfordernden Einrichtungen an dem Quelleneingangsdatenanschluss 310 empfangenen Daten so zu bündeln, um die von der ausgewählten anfordernden Einrichtung empfangenen Daten zu der Speicherschaltung 360 zu leiten. Im Lesemodus werden die Demultiplexer 370 entsprechend so gesteuert, um die von der ausgewählten anfordernden Einrichtung angeforderten Daten zu dem entsprechenden Quellenausgangsdatenanschluss 380 weiterzuleiten.
D.h., sobald ein Gewährungssignal an die entsprechende Quelle gesendet ist, werden die Daten, die physikalische Adresse und jegliche Steuersignale, die von der ausgewählten Quelle ausgegeben werden, der ausgewählten Speicherschaltung zugeführt. Wenn die Anforderung der Quelle nicht aufrecht erhalten wird, wird das Gewährungssignal durch die entsprechende Arbitrierungseinheit 330 zurückgesetzt.
In 4 ist die Adressenübersetzung detaillierter erläutert. Wie aus der Zeichnung ersichtlich ist, ist jedes Speichersegment, d. h. jedes SRAM-Element mit Einzelanschluss 362 bis 368 mittels einer anderen logischen Adresse ansprechbar. Die mehreren unterschiedlichen logischen Adressräume sind so angeordnet, um einen kontinuierlichen logischen Adressenraum zu bilden, so dass die physikalische Struktur des Speichers für jede Software-Routine, die auf den Speicher zugreift, verborgen bleibt. In der vorliegenden Ausführungsform liegen für jedes Segment 362 bis 368 die physikalischen Adressen in dem gleichen Bereich. Die Auswahl von Speichersegmenten 362 bis 368 mittels der Multiplexer 230, 340 und/oder Demultiplexer 230, 370 kann wie folgt durchgeführt werden:
Offensichtlich wird die Auswahl auch auf der Grundlage der Anzahl der Puffer, d. h. der Speichersegmente, ausgeführt.
Es sei nun auf die 5 und 6 verwiesen; die Arbitrierungseinheiten 200, 210, 330 der Ausführungsformen können ein auf Priorität basierendes Entscheidungsschema anwenden, gemäß welchem jede der mehreren anfordernden Einrichtungen eine Priorität zugewiesen erhält. Anfordernde Einrichtungen, denen höhere Prioritäten zugewiesen sind, werden bevorzugt behandelt. Das auf Priorität basierende Entscheidungsschema kann durch Software konfiguriert sein. Ferner können die Prioritäten durch Software zugewiesen werden.
Wie aus 5 ersichtlich ist, werden vier unterschiedliche Prioritäten für vier anfordernde Einrichtungen unterstützt. Folglich sind vier unterschiedliche Prioritätskodierer 500 bis 530 vorgesehen, deren Ausgangssignal durch eine Logik 540 und einen gewissen Nachbearbeitungsmechanismus 550 bis 580 weiter verarbeitet werden. Die Prioritätskodierer 500 bis 530 der vorliegenden Ausführungsform sind in 6 detaillierter dargestellt.
Folglich können drei unterschiedliche Prioritätsebenen unterstützt werden, eine mit acht Prioritäten, eine mit vier Prioritäten und eine mit genau zwei Prioritäten. Zu diesem Zwecke sind drei einzelne Kodierungstabellen 600 bis 620 vorgesehen, die ein Prioritätseingangssignal empfangen und die entsprechenden Werte an einen Multiplexer 630 ausgeben. Der Multiplexer 630 wählt den entsprechenden Prioritätswert aus und gibt die kodierte Priorität aus. Es sei wieder auf 5 verwiesen; die Nachbearbeitung kann von dieser Prioritätsebene abhängen, siehe die Einheiten 550 bis 570. Der Multiplexer 580 wird dann wiederum durch das Prioritätsauswahlsignal gesteuert.
Wie zuvor beschrieben ist, gibt es andere Ausführungsformen, in denen dieses oder ein anderes auf Priorität basierendes Entscheidungsschema alleine oder in Verbindung mit einem „umlaufenden" Entscheidungsschema verwendet wird. Alternativ kann ein umlaufendes Entscheidungsschema ohne die Verwendung einer auf Priorität basierenden Entscheidung angewendet werden.
Wie aus der Beschreibung der diversen Ausführungsformen hervorgeht, wird ein Kompensationsmechanismus für Schnittstellenwartezeiten bereitgestellt, der sich auf eine Segmentierung des chipinternen Speichers stützt. Diese Technik ermöglicht die Verwendung einfacher SRAM-Strukturen mit Einzelanschluss, wodurch die Kosten und die Leistungsaufnahme ohne Einbußen im Leistungsverhalten verringert werden. Da ferner die Arbitrierung durch Software hinsichtlich des Schemas konfiguriert werden kann, das die Art und Weise des Zugriffs mehrerer anfordernder Einrichtungen auf diverse Segmente betrifft, kann der Datendurchsatz in flexibler Weise an die individuellen Erfordernisse angepasst werden. Somit kann die Gesamtbetriebsgeschwindigkeit und die Systemeffizienz verbessert werden. Anders ausgedrückt, obwohl die Ausführungsformen Bauelemente mit Einzelanschluss verwenden, gibt es keine Probleme im Leistungsverhalten, wie dies in konventionellen Systemen der Fall ist.
Es ist anzumerken, dass nicht nur der Einfluss der Schnittstellenwartezeit in Bezug auf das 802.11-Protokoll-Zeitverhalten durch die Ausführungsformen minimiert wird. Es kann auch ferner die Wahrscheinlichkeit für einen Entscheidungsprozess verringert werden, indem beispielsweise die Anzahl der Segmente erhöht wird.
In den Ausführungsformen wird das Zeitverhalten des 802.11 b/i-Protokolls selbst dann erfüllt, wenn langsame Zielschnittstellen, etwa SDIO oder CF oder dergleichen verwendet werden, indem ein chipinterner Speicher zum Puffern von Datenrahmen eingerichtet wird, die durch Software bereitgestellt werden. Die Datenrahmen können entweder empfangene Datenrahmen oder Datenrahmen sein, die zu senden sind. Ferner kann die Verwendung von SRAM-Elementen mit Einzelanschluss zu einer höheren Zugriffszeitablaufsfrequenz (oder Raten) auf Grund ihrer Größe und Leistungsanforderungen und in Hinblick auf die gemeinsame Schnittstelle führen. Wie zuvor beschrieben ist, kann die Wahrscheinlichkeit eines Zugriffs auf ein SRAM-Segment verkleinert werden, indem die Anzahl der Segmente erhöht wird.
Gemäß einer Ausführungsform kann das Arbitrierungsmodul mittels Software programmierbar sein und kann den Zugriff auf unterschiedliche Quellen steuern. Die Quelle mit der höchsten Priorität wird zuerst bedient. Abhängig von der Programmierung kann der Durchsatz in Bezug auf die ausgewählte Schnittstelle auf der Rechnerseite (d.h., das Host-Computersystem, etwa ein PDA) und die Sicherheitsschnittstelle optimiert werden. Ferner ermöglicht es der Aufbau der Ausführungsformen, dass mehrere Quellen (oder Schnittstellen) hinzugefügt werden, die einen Zugriff auf den chipinternen Speicher erfordern können.
Wie zuvor beschrieben ist, kann der gemäß den Ausführungsformen eingerichtete chipinterne Speicher verwendet werden, um Daten zu speichern, die zu senden sind, und um empfangene Daten zu speichern. In einer Ausführungsform ist eines der Speichersegmente insbesondere dazu ausgelegt, einen Empfangspuffer zu bilden.
Es ist zu beachten, dass die Anzahl der anfordernden Einrichtungen, d. h. der Quellen, nicht der Anzahl der Speichersegmente, d. h. der SRAM-Elemente mit Einzelanschluss, entsprechen muss. D.h., die Anzahl der anfordernden Einrichtungen kann sich von der Anzahl der Speicherschaltungen in einer Ausführungsform unterscheiden.
Die Tatsache, dass die Wahrscheinlichkeit einer Entscheidungsfällung verringert werden kann, ist die Folge des Vorsehens einer Reihe physikalisch separater Speichersegmente. Je mehr Speichersegmente verfügbar sind, desto geringer ist die Wahrscheinlichkeit eines Entscheidungsprozesses. Die Anwendung eines Entscheidungsschemas auf Prioritätsbasis kann es unnötig machen, einen Rundum-Entscheidungsprozess innerhalb einer einzelnen Prioritätsebene auszuführen. Des weiteren ist in einer Ausführungsform der Adressenraum, auf den von der Quelle zugegriffen wird, mittels Software programmierbar, so dass gewisse Speichersegmente lediglich einer einzelnen Quelle zugeordnet sind. Dies kann zu einer maximalen Flexibilität führen – abhängig von den Zeitablauferfordernissen einer Quelle – beispielsweise in Bezug auf die Wartezeit und die Bandbreite.
Obwohl die Erfindung in Bezug auf physikalische Ausführungsformen beschrieben ist, die der Erfindung entsprechen, erkennt der Fachmann, dass diverse Modifizierungen, Variationen und Verbesserungen der vorliegenden Erfindung im Lichte der obigen Lehren und im Bereich der angefügten Patentansprüche durchgeführt werden können, ohne von dem Grundgedanken und beabsichtigten Schutzbereich der Erfindung abzuweichen. Ferner sind jene Bereiche, von denen angenommen wird, dass der Fachmann mit diesen vertraut ist, hierin nicht beschrieben, um die hierin beschriebene Erfindung nicht unnötig zu verdunkeln. Es ist daher selbstverständlich, dass die Erfindung nicht durch die speziellen anschaulichen Ausführungsformen beschränkt ist, sondern lediglich durch den Bereich der angefügten Patentansprüche.

Claims

WLAN-(drahtloses Nahbereichsnetzwerk) Kommunikationseinrichtung, die ausgebildet ist, dass sie 802.11-kompatibel ist, wobei die WLAN-Kommunikationseinrichtung umfasst: einen chipinternen Speicher (220, 360 bis 368), der ausgebildet ist, Datenrahmen zu speichern, die von der WLAN-Kommunikationseinrichtung empfangen und/oder gesendet werden, wobei der chipinterne Speicher separat, einzeln adressierbare Speichersegmente (362 bis 368) aufweist; mindestens eine Schnittstelle (240, 300 bis 310, 380), die eine Verbindung zu mindestens einem externen Gerät herstellt; und eine Arbitrierungseinheit (200 bis 210, 330), die mit dem chipinternen Speicher und der mindestens einen Schnittstelle verbunden ist, um den Zugriff mehrerer anfordernder Einrichtungen auf die separaten einzelnen adressierbaren Speichersegmente zu steuern, wobei mindestens eine der mehreren anfordernden Einrichtungen das mindestens eine externe Gerät ist.
WLAN-Kommunikationseinrichtung nach Anspruch 1, die 802.11 b – und/oder 802.11 i – kompatibel ist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei das mindestens eine externe Gerät eine SD-(Sicherheitsdigital) Medieneinrichtung umfasst.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei das mindestens eine externe Gerät eine CF-(Compactflash) Medieneinrichtung umfasst.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei jedes separate, einzeln adressierbare Speichersegment eine individuelle SRAM-(statischer Speicher mit wahlfreiem Zugriff) Einrichtung umfasst.
Die WLAN-Kommunkationseinrichtung nach Anspruch 5, wobei die individuelle SRAM-Einrichtung eine SRAM-Einrichtung mit Einzelanschluss ist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei mindestens zwei der separaten, einzeln adressierbaren Speichersegmente RAM-(Speicher mit wahlfreiem Zugriff) Einrichtungen sind.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei die separaten, einzeln adressierbaren Speichersegmente physikalische Speichersegmente sind.
Die WLAN-Kommunikationseinrichtung nach Anspruch 8, wobei jedes der separaten, einzeln adressierbaren Speichersegmente mittels des gleichen physikalischen Adressenrahmens adressierbar ist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 9, wobei jedes der separaten, einzeln adressierbaren Speichersegmente mittels eines unterschiedlichen logischen Adressenraums adressierbar ist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 10, wobei die mehreren unterschiedlichen logischen Adressenräume so angeordnet sind, um einen zusammenhängenden logischen Adressenraum zu bilden, so dass die physikalische Struktur des chipinternen Speichers mit den Speichersegmenten für jede anfordernde Einrichtung, die einen Zugriff auf den Speicher anfordert, verborgen ist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei mindestens eines der Speichersegmente reserviert ist, um einen Puffer für empfangene Datenrahmen zu bilden.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei die Arbitrierungseinheit eine Speichersteuerung (210, 330) umfasst, die ausgebildet ist, für jede einzelne anfordernde Einrichtung, die bedient wird, ein entsprechendes Speichersegment auszuwählen.
Die WLAN-Kommunikationseinrichtung nach Anspruch 13, wobei die Speichersteuerung ein Konfigurationsregister umfasst, das Segmentinformation enthält, die zur Auswahl der Speichersegmente abrufbar ist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 14, wobei das Konfigurationsregister durch Software konfigurierbar.
Die WLAN-Kommunikationseinrichtung nach Anspruch 13, wobei die Speichersteuerung ausgebildet ist, eine Adressenübersetzung auszuführen, um logische Adressen in physikalische Adressen umzuwandeln, wobei die Speichersteuerung mit dem chipinternen Speicher verbunden ist, um dem chipinternen Speicher die physikalischen Adressen zuzuführen.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei die Arbitrierungseinheit einen Satz aus Adressenzuordnungseinheiten (320) umfasst, die ausgebildet sind, eine Adressenübersetzung auszuführen, um logische Adressen in physikalische Adressen umzuwandeln.
Die WLAN-Kommunikationseinrichtung nach Anspruch 17, wobei die Arbitrierungseinheit ferner einen Satz aus Arbitrierungsuntereinheiten (330) aufweist, wovon jede ausgebildet ist, den Zugriff der mehreren anfordernden Einrichtungen zu einem einzelnen Segment der Speichersegmente zu steuern.
Die WLAN-Kommunikationseinrichtung nach Anspruch 18, wobei jede der Arbitrierungsuntereinheiten mit allen Adresszuordnungseinheiten verbunden ist, um Speicherlese- und/oder Schreibanforderungen zu empfangen.
Die WLAN-Kommunikataionseinrichtung nach Anspruch 18, wobei jede der Arbitrierungsuntereinheiten mit allen Adresszuordnungseinheiten verbunden ist, um jeweils eine Adresszuordnungseinheit zu veranlassen, die eine Adressenübersetzung für eine anfordernde Einrichtung ausführt, die ausgewählt ist, einen Speicherzugriff zu erhalten, ein Gewährungssignal zu der entsprechenden anfordernden Einrichtung zu senden.
Die WLAN-Kommunikationseinrichtung nach Anspruch 20, wobei die Arbitrierungsuntereinheiten und die Adresszuordnungseinheiten ausgebildet sind, ein Gewährungssignal zurückzusetzen, wenn eine entsprechende Speicherlese- und/oder Schreibanforderung nicht mehr aufrecht erhalten wird.
Die WLAN-Kommunikationseinrichtung nach Anspruch 17, wobei die Speicherzuordnungseinheiten ausgebildet sind, die Adressenübersetzung in Abhängigkeit der Anzahl der Speichersegmente in dem chipinternen Speicher auszuführen.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, die ferner einen Adressendekodierer (250) aufweist, der mit der mindestens einen Schnittstelle verbunden ist, wobei der Adressendekodierer ausgebildet ist, Adressen zu dekodieren und eine Datenübertragung zu und/oder von dem chipinternen Speicher auszuführen.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, die ferner eine Multiplexer-Demultiplexer-Einheit (230, 340, 370) aufweist, um Daten zu bündeln und/oder zu entbündeln, die von den mehreren anfordernden Einrichtungen, die auf den chipinternen Speicher zugreifen, empfangen werden und/oder an diese gesendet werden.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei mindestens eine der mehreren anfordernden Einrichtungen ein Sicherheitsmodul (260) der WLAN-Kommunikationseinrichtung ist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 25, wobei das Sicherheitsmodul ausgebildet ist, das AES-(fortschrittlicher Verschlüsselungsstandard) Datenverschlüsselungsschema anzuwenden.
Die WLAN-Kommunikationseinrichtung nach Anspruch 25, wobei das Sicherheitsmodul ausgebildet ist, das TKIP-(Integritätsprotokoll mit temporären Schlüssel) Datenverschlüsselungsschema anzuwenden.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei mindestens eine der anfordernden Einrichtungen eine MAC-(Mediumszugriffssteuerungs-) Einheit 270 der WLAN-Kommunikationseinrichtung ist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei die in dem chipinternen Speicher gespeicherten Datenrahmen von mindestens einer der mehreren anfordernden Einrichtungen durch Software oder durch Hardware bereitgestellt werden.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei die Arbitrierungseinheit ausgebildet ist, gemäß einem Entscheidungsschema zu arbeiten, das durch Software konfigurierbar ist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 30, wobei das Entscheidungsschema so konfigurierbar ist, um den Entscheidungsablauf an Durchsatzerfordernisse anzupassen, die sich auf den Datenverkehr beziehen, der von zumindest einigen der mehreren anfordernden Einrichtungen herrührt.
Die WLAN-Kommunikationseinrichtung nach Anspruch 31, wobei die mindestens einige der mehreren anfordernden Einrichtungen mindestens ein externes Gerät umfassen.
Die WLAN-Kommunikationseinrichtung nach Anspruch 31, wobei die mindestens einige der mehreren anfordernden Einrichtungen ein Sicherheitsmodul (260) der WLAN-Kommunikationseinrichtung umfassen.
Die WLAN-Kommunikationseinrichtung nach Anspruch 30, wobei das Entscheidungsschema so konfigurierbar ist, um auf eine varierende Anzahl von anfordernden Einrichtungen anpassbar zu sein.
Die WLAN-Kommunikationseinrichtung nach Anspruch 30, wobei mindestens eines der Speichersegmente bevorzugt einer einzelnen der mehreren anfordernden Einrichtungen zugeordnet ist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei die Arbitrierungseinheit ausgebildet ist, gemäß einem Rundum-Entscheidungsschema zu arbeiten.
Die WLAN-Kommunikationseinrichtung nach Anspruch 1, wobei die Arbitrierungseinheit ausgebildet ist, gemäß einem auf Priorität beruhendem Entscheidungsschema zu arbeiten, wobei jede der mehreren anfordernden Einrichtungen eine zugeordnete Priorität aufweist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 37, wobei anfordernde Einrichtungen, denen eine höhere Priorität zugeordnet ist, vorrangig bedient werden.
Die WLAN-Kommunikationseinrichtung nach Anspruch 37, wobei das auf Priorität beruhende Entscheidungsschema durch Software konfigurierbar ist.
Die WLAN-Kommunikationseinrichtung nach Anspruch 37, wobei die Prioritäten durch Software zugeordnet werden.
Die WLAN-Kommunikationseinrichtung nach Anspruch 37, wobei das auf Priorität beruhende Entscheidungsschema in Bezug auf die Anzahl der verfügbaren Prioritätsebenen konfigurierbar.
Die WLAN-Kommunikationseinrichtung nach Anspruch 37, wobei die Arbitrierungseinheit ferner ausgebildet ist, gemäß einem Rundum-Entscheidungsschema zu arbeiten.
Integrierter Schaltungschip mit: einem chipinternen Speicher (220, 360 bis 368) mit mehreren Speicherschaltungen (362 bis 368), die einzeln adressierbare Speichersegmente bilden; und einer Arbitrierungsschaltung (200 bis 210, 330), die ausgebildet ist, zwischen mehreren anfordernden Einrichtungen zu entscheiden, wobei jede Zugriff zu dem chipinternen Speicher fordert, wobei die anfordernden Einrichtungen chipinterne Schaltungen und/oder externe Geräte sind, die mit dem integrierten Schaltungschip verbunden sind, wobei die Arbitrierungsschaltung ausgebildet ist, für jede für eine anfordernde Einrichtung empfangene Anforderung eine anzusprechende Speicherschaltung zu bestimmen, wobei das Bestimmen auf einem durch Software konfigurierbaren Entscheidungsschema beruht.
Der integrierte Schaltungschip nach Anspruch 43, wobei jede Speicherschaltung eine SRAM-(statischer Speicher mit wahlfreiem Zugriff) Schaltung umfasst.
Der integrierte Schaltungschip nach Anspruch 44, wobei jede SRAM-Schaltung eine SRAM-Schaltung mit Einzelanschluss ist.
Der integrierte Schaltungschip nach Anspruch 43, wobei mindestens zwei der Speicherschaltungen RAM-(Speicher mit wahlfreiem Zugriff) Schaltungen mit Einzelanschluss sind.
Der integrierte Schaltungschip nach Anspruch 43, wobei jedes der separaten, einzeln adressierbaren Speichersegmente mittels des gleichen physikalischen Adressenraums adressierbar ist.
Der integrierte Schaltungschip nach Anspruch 47, wobei jede der Speicherschaltungen durch einen anderen logischen Adressenraum adressierbar ist.
Der integrierte Schaltungschip nach Anspruch 48, wobei die mehreren unterschiedlichen logischen Adressenräume angeordnet sind, um einen zusammenhängenden logischen Adressenraum zu bilden, so dass die physikalische Struktur des die Speicherschaltung umfassenden chipinternen Speichers für jede anfordernde Einrichtung, die Zugriff zu dem Speicher erfordert, verborgen ist.
Der integrierte Schaltungschip nach Anspruch 43, wobei die Arbitrierungsschaltung eine Speichersteuerschaltung (210, 330) umfasst, die ausgebildet ist, für jede einzelne anfordernde Einrichtung, die gerade bedient wird, eine entsprechende Speicherschaltung auszuwählen.
Der integrierte Schaltungschip nach Anspruch 50, wobei die Speichersteuerschaltung ein Konfigurationsregister umfasst, das Segmentinformation enthält, die zur Auswahl der Speicherschaltungen abrufbar ist.
Der integrierte Schaltungschip nach Anspruch 50, wobei die Speichersteuerschaltung ausgebildet ist, eine Adressenübersetzung auszuführen, um logische Adressen in physikalische Adressen zu übersetzen, wobei die Speichersteuerschaltung mit dem chipinternen Speicher verbunden ist, um die physikalischen Adressen dem chipinternen Speicher zuzuführen.
Der integrierte Schaltungschip nach Anspruch 43, wobei die Arbitrierungsschaltung einen Satz aus Adresszuordnungsschaltungen (320) umfasst, die ausgebildet sind, eine Ad ressenübersetzung zum Übersetzen logischer Adressen in physikalische Adressen auszuführen.
Der integrierte Schaltungschip nach Anspruch 53, wobei die Arbitrierungsschaltung ferner einen Satz an Arbitrierungsteilschaltungen (330) umfasst, die jeweils ausgebildet sind, den Zugriff der mehreren anfordernden Einrichtungen zu einer einzelnen Schaltung der Speicherschaltungen zu steuern.
Der integrierte Schaltungschip nach Anspruch 54, wobei jede der Arbitrierungsteilschaltungen mit allen Adresszuordnungsschaltungen verbunden ist, um Speicherlese- und/oder Schreibanforderungen zu empfangen.
Der integrierte Schaltungschip nach Anspruch 54, wobei jede der Arbritrierungsteilschaltungen mit allen Adresszuordnungsschaltungen verbunden ist, um jede Adresszuordnungsschaltung, die eine Adressenübersetzung für eine anfordernde Einrichtung ausführt, die ausgewählt ist, einen Speicherzugriff zu erhalten, zu veranlassen, ein Gewährungssignal zu der entsprechenden anfordernden Einrichtung zu senden.
Der integrierte Schaltungschip nach Anspruch 56, wobei die Arbitrierungsteilschaltungen und Adresszuordnungsschaltungen ausgebildet sind, ein Gewährungssignal zurückzusetzen, wenn eine entsprechende Speicherlese- und/oder Schreibanforderung nicht mehr ausgeführt wird.
Der integrierte Schaltungschip nach Anspruch 53, wobei die Adresszuordnungsschaltungen ausgebildet sind, die Adressenübersetzung abhängig von der Anzahl der Speicherschaltungen in dem chipinternen Speicher auszuführen.
Der integrierte Schaltungschip nach Anspruch 42, der ferner einen Adressendekodierer (250) umfasst, der mit der mindestens einen Schnittstelle verbunden ist, wobei der Adressendekodierer ausgebildet ist, Adressen zu dekodieren und einen Datentransfer zu und/oder von dem chipinternen Speicher auszuführen.
Der integrierte Schaltungschip nach Anspruch 43, der ferner eine Multiplexer/Demultiplexer-Schaltung (240, 340, 370) aufweist, um Daten zu bündeln und/oder ent bündeln, die von den mehreren anfordernden Einrichtungen, die auf den chipinternen Speicher zugreifen, empfangen werden und/oder zu diesen gesendet werden.
Der integrierte Schaltungschip nach Anspruch 43, wobei das Entscheidungsschema durch Software konfigurierbar ist, um den Entscheidungsablauf an Durchsatzerfordernisse anzupassen, die den Datenverkehr betreffen, der von mindestens einigen der mehreren anfordernden Einrichtungen herrührt.
Der integrierte Schaltungschip nach Anspruch 43, wobei mindestens eine der anfordernden Einrichtungen ein Sicherheitsmodul (260) ist.
Der integrierte Schaltungschip nach Anspruch 43, wobei mindestens eine der anfordernden Einrichtungen eine MAC-(Mediumzugriffssteuerungs-) Schaltung (270) ist.
Der integrierte Schaltungschip nach Anspruch 43, wobei das Entscheidungsschema durch Software konfigurierbar ist, um eine variierende Anzahl an anfordernden Einrichtungen zu berücksichtigen.
Der integrierte Schaltungschip nach Anspruch 43, wobei mindestens eine der Speicherschaltungen vorrangig lediglich einer einzelnen der mehreren anfordernden Einrichtungen zugeordnet ist.
Der integrierte Schaltungschip nach Anspruch 43, wobei das Entscheidungsschema ein Rundum-Entscheidungsschema ist.
Der integrierte Schaltungschip nach Anspruch 43, wobei das Entscheidungsschema ein auf Priorität beruhendes Entscheidungsschema ist, wobei jeder der mehreren anfordernden Einrichtungen eine Priorität zugeordnet ist.
Der integrierte Schaltungschip nach Anspruch 67, wobei anfordernde Einrichtungen, denen eine höhere Priorität zugeordnet ist, bevorzugt behandelt werden.
Der integrierte Schaltungschip nach Anspruch 67, wobei die Prioritäten zugeordnet sind.
Der integrierte Schaltungschip nach Anspruch 67, wobei das auf Priorität beruhende Entscheidungsschema in Bezug auf die Anzahl der verfügbaren Prioritätsebenen konfigurierbar ist.
Der integrierte Schaltungschip nach Anspruch 67, wobei die Arbitrierungsschaltung ferner ausgebildet ist, gemäß einem Rundum-Entscheidungsschema zu arbeiten.
Speichereinrichtung mit: einer chipinternen Bank (360) aus SRAM-(statischer Speicher mit wahlfreiem Zugriff) Elementen (362 bis 368) mit Einzelanschluss, wobei die chipinterne Bank aus SRAM-Elementen mit Einzelanschluss einen Datenanschluss und einen Adressenanschluss aufweist, wobei der Adressenanschluss mit einer Arbitrierungseinrichtung (200 bis 210, 330) verbindbar ist, um den Zugriff mehrerer anfordernden Einrichtungen zu der chipinternen Bank zu steuern, indem mindestens eines der SRAM-Elemente mit Einzelanschluss ausgewählt wird und Speicherzellen in dem ausgewählten SRAM-Element mit Einzelanschluss physikalisch adressiert werden.
Verfahren zum Steuern des Zugriffs auf einen chipinternen Speicher, wobei das Verfahren umfasst: Empfangen von Anforderungen von mehreren anfordernden Einrichtungen, um Daten von dem chipinternen Speicher zu lesen und/oder Daten in diesen zu schreiben; Bestimmen, welche der empfangenen Anforderungen als nächstes abzuarbeiten ist; Bestimmen für die bestimmte Anforderung, welches von mehreren separaten, einzeln adressierbaren Speichersegmenten des chipinternen Speichers zu verwenden ist; und Adressieren einer Speicherzelle in dem bestimmten Speichersegment, um gemäß der bestimmten Anforderung Daten von der Speicherzelle zu lesen oder Daten in diese zu schreiben.
Computerlesbares Speichermedium, das Instruktionen aufweist, die, wenn sie von einen Prozessor ausgeführt werden, den Prozessor veranlassen, eine Arbitrierungseinrichtung so zu konfigurieren, um zwischen mehreren anfordernden Einrichtungen zu entscheiden, die Zugriff zu einem chipinternen Speicher mit mehreren separaten, einzeln adressierbaren Speichersegmenten fordern, indem für jede von einer anfordernden Einrichtung empfangene Anforderung ein Speichersegment bestimmt wird, auf das zuzugreifen ist, und indem eine Speicherzelle in dem bestimmten Speichersegment adressiert wird, um in Übereinstimmung mit der bestimmten Anforderung Daten von der Speicherzelle zu lesen oder Daten in diese zu schreiben.