DE102004041066A1 - Highly integrated semiconductor device with silicide layer and associated manufacturing method - Google Patents

Highly integrated semiconductor device with silicide layer and associated manufacturing method Download PDF

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Abstract

Die Erfindung bezieht sich auf ein hochintegriertes Halbleiterbauelement mit einem Halbleitersubstrat (100) mit einem Sourcebereich und einem Drainbereich (150a, 150b), von denen wenigstens einer einen schwach dotierten und einen stark dotierten Bereich (130a, 130b, 140a, 140b) umfasst, einer Gateelektrode (110), die auf einem vorgegebenen Bereich des Halbleitersubstrats angeordnet ist, und einer Silicidschicht (160), die auf der Gateelektrode und wenigstens dem stark dotierten Bereich (140a, 140b) des Source- und/oder des Drainbereichs ausgebildet ist. DOLLAR A Erfindungsgemäß ist eine epitaxiale Schicht (120) auf vorgegebenen Bereichen des Halbleitersubstrats beidseits der Gateelektrode derart angeordnet, dass die Gateelektrode um eine vorgegebene Tiefe in der epitaxialen Schicht vertieft ist, wobei der Sourcebereich und der Drainbereich in der epitaxialen Schicht und vorgegebenen oberen Bereichen des Halbleitersubstrats unterhalb der epitaxialen Schicht ausgebildet sind. Ein Offset-Abstandshalter (115) ist entlang wenigstens einer Seitenwand der Gateelektrode ausgebildet und isoliert die Gateelektrode von dem Source- und dem Drainbereich. Die Silicidschicht (160) ist auch auf dem schwach dotierten Bereich des Source- und/oder Drainbereichs ausgebildet. DOLLAR A Verwendung z. B. für hochintegrierte Halbleiterspeicherbauelemente.The invention relates to a highly integrated semiconductor device having a semiconductor substrate (100) with a source region and a drain region (150a, 150b), at least one of which comprises a lightly doped region and a heavily doped region (130a, 130b, 140a, 140b) A gate electrode (110) disposed on a predetermined region of the semiconductor substrate and a silicide layer (160) formed on the gate electrode and at least the heavily doped region (140a, 140b) of the source and / or drain regions. DOLLAR A According to the invention, an epitaxial layer (120) is disposed on predetermined regions of the semiconductor substrate on both sides of the gate electrode so that the gate electrode is recessed by a predetermined depth in the epitaxial layer, wherein the source region and the drain region in the epitaxial layer and predetermined upper regions of the Semiconductor substrate are formed below the epitaxial layer. An offset spacer (115) is formed along at least one sidewall of the gate electrode and isolates the gate electrode from the source and drain regions. The silicide layer (160) is also formed on the lightly doped region of the source and / or drain region. DOLLAR A use z. B. for highly integrated semiconductor memory devices.

Description

Die Erfindung bezieht sich auf ein hochintegriertes Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zur Herstellung eines solchen hochintegrierten Halbleiterbauelements.The The invention relates to a highly integrated semiconductor device according to the preamble of claim 1 and to a method for the production such a highly integrated semiconductor device.

Mit zunehmendem Integrationsgrad von Halbleiterbauelementen nehmen die Fläche und die Linienbreite der Halbleiterbauelemente ab, was zu einer Zunahme eines Zwischenverbindungswiderstands und eines Kontaktwiderstands der Halbleiterbauelemente führen kann. Eine derartige Zunahme des Widerstands reduziert die Betriebsgeschwindigkeit der Halbleiterbauelemente.With increasing degree of integration of semiconductor devices take the area and the line width of the semiconductor devices, resulting in a Increase of interconnection resistance and contact resistance lead the semiconductor devices can. Such an increase in resistance reduces the operating speed the semiconductor devices.

Um den Zwischenverbindungswiderstand und den Kontaktwiderstand zu reduzieren, wurde bereits ein Verfahren zur Bildung einer selbstjustierten Silicidschicht auf einer Gateelektrode, einem Sourcebereich und einem Drainbereich eines Metall-Oxid-Halbleiter(MOS)-Transistors vorgeschlagen, siehe z.B. die Literaturstelle "Silicon processing for the VLSI Era", Bd. 4, S. 604.Around reduce interconnect resistance and contact resistance has already been a method for forming a self-aligned silicide layer on a gate electrode, a source region and a drain region of a metal-oxide-semiconductor (MOS) transistor proposed, see e.g. the reference "Silicon Processing for the VLSI Era ", Vol. 4, p. 604.

Ein herkömmliches hochintegriertes Halbleiterbauelement mit einer solchen selbstjustierten Silicidschicht und ein Verfahren zu seiner Herstellung werden nachfolgend unter Bezugnahme auf die 1 und 2 beschrieben.A conventional highly integrated semiconductor device having such a self-aligned silicide layer and a method for its production will be described below with reference to FIGS 1 and 2 described.

Bezugnehmend auf 1 werden zur Herstellung dieses herkömmlichen Halbleiterbauelements eine Gateisolationsschicht 15 und eine Polysiliciumschicht 18 sequentiell auf einem Halbleitersubstrat 10 aufgebracht, zum Beispiel einem Siliciumsubstrat, und vorgegebene Teile der Gateisolationsschicht 15 und der Polysiliciumschicht 18 werden strukturiert, um eine Gateelektrode 20 zu bilden. Störstellenionen geringer Konzentration werden in vorgegebene Bereiche des Halbleitersubstrats 10 auf beiden Seiten der Gateelektrode 20 implantiert, um schwach dotierte Drainbereiche (LDD-Bereiche) 25a und 25b zu bilden. Als nächstes wird ein isolierender Abstandshalter 30 entlang beider Seitenwände der Gateelektrode 20 gebildet, und stark dotierte Bereiche 35a und 35b werden in vorgegebenen Bereichen des Halbleitersubstrats 10 auf beiden Seiten des Abstandshalters 30 erzeugt, wodurch ein Sourcebereich 40a und ein Drainbereich 40b gebildet werden. Als nächstes wird eine nicht gezeigte Übergangsmetallschicht auf der resultierenden Struktur aufgebracht und eine Wärmebehandlung wird durchgeführt. Die Gateelektrode 20, der Sourcebereich 40a und der Drainbereich 40b, die aus Silicium bestehen, reagieren mit der Übergangsmetallschicht derart, dass eine Silicidschicht 45 auf der Gateelektrode 20, dem Sourcebereich 40a und dem Drainbereich 40b gebildet wird. Als nächstes werden nicht reagierte Bereiche der Übergangsmetallschicht entfernt. Da die Silicidschicht 45, die einen geringen Widerstand aufweist, auf der Gateelektrode 20, dem Sourcebereich 40a und dem Drainbereich 40b gebildet wird, die später mit einer Metallschicht zu verbinden sind, werden ein Zwischenverbindungswiderstand und ein Kontaktwiderstand reduziert.Referring to 1 become a gate insulation layer for the production of this conventional semiconductor device 15 and a polysilicon layer 18 sequentially on a semiconductor substrate 10 applied, for example, a silicon substrate, and predetermined portions of the gate insulating layer 15 and the polysilicon layer 18 are structured to a gate electrode 20 to build. Impurity ions of low concentration are in predetermined regions of the semiconductor substrate 10 on both sides of the gate electrode 20 implanted to lightly doped drain regions (LDD regions) 25a and 25b to build. Next is an insulating spacer 30 along both side walls of the gate electrode 20 formed, and heavily doped areas 35a and 35b be in predetermined areas of the semiconductor substrate 10 on both sides of the spacer 30 generates, creating a source region 40a and a drain area 40b be formed. Next, a transition metal layer, not shown, is deposited on the resulting structure, and a heat treatment is performed. The gate electrode 20 , the source area 40a and the drainage area 40b , which are made of silicon, react with the transition metal layer such that a silicide layer 45 on the gate electrode 20 , the source area 40a and the drain area 40b is formed. Next, unreacted areas of the transition metal layer are removed. Because the silicide layer 45 , which has a low resistance, on the gate electrode 20 , the source area 40a and the drain area 40b is formed, which are later to be connected to a metal layer, an interconnection resistance and a contact resistance are reduced.

Bezugnehmend auf 2 wird eine isolierende Zwischenschicht 50 auf der resultierenden Struktur von 1 aufgebracht und geätzt, bis der Sourcebereich 40a und der Drainbereich 40b freiliegen, wodurch eine Kontaktöffnung 55a gebildet wird.Referring to 2 becomes an insulating interlayer 50 on the resulting structure of 1 applied and etched until the source region 40a and the drainage area 40b exposing, creating a contact opening 55a is formed.

Mit zunehmendem Integrationsgrad des Halbleiterbauelements nehmen jedoch die Flächen des Sourcebereichs 40a und des Drainbereichs 40b ab. Aufgrund eines Mangels an Spielraum, der für die Kontaktöffnung notwendig ist, kann während eines Photolithographieprozesses, der zur Bildung der Kontaktöffnung durchgeführt wird, eine Fehljustierung auftreten. Wenn eine Fehljustierung auftritt, kann eine Kontaktöffnung 55 gebildet werden, die sich wenigstens teilweise im Bereich des Abstandshalters 30 erstreckt, wodurch der LDD-Bereich 25a freigelegt wird, wie in 2 gezeigt. Da der durch die Kontaktöffnung 55 freigelegte LDD-Bereich 25a eine relativ geringe Störstellenkonzentration und einen hohen Widerstand aufweist, nimmt ein Kontaktwiderstand zwischen dem LDD-Bereich 25a und der nicht gezeigten Metallschicht zu, wenn der LDD-Bereich 25a später die Metallschicht kontaktiert.However, as the degree of integration of the semiconductor device increases, the areas of the source region increase 40a and the drain region 40b from. Due to a lack of margin necessary for the contact opening, misalignment may occur during a photolithography process performed to form the contact opening. If misalignment occurs, contact opening may occur 55 are formed, at least partially in the region of the spacer 30 extends, reducing the LDD range 25a is exposed as in 2 shown. Because of the contact opening 55 uncovered LDD area 25a has a relatively low impurity concentration and a high resistance, a contact resistance between the LDD region increases 25a and the metal layer, not shown, when the LDD region 25a later contacted the metal layer.

Des Weiteren nehmen mit der reduzierten Linienbreite der Gateelektrode in dem hochintegrierten Halbleiterbauelement die Tiefen des Sourcebereichs 40a und des Drainbereichs 40b ebenfalls ab. Als Folge erfordert eine Designregel von weniger als 0,1 μm eine Übergangstiefe von weniger als ungefähr 80nm.Furthermore, with the reduced line width of the gate electrode in the high-integration semiconductor device, the depths of the source region decrease 40a and the drain region 40b also off. As a result, a design rule of less than 0.1 μm requires a transition depth of less than about 80 nm.

Wenn die Silicidschicht 45 auf dem Sourcebereich 40a und dem Drainbereich 40b mit flacher Übergangstiefe gebildet wird, muss die Silicidschicht ebenfalls dünn sein, und das Silicium, aus dem der Sourcebereich 40a und der Drainbereich 40b bestehen, wird in hohem Maß zur Bildung der Silicidschicht 45 verwendet, was einen Übergangsleckstrom verursachen kann.When the silicide layer 45 on the source area 40a and the drain area 40b With a shallow junction depth, the silicide layer must also be thin and the silicon from which the source region 40a and the drainage area 40b will greatly contribute to the formation of the silicide layer 45 used, which can cause a transient leakage current.

Der Erfindung liegt als technisches Problem die Bereitstellung eines hochintegrierten Halbleiterbauelements der eingangs genannten Art so wie eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben genannten Schwierigkeiten herkömmlicher hochintegrierter Halbleiterbauelemente dieser Art wenigstens teilweise vermeiden lassen.The invention is based on the technical problem of providing a highly integrated semiconductor device of the type mentioned above as well as an associated manufacturing method with which at least partially avoided the above-mentioned difficulties conventional conventional semiconductor devices of this type sen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines hochintegrierten Halbleiterbauelements mit den Merkmalen des Anspruchs 1 sowie eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Anspruchs 12.The Invention solves this problem by providing a highly integrated semiconductor device with the features of claim 1 and an associated manufacturing method with the features of claim 12.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.advantageous Further developments of the invention are specified in the subclaims.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:Advantageous, Embodiments described below of the invention and the conventional embodiment explained above for better understanding thereof are shown in the drawings. Hereby show:

1 und 2 Querschnittansichten eines herkömmlichen hochintegrierten Halbleiterbauelements, 1 and 2 Cross-sectional views of a conventional highly integrated semiconductor device,

3 eine Querschnittansicht eines hochintegrierten Halbleiterbauelements gemäß einer ersten Ausführungsform der Erfindung, 3 a cross-sectional view of a highly integrated semiconductor device according to a first embodiment of the invention,

4A bis 4D Querschnittansichten, die ein Verfahren zur Herstellung des hochintegrierten Halbleiterbauelements von 3 darstellen, 4A to 4D Cross-sectional views showing a method for producing the highly integrated semiconductor device of 3 represent

5A und 5B Querschnittansichten zur Erläuterung einer Variante des hochintegrierten Halbleiterbauelements von 3, 5A and 5B Cross-sectional views for explaining a variant of the highly integrated semiconductor device of 3 .

6 eine Querschnittansicht eines hochintegrierten Halbleiterbauelements gemäß einer zweiten Ausführungsform der Erfindung, 6 a cross-sectional view of a highly integrated semiconductor device according to a second embodiment of the invention,

7 eine Querschnittansicht eines hochintegrierten Halbleiterbauelements gemäß einer dritten Ausführungsform der Erfindung und 7 a cross-sectional view of a highly integrated semiconductor device according to a third embodiment of the invention and

8 eine Querschnittansicht eines hochintegrierten Halbleiterbauelements gemäß einer vierten Ausführungsform der Erfindung. 8th a cross-sectional view of a highly integrated semiconductor device according to a fourth embodiment of the invention.

Die Erfindung wird nunmehr vollständiger unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen bevorzugte Ausführungsformen der Erfindung gezeigt sind. Die Abmessungen von Elementen in den Zeichnungen sind übertrieben dargestellt, um die Erkennbarkeit zu steigern und eine klare Beschreibung zu fördern.The Invention will now be more fully under With reference to the accompanying drawings, in which preferred embodiments of the invention are shown. The dimensions of elements in the Drawings are exaggerated presented to increase the visibility and a clear description to promote.

3 ist eine Querschnittansicht eines hochintegrierten Halbleiterbauelements gemäß einer ersten Ausführungsform der Erfindung, und die 4A bis 4D sind Querschnittansichten, die ein Verfahren zur Herstellung des hochintegrierten Halbleiterbauelements von 3 darstellen. 3 FIG. 12 is a cross-sectional view of a high-integration semiconductor device according to a first embodiment of the invention, and FIGS 4A to 4D FIG. 15 are cross-sectional views illustrating a method of manufacturing the highly integrated semiconductor device of FIG 3 represent.

Bezugnehmend auf 3 ist eine Gateelektrode 110 auf einem Halbleitersubstrat 100 ausgebildet. Das Halbleitersubstrat 100 kann zum Beispiel ein Siliciumsubstrat oder ein Silicium-Germanium-Substrat sein. Die Gateelektrode 110 beinhaltet eine Gateisolationsschicht 105 und eine Polysiliciumschicht 107. Die Gateelektrode 110 ist um eine vorgegebene Dicke in das Halbleitersubstrat 100 vertieft. Das heißt, die Oberfläche des Halbleitersubstrats 100 ist auf beiden Seiten der Gateelektrode 110 um eine vorgegebene Dicke erhöht und überlappt auf diese Weise mit den Seitenwänden der Gateelektrode 110. Vorgegebene Berei che des Halbleitersubstrats 100, welche mit den Seitenwänden der Gateelektrode 110 teilweise überlappen, können eine selektiv epitaxial aufgewachsene (SEG-)Schicht 120 beinhalten, die aus Silicium oder Silicium-Germanium besteht. Die Dicke d dieser vorgegebenen Bereiche des Halbleitersubstrats 100, nämlich der SEG-Schicht, liegt im Bereich von 10nm bis 100nm und vorzugsweise von 25nm bis 35nm. Ein dünner Offset-Abstandshalter 115 ist entlang der Seitenwände der Gateelektrode 110 ausgebildet. Der Offset-Abstandshalter 115 ist zwischen die Gateelektrode 110 und die vorgegebenen Bereiche des Halbleitersubstrats 100 eingefügt, um die Gateelektrode 110 von den vorgegebenen Bereichen des Halbleitersubstrats 100 zu isolieren. Der Offset-Abstandshalter 115 kann eine Siliciumoxid(SiO2)-Schicht, eine Siliciumnitrid(SiN)-Schicht, eine Siliciumoxynitrid(SiON)-Schicht oder eine Kombination der Siliciumoxidschicht, der Siliciumnitridschicht und der Siliciumoxynitridschicht sein. Es ist bevorzugt, dass der Offset-Abstandshalter 115 eine minimale Dicke aufweist, die erforderlich ist, um die Gateelektrode 110 von den vorgegebenen Bereichen des Halbleitersubstrats 100 zu isolieren. In einer Ausführungsform liegt die minimale Dicke im Bereich zwischen 15nm und 25nm. Die für den Offset-Abstandshalter 115 verwendete Siliciumoxidschicht kann hierbei z.B. eine Dicke im Bereich zwischen 5nm und 10nm aufweisen, und die für den Offset-Abstandshalter 115 verwendete Siliciumnitridschicht kann z.B. eine Dicke im Bereich zwischen 10nm und 15nm aufweisen.Referring to 3 is a gate electrode 110 on a semiconductor substrate 100 educated. The semiconductor substrate 100 For example, it may be a silicon substrate or a silicon germanium substrate. The gate electrode 110 includes a gate insulation layer 105 and a polysilicon layer 107 , The gate electrode 110 is a predetermined thickness in the semiconductor substrate 100 deepened. That is, the surface of the semiconductor substrate 100 is on both sides of the gate electrode 110 increased by a predetermined thickness and overlaps in this way with the side walls of the gate electrode 110 , Specified preparation of the semiconductor substrate 100 connected to the sidewalls of the gate electrode 110 partially overlap, may be a selectively epitaxially grown (SEG) layer 120 include silicon or silicon germanium. The thickness d of these predetermined regions of the semiconductor substrate 100 namely, the SEG layer is in the range of 10nm to 100nm and preferably 25nm to 35nm. A thin offset spacer 115 is along the sidewalls of the gate electrode 110 educated. The offset spacer 115 is between the gate electrode 110 and the predetermined regions of the semiconductor substrate 100 inserted to the gate electrode 110 from the predetermined regions of the semiconductor substrate 100 to isolate. The offset spacer 115 may be a silicon oxide (SiO 2 ) layer, a silicon nitride (SiN) layer, a silicon oxynitride (SiON) layer or a combination of the silicon oxide layer, the silicon nitride layer and the silicon oxynitride layer. It is preferred that the offset spacer 115 has a minimum thickness required to the gate electrode 110 from the predetermined regions of the semiconductor substrate 100 to isolate. In one embodiment, the minimum thickness is in the range between 15nm and 25nm. The for the offset spacer 115 used here, for example, have a thickness in the range between 5nm and 10nm, and those for the offset spacer 115 For example, the silicon nitride layer used may have a thickness in the range between 10 nm and 15 nm.

Ein Sourcebereich 150a und ein Drainbereich 150b sind in vorgegebenen oberen Bereichen des Halbleitersubstrats 100 ausgebildet und erstrecken sich auch in der SEG-Schicht 120. Der Sourcebereich 150a beinhaltet einen schwach dotierten Bereich 130a und einen stark dotierten Bereich 140a, und der Drainbereich 150b beinhaltet einen schwach dotierten Bereich 130b und einen stark dotierten Bereich 140b. Der schwach dotierte Bereich des Drainbereichs, aber auch der schwach dotierte Bereich des Sourcebereichs werden beide übereinstimmend üblicherweise auch als schwach dotierte Drainbereiche (LDD-Bereiche) bezeichnet. Der Sourcebereich 150a und der Drainbereich 150b sind, wie gesagt, in der SEG-Schicht 120 und in den vorgegebenen oberen Bereichen des Halbleitersubstrats 100 unter der SEG-Schicht 120 ausgebildet. Sie weisen hierbei eine flache Übergangstiefe unter einer Anfangsoberfläche 100a des Halbleitersubstrats 100 auf, weisen jedoch dank der SEG-Schicht 120 eine ausreichende Übergangstiefe auf. Die Übergangstiefe des Sourcebereichs 150a und des Drainbereichs 150b liegt im Bereich von ungefähr 80nm bis 100nm.A source area 150a and a drain area 150b are in predetermined upper regions of the semiconductor substrate 100 are formed and also extend in the SEG layer 120 , The source area 150a includes a weakly doped region 130a and a heavily doped area 140a , and the drainage area 150b includes a weakly doped region 130b and a heavily doped area 140b , The weakly doped region of the drain region, but also the weakly doped region of the source region are both commonly also referred to as weakly doped drain regions (LDD regions). The source area 150a and the drainage area 150b are, as I said, in the SEG layer 120 and in the given above ren areas of the semiconductor substrate 100 under the SEG layer 120 educated. They have a shallow transition depth below an initial surface 100a of the semiconductor substrate 100 but, thanks to the SEG layer 120 a sufficient transition depth. The transition depth of the source region 150a and the drain region 150b is in the range of about 80nm to 100nm.

Eine Silicidschicht 160 mit einer vorgegebenen Dicke ist auf der Gateelektrode 110, dem Sourcebereich 150a und dem Drainbereich 150b ausgebildet. Es ist bevorzugt, dass die Silicidschicht 160 eine ausreichende Dicke aufweist, um als eine ohmsche Kontaktschicht zu fungieren, ohne später während eines Kontakts mit leitfähigen Zwischenverbindungsleitungen verloren zu gehen. Die ausreichende Dicke kann zum Beispiel im Bereich von 10nm bis 100nm liegen. Da die LDD-Bereiche 130a und 130b nicht von dem Offset-Abstandshalter 115 bedeckt sind, ist auch die Silicidschicht 160, welche die für die ohmsche Kontaktfunktion ausreichende Dicke aufweist, gleichmäßig auf den LDD-Bereichen 130a und 130b ausgebildet.A silicide layer 160 with a predetermined thickness is on the gate electrode 110 , the source area 150a and the drain area 150b educated. It is preferred that the silicide layer 160 has a thickness sufficient to function as an ohmic contact layer without later being lost during contact with conductive interconnect lines. The sufficient thickness may be, for example, in the range of 10nm to 100nm. Because the LDD areas 130a and 130b not from the offset spacer 115 covered is also the silicide layer 160 having the thickness sufficient for the ohmic contact function uniformly on the LDD regions 130a and 130b educated.

Eine isolierende Zwischenschicht 180 ist auf der resultierenden Struktur des Halbleitersubstrats 100 mit der darauf ausgebildeten Silicidschicht 160 ausgebildet. Eine Kontaktöffnung 185 ist in der isolierenden Zwischenschicht 180 ausgebildet, um den Sourcebereich 150a und/oder den Drainbereich 150b freizulegen. Die nicht gezeigten leitfähigen Zwischenverbindungsleitungen sind in der Kontaktöffnung 180 ausgebildet. Selbst wenn die LDD-Bereiche 130a und 130b aufgrund einer Fehljustierung während der Bildung der Kontaktöffnung 185 freigelegt sind, nimmt der Kontaktwiderstand nicht wesentlich zu, da die Silicidschicht 160, die einen geringen Widerstand aufweist, auch auf den LDD-Bereichen 130a und 130b, die hohe Widerstände aufweisen, ausgebildet ist. Demgemäß kann die Kontaktöffnung 185 über der gesamten Fläche der LDD-Bereiche 130a und 130b gebildet werden, wodurch ein Kontaktierungsspielraum zunimmt.An insulating intermediate layer 180 is on the resulting structure of the semiconductor substrate 100 with the silicide layer formed thereon 160 educated. A contact opening 185 is in the insulating interlayer 180 trained to the source area 150a and / or the drain area 150b expose. The conductive interconnection lines, not shown, are in the contact opening 180 educated. Even if the LDD areas 130a and 130b due to misalignment during the formation of the contact hole 185 are exposed, the contact resistance does not increase significantly, since the silicide layer 160 , which has a low resistance, even on the LDD areas 130a and 130b , which have high resistances is formed. Accordingly, the contact opening 185 over the entire area of the LDD areas 130a and 130b are formed, whereby a Kontaktierungsspielraum increases.

Nunmehr wird ein Verfahren zur Herstellung des hochintegrierten Halbleiterbauelements beschrieben.Now is a method for producing the highly integrated semiconductor device described.

Bezugnehmend auf 4A wird zunächst das Halbleitersubstrat 100 hergerichtet. Das Halbleitersubstrat 100 kann zum Beispiel ein Siliciumsubstrat oder ein Silicium-Germanium-Substrat sein, das mit Störstellen dotiert ist. Die Gateisolationsschicht 105 und die Polysiliciumschicht 107 werden sequentiell auf dem Halbleitersubstrat 100 aufgebracht und anisotrop geätzt, um die Gateelektrode 110 zu bilden. Um eine Schädigung zu reparieren, die während des Ätzprozesses zur Bildung der Gateelektrode 110 auftreten kann, werden Oberflächen des Halbleitersubstrats 100 und der Gateelektrode 110 reoxidiert, wodurch eine nicht gezeigte reoxidierte Schicht auf den Oberflächen des Halbleitersubstrats 100 und der Gateelektrode 110 gebildet werden kann. Auf der resultierenden Struktur wird eine isolierende Schicht, die dünner als ein üblicher LDD-Abstandshalter ist, zum Beispiel eine Siliciumoxidschicht, eine Siliciumnitridschicht oder eine Siliciumoxynitridschicht, aufgebracht und wirkt als ein Abstandshalter. Es ist bevorzugt, dass die isolierende Schicht eine minimale Dicke aufweist, z.B. 10nm bis 20nm, die notwendig ist, um leitfähige Schichten voneinander zu isolieren. Als nächstes wird die isolierende Schicht anisotrop ganzflächig geätzt, um den Offset-Abstandshalter 115 entlang der Seitenwände der Gateelektrode 110 zu bilden. Der Offset-Abstandshalter 115 kann die reoxidierte Schicht und die isolierende Schicht beinhalten. Die reoxidierte Schicht auf der Gateelektrode 110 und dem Halbleitersubstrat 100 wird während des Ätzprozesses zur Bildung des Offset-Abstandshalters 115 entfernt.Referring to 4A First, the semiconductor substrate 100 prepared. The semiconductor substrate 100 For example, it may be a silicon substrate or a silicon germanium substrate doped with impurities. The gate insulation layer 105 and the polysilicon layer 107 are sequentially on the semiconductor substrate 100 applied and anisotropically etched to the gate electrode 110 to build. In order to repair damage during the etching process to form the gate electrode 110 may occur, surfaces of the semiconductor substrate 100 and the gate electrode 110 reoxidized, whereby a reoxidized layer, not shown, on the surfaces of the semiconductor substrate 100 and the gate electrode 110 can be formed. On the resulting structure, an insulating layer which is thinner than a conventional LDD spacer, for example, a silicon oxide layer, a silicon nitride layer or a silicon oxynitride layer, is deposited and functions as a spacer. It is preferred that the insulating layer has a minimum thickness, eg 10nm to 20nm, necessary to insulate conductive layers from one another. Next, the insulating layer is anisotropically etched over the entire surface to form the offset spacer 115 along the sidewalls of the gate electrode 110 to build. The offset spacer 115 may include the reoxidized layer and the insulating layer. The reoxidized layer on the gate electrode 110 and the semiconductor substrate 100 is used during the etching process to form the offset spacer 115 away.

Als nächstes wird die resultierende Struktur zur Bildung von SEG-Schichten 120 und 125 einem selektiven epitaxialen Aufwachsen mit einer vorgegebenen Dicke unterworfen. Da die SEG-Schichten 120 und 125 nur auf Silicium enthaltende Schichten aufwachsen, wachsen sie nur auf dem Halbleitersubstrat 100 und der Polysiliciumschicht 107. Die SEG-Schichten 120 und 125 weisen eine Dicke im Bereich zwischen 10nm und 100nm und vorzugsweise zwischen 25nm und 35nm auf. Da die SEG-Schicht 120 gebildet wird und somit die vorgegebenen Bereiche des Halbleitersubstrats 100 um die vorgegebene Dicke d angehoben werden, wird die Gateelektrode 110 in dem Halbleitersubstrat 100 um eine entsprechende vorgegebene Tiefe vertieft. Eine Anfangsoberfläche 100a des Halbleitersubstrats 110 ist mit gestrichelten Linien gezeigt.Next, the resulting structure for forming SEG layers 120 and 125 subjected to a selective epitaxial growth of a predetermined thickness. Because the SEG layers 120 and 125 grow only on silicon-containing layers, they grow only on the semiconductor substrate 100 and the polysilicon layer 107 , The SEG layers 120 and 125 have a thickness in the range between 10nm and 100nm and preferably between 25nm and 35nm. Because the SEG layer 120 is formed and thus the predetermined areas of the semiconductor substrate 100 is raised by the predetermined thickness d, the gate electrode 110 in the semiconductor substrate 100 recessed by a corresponding predetermined depth. An initial surface 100a of the semiconductor substrate 110 is shown with dashed lines.

Bezugnehmend auf 4B werden Störstellenionen geringer Konzentration in die SEG-Schicht 120 und die vorgegebenen Bereiche des Halbleitersubstrats 100 unter der SEG-Schicht 120 implantiert, um die LDD-Bereiche 130a und 130b zu bilden. Die Störstellenionen geringer Konzentration werden vorzugsweise derart implantiert, dass die LDD-Bereiche 130a und 130b dicker als die SEG-Schicht 120 sind.Referring to 4B become impurity ions of low concentration in the SEG layer 120 and the predetermined regions of the semiconductor substrate 100 under the SEG layer 120 implanted to the LDD areas 130a and 130b to build. The impurity ions of low concentration are preferably implanted such that the LDD regions 130a and 130b thicker than the SEG layer 120 are.

Bezugnehmend auf 4C wird die isolierende Schicht auf der resultierenden Struktur aufgebracht und dann anisotrop ganzflächig geätzt, um einen LDD-Abstandshalter 135 entlang des Offset-Abstandshalters 115 zu bilden. Der LDD-Abstandshalter 135 kann aus einer Siliciumoxidschicht oder einer Siliciumnitridschicht bestehen. Störstellenionen hoher Konzentration werden in vorgegebene Bereiche des Halbleitersubstrats 100, in denen die LDD-Bereiche 130a und 130b ausgebildet sind, über die Kanten des LDD-Abstandshalters 135 hinaus implantiert, um stark dotierte Bereiche 140a und 140b zu bilden. Als Folge werden der Sourcebereich 150a und der Drainbereich 150b gebildet. Der Sourcebereich 150a und der Drainbereich 150b weisen eine flache Übergangstiefe von 50nm bis 80nm unter der Anfangsoberfläche 100a des Halbleitersub strats 100 auf, weisen jedoch eine relativ große Übergangstiefe von ungefähr 80nm bis 100nm unter der Oberfläche der SEG-Schicht 120 auf, die gegenüber der Anfangsoberfläche 100a des Halbleitersubstrats 100 angehoben ist.Referring to 4C For example, the insulating layer is applied to the resulting structure and then anisotropically etched all over the surface to form an LDD spacer 135 along the offset spacer 115 to build. The LDD spacer 135 may consist of a silicon oxide layer or a silicon nitride layer. High concentration impurity ions become predetermined regions of the semiconductor substrate 100 in which the LDD ranges 130a and 130b are formed over the edges of the LDD spacer 135 implanted to heavily doped areas 140a and 140b to build. As a result, the source area 150a and the drainage area 150b educated. The source area 150a and the drainage area 150b have a flat transition depth of 50nm to 80nm below the initial surface 100a the Halbleitersub strats 100 but have a relatively large junction depth of about 80nm to 100nm below the surface of the SEG layer 120 on, facing the initial surface 100a of the semiconductor substrate 100 is raised.

Bezugnehmend auf 4D wird der LDD-Abstandshalter 135 unter Verwendung eines herkömmlichen Verfahrens zur Freilegung der LDD-Bereiche 130a und 130b entfernt. Als nächstes wird eine Schicht 155 aus einem hochschmelzenden Übergangsmetall auf der resultierenden Struktur gebildet. Die Übergangsmetallschicht 155 kann z.B. aus einem Metall bestehen, das aus der Gruppe ausgewählt ist, die aus Titan (Ti), Kobalt (Co), Nickel (Ni), Platin (Pt) oder einer Kombination des Titans, Kobalts, Nickels und/oder Platins besteht. Die Übergangsmetallschicht 155 weist z.B. eine Dicke von 10nm bis 100nm und vorzugsweise von 10nm bis 20nm auf.Referring to 4D becomes the LDD spacer 135 using a conventional method for exposing the LDD regions 130a and 130b away. Next is a layer 155 formed from a refractory transition metal on the resulting structure. The transition metal layer 155 may be, for example, a metal selected from the group consisting of titanium (Ti), cobalt (Co), nickel (Ni), platinum (Pt), or a combination of titanium, cobalt, nickel, and / or platinum. The transition metal layer 155 has for example a thickness of 10nm to 100nm and preferably from 10nm to 20nm.

Bezugnehmend auf 3 wird die resultierende Struktur thermisch behandelt, um die Silicidschicht 160 mit einer Dicke von 10nm bis 100nm und vorzugsweise 10nm bis 20nm auf der Gateelektrode 110, dem Sourcebereich 150a und dem Drainbereich 150b zu bilden. Wenn die Übergangsmetallschicht aus Titan oder Kobalt besteht, wird die resultierende Struktur des Halbleitersubstrats 100z.B. ein erstes Mal bei einer Temperatur von 350°C bis 600°C und dann ein zweites Mal bei einer Temperatur von 500°C bis 900°C thermisch behandelt, um die Silicidschicht mit einer stabilen Phase zu bilden. Andererseits wird die resultierende Struktur des Halbleitersubstrats 100, wenn die Übergangsmetallschicht aus Nickel besteht, z.B. nur ein Mal bei einer Temperatur von 350°C bis 650°C thermisch behandelt, um die Silicidschicht mit einer stabilen Phase zu bilden. Als nächstes werden nicht reagierte Teile der Übergangsmetallschicht, das heißt Teile der Übergangsmetallschicht, die auf dem Offset-Abstandshalter 115 verblieben sind, und eine nicht gezeigte separierende Schicht durch einen Nassätzprozess entfernt.Referring to 3 the resulting structure is thermally treated to the silicide layer 160 with a thickness of 10nm to 100nm and preferably 10nm to 20nm on the gate electrode 110, the source region 150a and the drain area 150b to build. When the transition metal layer is made of titanium or cobalt, the resulting structure of the semiconductor substrate becomes 100z .B. a first time at a temperature of 350 ° C to 600 ° C and then thermally treated a second time at a temperature of 500 ° C to 900 ° C to form the silicide layer having a stable phase. On the other hand, the resulting structure of the semiconductor substrate becomes 100 when the transition metal layer is nickel, eg, thermally treated only once at a temperature of 350 ° C to 650 ° C to form the silicide layer having a stable phase. Next are unreacted portions of the transition metal layer, that is, portions of the transition metal layer deposited on the offset spacer 115 are left, and a separating layer, not shown, removed by a wet etching process.

Demgemäß wird die Silicidschicht 160 auf der Gateelektrode 110, dem Sourcebereich 150a und dem Drainbereich 150b gebildet.Accordingly, the silicide layer becomes 160 on the gate electrode 110, the source region 150a and the drain area 150b educated.

Die Silicidschicht 160 kann alternativ zwischen dem Bilden der LDD-Bereiche 130a und 130b und dem Bilden des LDD-Abstandshalters 135 erzeugt werden. Das heißt, nach dem Bilden der LDD-Bereiche 130a und 130b, wie in 4B gezeigt, wird in diesem Fall die nicht gezeigte Übergangsmetallschicht auf dem Halbleitersubstrat 100 aufgebracht und dann thermisch behandelt, um die Silicidschicht 160 auf den LDD-Bereichen 130a und 130b und der Gateelektrode 110 zu bilden, wie in 5A gezeigt.The silicide layer 160 alternatively, between forming the LDD regions 130a and 130b and forming the LDD spacer 135 be generated. That is, after forming the LDD areas 130a and 130b , as in 4B is shown, in this case, the transition metal layer, not shown, on the semiconductor substrate 100 applied and then thermally treated to the silicide layer 160 on the LDD areas 130a and 130b and the gate electrode 110 to form, as in 5A shown.

Bezugnehmend auf 5B wird dann der LDD-Abstandshalter 135 unter Verwendung eines herkömmlichen Verfahrens entlang der Seiten des Offset-Abstandshalters 115 erzeugt. Als nächstes werden Störstellen hoher Konzentration in die LDD-Bereiche 130a und 130b implantiert, auf denen die Silicidschicht 160 ausgebildet ist, um die stark dotierten Bereiche 140a und 140b zu bilden. Der LDD-Abstandshalter 135 wird dann entfernt.Referring to 5B then becomes the LDD spacer 135 using a conventional method along the sides of the offset spacer 115 generated. Next, high concentration impurities are introduced into the LDD regions 130a and 130b implanted on which the silicide layer 160 is formed to the heavily doped areas 140a and 140b to build. The LDD spacer 135 is then removed.

Unabhängig davon, mit welcher der obigen Varianten der bisherige Herstellungsprozess erfolgt ist, wird dann bezugnehmend auf 3 die isolierende Zwischenschicht 180 auf der resultierenden Struktur aufgebracht, und eine nicht gezeigte Photoresiststruktur wird durch einen herkömmlichen Photolithographieprozess auf der isolierenden Zwischenschicht 180 gebildet und legt den Sourcebereich 150a und den Drainbereich 150b frei. Als nächstes wird die isolierende Zwischenschicht 180 unter Verwendung der Photoresiststruktur als Ätzmaske geätzt, um die Kontaktöffnung 185 zu bilden. Dann wird die Photoresiststruktur entfernt. Da die Silicidschicht 160, die eine Dicke aufweist, die groß genug ist, um als ohmsche Kontaktschicht zu fungieren, auch auf den LDD-Bereichen 130a und 130b ausgebildet wird, nehmen eine Kontaktfläche und ein Kontaktspielraum zu, und ein Kontaktwiderstand nimmt ab, selbst wenn die LDD-Bereiche 130a und 130b aufgrund irgendeiner Fehljustierung freigelegt sind.Regardless of which of the above variants of the previous manufacturing process has taken place, then referring to 3 the insulating intermediate layer 180 is applied to the resulting structure, and a photoresist pattern, not shown, is formed on the insulating interlayer by a conventional photolithography process 180 formed and sets the source area 150a and the drainage area 150b free. Next, the insulating interlayer 180 etched using the photoresist pattern as an etch mask, around the contact opening 185 to build. Then the photoresist pattern is removed. Because the silicide layer 160 having a thickness large enough to function as an ohmic contact layer, even on the LDD regions 130a and 130b is formed, a contact area and a contact margin increase, and a contact resistance decreases even if the LDD areas 130a and 130b are exposed due to any misalignment.

Gemäß dieser Ausführungsform wird die Silicidschicht 160, die eine ausreichende Dicke aufweist, um als die ohmsche Kontaktschicht zu dienen, auf den stark dotierten Bereichen 140a und 140b sowie den LDD-Bereichen 130a und 130b gebildet. Folglich dehnt sich die Kontaktfläche von den stark dotierten Bereichen 140a und 140b zu den LDD-Bereichen 130a und 130b aus, wodurch eine ausreichende Kontaktierungstoleranz sichergestellt ist.According to this embodiment, the silicide layer becomes 160 having a thickness sufficient to serve as the ohmic contact layer on the heavily doped regions 140a and 140b as well as the LDD areas 130a and 130b educated. As a result, the contact area expands from the heavily doped areas 140a and 140b to the LDD areas 130a and 130b from, whereby a sufficient contact tolerance is ensured.

Da die Silicidschicht 160 mit einem geringen Widerstand auf den LDD-Bereichen 130a und 130b mit einer relativ geringen Störstellenkonzentration ausgebildet ist, ist des Weiteren ein Flächenwiderstand der LDD-Bereiche 130a und 130b reduziert. Demzufolge nimmt ein parasitärer Widerstand ab und die Leistungsfähigkeit des Halbleiterbauelements ist verbessert.Because the silicide layer 160 with a low resistance on the LDD areas 130a and 130b is formed with a relatively low impurity concentration, further, a sheet resistance of the LDD regions 130a and 130b reduced. As a result, a parasitic resistance decreases and the performance of the semiconductor device is improved.

Da der Sourcebereich 150a und der Drainbereich 150b auch in der SEG-Schicht 120 ausgebildet sind, die sich von dem anfänglichen Niveau des Halbleitersubstrats 100 erhebt, ist des Weiteren eine ausreichende Übergangstiefe sichergestellt. Da eine ausreichende Menge an Silicium während der Bildung der Silicidschicht bereitgestellt ist und dennoch der Sourcebereich 150a und der Drainbereich 150b sichergestellt sind, wird ein Übergangsleckstrom reduziert.Because the source area 150a and the drainage area 150b also in the SEG layer 120 which are different from the initial level of the semiconductor substrate 100 raises, is also one out ensuring sufficient transition depth. Since a sufficient amount of silicon is provided during the formation of the silicide layer and still the source region 150a and the drainage area 150b are ensured, a transient leakage current is reduced.

6 ist eine Querschnittansicht eines hochintegrierten Halbleiterbauelements gemäß einer zweiten Ausführungsform der Erfindung. Zu dessen Herstellung wird nach dem gleichen Vorgehen, wie oben zur ersten Ausführungsform beschrieben, die Silicidschicht 160 auf der Gateelektrode 110, dem Sourcebereich 150a und dem Drainbereich 150b ge bildet, jedoch vor Bildung des LDD-Abstandshalters 135 der ersten Ausführungsform. Erst dann wird ein selbstjustierter Abstandshalter 165 entlang der Seitenwände des Offset-Abstandshalters 115 gebildet, der entlang der Seitenwände der Gateelektrode 110 ausgebildet ist. Der selbstjustierte Abstandshalter 165 kann aus einer Siliciumnitridschicht bestehen und kann dicker als der Offset-Abstandshalter 115 sein. 6 FIG. 12 is a cross-sectional view of a high-integration semiconductor device according to a second embodiment of the invention. FIG. For its preparation, according to the same procedure as described above for the first embodiment, the silicide layer 160 on the gate electrode 110 , the source area 150a and the drain area 150b ge forms, however, before formation of the LDD spacer 135 the first embodiment. Only then will a self-aligned spacer become 165 along the sidewalls of the offset spacer 115 formed along the sidewalls of the gate electrode 110 is trained. The self-aligned spacer 165 may consist of a silicon nitride layer and may be thicker than the offset spacer 115 be.

Da eine nicht gezeigte selbstjustierte Kontaktstelle (SAC) auf dem Sourcebereich 150a und dem Drainbereich 150b an den Seiten der Gateelektrode 110 dank des selbstjustierten Abstandshalters 165 gebildet werden kann, kann das hochintegrierte Halbleiterbauelement gemäß der zweiten Ausführungsform der Erfindung z.B. als Transistor in einer dynamischen Speicherzelle eines Speichers mit wahlfreiem Zugriff (DRAM) verwendet werden.As a self-aligned pad (SAC), not shown, on the source region 150a and the drain area 150b on the sides of the gate electrode 110 thanks to the self-aligned spacer 165 can be formed, for example, the semiconductor integrated circuit device according to the second embodiment of the invention can be used as a transistor in a dynamic memory cell of a random access memory (DRAM).

7 ist eine Querschnittansicht eines hochintegrierten Halbleiterbauelements gemäß einer dritten Ausführungsform der Erfindung. Dieses kann auf einem Silicium-auf-Isolator(SOI)-Substrat anstelle des aus Silicium bestehenden Halbleitersubstrats 100 gebildet werden. Bezugnehmend auf 7 wird dazu ein SOI-Substrat 200 hergerichtet. Das SOI-Substrat 200 beinhaltet ein Basissubstrat 210, eine vergrabene Schicht 220 aus Siliciumoxid und eine Siliciumschicht 230. Das SOI-Substrat 200 kann durch Bonden von zwei Wafern oder Implantieren von Sauerstoff in einen Wafer unter Verwendung von Ionenimplantation gebildet werden. 7 FIG. 12 is a cross-sectional view of a high-integration semiconductor device according to a third embodiment of the invention. FIG. This may be on a silicon on insulator (SOI) substrate instead of the silicon substrate 100 be formed. Referring to 7 becomes an SOI substrate 200 prepared. The SOI substrate 200 includes a base substrate 210 a buried layer 220 of silicon oxide and a silicon layer 230 , The SOI substrate 200 can be formed by bonding two wafers or implanting oxygen into a wafer using ion implantation.

Als nächstes werden die Gateelektrode 110 und der Source- sowie der Drainbereich 150a und 150b sequentiell in dem SOI-Substrat 200 in der gleichen Weise gebildet, wie oben zur ersten Ausführungsform der Erfindung beschrieben. Da die Siliciumschicht 230 des SOI-Substrats 200 die gleichen Eigenschaften wie das Halbleitersubstrat 100 der ersten Ausführungsform der Erfindung aufweist, kann das hochintegrierte Halb leiterbauelement mittels der gleichen Prozesse hergestellt werden, wie oben zur ersten Ausführungsform der Erfindung beschrieben.Next, the gate electrode 110 and the source and drain regions 150a and 150b sequentially in the SOI substrate 200 formed in the same manner as described above for the first embodiment of the invention. Because the silicon layer 230 of the SOI substrate 200 the same properties as the semiconductor substrate 100 According to the first embodiment of the invention, the highly integrated semiconductor device can be manufactured by means of the same processes as described above for the first embodiment of the invention.

Gemäß der dritten Ausführungsform der Erfindung sind die Unterseiten des Sourcebereichs 150a und des Drainbereichs 150b um einen vorgegebenen Abstand von der vergrabenen Schicht 220 aus Siliciumoxid getrennt. Die Unterseiten des Sourcebereichs 150a und des Drainbereichs 150b können jedoch alternativ auch mit der vergrabenen Schicht 220 aus Siliciumoxid in Kontakt sein.According to the third embodiment of the invention, the bottoms of the source region 150a and the drain region 150b by a predetermined distance from the buried layer 220 separated from silica. The subpages of the source area 150a and the drain region 150b however, alternatively, with the buried layer 220 be in contact with silicon oxide.

Das hochintegrierte Halbleiterbauelement der dritten Ausführungsform kann die gleichen Effekte erzielen wie jene der vorigen Ausführungsformen und reduziert des Weiteren einen durch einen parasitären Widerstand verursachten Latch-up-Effekt.The highly integrated semiconductor device of the third embodiment can achieve the same effects as those of the previous embodiments and further reduces one caused by parasitic resistance Latch-up.

8 ist eine Querschnittansicht eines hochintegrierten Halbleiterbauelements gemäß einer vierten Ausführungsform der Erfindung. Um den Widerstand des Sourcebereichs 150a und des Drainbereichs 150b zu reduzieren, wird in diesem Beispiel eine zweite Silicidschicht 170 auf einem vorgegebenen Teil des Sourcebereichs 150a und des Drainbereichs 150b gebildet. 8th FIG. 10 is a cross-sectional view of a high-integration semiconductor device according to a fourth embodiment of the invention. FIG. To the resistance of the source region 150a and the drain region 150b to reduce, in this example, a second silicide layer 170 on a given part of the source area 150a and the drain region 150b educated.

Dazu wird nach der Bildung des selbstjustierten Abstandshalters 165 entlang der Seitenwände des Offset-Abstandshalters 115, der entlang der Seitenwände der Gateelektrode 110 in der gleichen Weise gebildet wird, wie oben zur zweiten Ausführungsform beschrieben, eine nicht gezeigte zweite Übergangsmetallschicht auf der resultierenden Struktur des hochintegrierten Halbleiterbauelements gebildet. Die zweite Übergangsmetallschicht kann im Material gleich sein wie die erste Übergangsmetallschicht oder sich von ihr unterscheiden. Die zweite Übergangsmetallschicht kann zum Beispiel aus Titan, Kobalt, Nickel oder Platin bestehen. Als nächstes wird der Teil des Halbleitersubstrats 100, auf dem die zweite Übergangsmetallschicht ausgebildet ist, bei einer vorgegebenen Temperatur thermisch behandelt, um die zweite Silicidschicht 170 zu bilden. Hierbei kann der thermische Prozessschritt einmal oder zweimal in Abhängigkeit von dem Metall der Übergangsmetallschicht durchgeführt werden, analog wie bei der ersten Ausführungsform der Erfindung.This is done after the formation of the self-aligned spacer 165 along the sidewalls of the offset spacer 115 passing along the sidewalls of the gate electrode 110 is formed in the same manner as described above for the second embodiment, a second transition metal layer, not shown, formed on the resulting structure of the large scale integrated semiconductor device. The second transition metal layer may be the same in material as the first transition metal layer or different from it. The second transition metal layer may be, for example, titanium, cobalt, nickel or platinum. Next, the part of the semiconductor substrate becomes 100 on which the second transition metal layer is formed, thermally treated at a predetermined temperature to the second silicide layer 170 to build. In this case, the thermal process step can be carried out once or twice depending on the metal of the transition metal layer, analogous to the first embodiment of the invention.

Die zweite Silicidschicht 170 wird auf der Gateelektrode 110 und den stark dotierten Bereichen 140a und 140b des Sourcebereichs 150a und des Drainbereichs 150b gebildet, die durch den selbstjustierten Abstandshalter 165 freigelegt sind. Aufgrund der zweiten Silicidschicht 170 ist eine Gesamtsilicidschicht 175, welche die erste Silicidschicht 160 und die zweite Silicidschicht 170 beinhaltet, auf der Gateelektrode 110 dicker als die erste Silicidschicht 160 und weist auf dem Sourcebereich 150a und dem Drainbereich 150b eine gestufte Form auf.The second silicide layer 170 is on the gate electrode 110 and the heavily doped areas 140a and 140b of the source area 150a and the drain region 150b formed by the self-aligned spacer 165 are exposed. Due to the second silicide layer 170 is a total silicide layer 175 containing the first silicide layer 160 and the second silicide layer 170 includes, on the gate electrode 110 thicker than the first silicide layer 160 and points to the source area 150a and the drain area 150b a stepped shape.

Da die zweite Silicidschicht 170 auf der Gateelektrode 110, dem Sourcebereich 150a und dem Drainbereich 150 gebildet wird, ist der Widerstand der Gateelektrode 110, des Sourcebereichs 150a und des Drainbereichs 150b weiter reduziert.Because the second silicide layer 170 on the gate electrode 110, the source region 150a and the drain region 150 is formed, the resistance of the gate electrode 110 , the source area 150a and the drain region 150b further reduced.

Wie vorstehend beschrieben, ist die Silicidschicht mit der ausreichenden Dicke, um als ohmsche Kontaktschicht zu fungieren, gleichmäßig auf den LDD-Bereichen ausgebildet. Demgemäß ist ein Kontaktwiderstand nicht erhöht, selbst wenn die LDD-Bereiche aufgrund einer aus der Bildung der Kontaktöffnung resultierenden Fehljustierung freigelegt sind. Außerdem ist eine ausreichende Kontaktierungstoleranz des hochintegrierten Halbleiterbauelements sichergestellt, da die LDD-Bereiche als Kontaktfläche verwendet werden können.As As described above, the silicide layer is sufficient Thickness to act as ohmic contact layer, evenly on the LDD areas formed. Accordingly, a contact resistance not increased, even if the LDD areas due to a resulting from the formation of the contact opening Maladjustment are exposed. In addition, a sufficient Contacting tolerance of the highly integrated semiconductor device ensured because the LDD areas used as the contact area can be.

Außerdem ist der Widerstand der LDD-Bereiche reduziert und es wird verhindert, dass ein parasitärer Widerstand zunimmt, da die Silicid schicht mit der vorgegebenen Dicke auf den LDD-Bereichen mit der relativ geringen Störstellenkonzentration ausgebildet ist.Besides that is the resistance of the LDD areas is reduced and it is prevented that a parasitic Resistance increases because the silicide layer with the given thickness on the LDD regions with the relatively low impurity concentration is trained.

Da der Sourcebereich und der Drainbereich in der SEG-Schicht ausgebildet sind, die sich von dem Substrat erhebt, wird eine ausreichende Übergangstiefe erzielt. Demzufolge kann eine ausreichende Menge an Silicium während der Bildung der Silicidschicht bereitgestellt werden, wobei der Sourcebereich und der Drainbereich mit der vorgegebenen Tiefe gewährleistet sind, wodurch ein Übergangsleckstrom reduziert wird.There the source region and the drain region are formed in the SEG layer which rises from the substrate will have a sufficient junction depth achieved. Consequently, a sufficient amount of silicon during the Formation of the silicide layer can be provided, wherein the source region and ensures the drainage area with the predetermined depth are, creating a transient leakage current is reduced.

Claims (22)

Hochintegriertes Halbleiterbauelement mit – einem Halbleitersubstrat (100) mit einem Sourcebereich und einem Drainbereich (150a, 150b), von denen wenigstens einer einen schwach dotierten Bereich und einen stark dotierten Bereich (130a, 130b, 140a, 140b) umfasst, – einer Gateelektrode (110), die auf einem vorgegebenen Bereich des Halbleitersubstrats angeordnet ist, und – einer Silicidschicht (160), die auf der Gateelektrode und wenigstens dem stark dotierten Bereich des Sourcebereichs und/oder des Drainbereichs ausgebildet ist, dadurch gekennzeichnet, dass – eine epitaxiale Schicht (120) auf vorgegebenen Bereichen des Halbleitersubstrats (100) beidseits der Gateelektrode (110) derart angeordnet ist, dass die Gateelektrode um eine vorgegebene Tiefe (d) in der epitaxialen Schicht vertieft ist, – der Sourcebereich und der Drainbereich (150a, 150b) in der epitaxialen Schicht und vorgegebenen oberen Bereichen des Halbleitersubstrats unterhalb der epitaxialen Schicht ausgebildet sind, – ein Offset-Abstandshalter (115) entlang wenigstens einer Seitenwand der Gateelektrode ausgebildet ist und die Gateelektrode von dem Sourcebereich und dem Drainbereich isoliert und – die Silicidschicht (160) auch auf dem schwach dotierten Bereich des Sourcebereichs und/oder des Drainbereichs ausgebildet ist.Highly integrated semiconductor device with - a semiconductor substrate ( 100 ) having a source region and a drain region ( 150a . 150b ), at least one of which has a lightly doped region and a heavily doped region ( 130a . 130b . 140a . 140b ), - a gate electrode ( 110 ) disposed on a predetermined region of the semiconductor substrate, and - a silicide layer ( 160 ) formed on the gate electrode and at least the heavily doped region of the source region and / or the drain region, characterized in that - an epitaxial layer ( 120 ) on predetermined regions of the semiconductor substrate ( 100 ) on both sides of the gate electrode ( 110 ) is arranged such that the gate electrode is recessed by a predetermined depth (d) in the epitaxial layer, - the source region and the drain region ( 150a . 150b ) are formed in the epitaxial layer and predetermined upper regions of the semiconductor substrate below the epitaxial layer, - an offset spacer ( 115 ) is formed along at least one side wall of the gate electrode, and the gate electrode is isolated from the source region and the drain region, and - the silicide layer ( 160 ) is also formed on the lightly doped region of the source region and / or the drain region. Hochintegriertes Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die epitaxiale Schicht eine Siliciumschicht und/oder eine Silicium-Germanium-Schicht beinhaltet.Highly integrated semiconductor device according to claim 1, characterized in that the epitaxial layer is a silicon layer and / or a silicon germanium layer. Hochintegriertes Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die epitaxiale Schicht eine Dicke im Bereich von ungefähr 25nm bis 35nm aufweist.Highly integrated semiconductor device according to claim 1 or 2, characterized in that the epitaxial layer a Thickness in the range of about 25nm to 35nm. Hochintegriertes Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Sourcebereich und/oder der Drainbereich eine Tiefe im Bereich von 80nm bis 100nm aufweist.Highly integrated semiconductor device according to one the claims 1 to 3, characterized in that the source region and / or the drain region has a depth in the range of 80nm to 100nm. Hochintegriertes Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Offset-Abstandshalter nur eine minimale Dicke aufweist, die notwendig, ist, um leitfähige Schichten voneinander zu isolieren.Highly integrated semiconductor device according to one the claims 1 to 4, characterized in that the offset spacer only has a minimum thickness, which is necessary to conductive layers isolate each other. Hochintegriertes Halbleiterbauelement nach Anspruch 5, dadurch gekennzeichnet, dass der Offset-Abstandshalter eine Dicke im Bereich von 15nm bis 25nm aufweist.Highly integrated semiconductor device according to claim 5, characterized in that the offset spacer has a thickness ranging from 15nm to 25nm. Hochintegriertes Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Silicidschicht dünner als die epitaxiale Schicht ist.Highly integrated semiconductor device according to one the claims 1 to 6, characterized in that the silicide layer thinner than the epitaxial layer is. Hochintegriertes Halbleiterbauelement nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Silicidschicht aus einem Metall besteht, das aus der Gruppe ausgewählt ist, die aus Titan, Kobalt, Nickel und Platin und beliebigen Kombinationen dieser Metalle besteht.Highly integrated semiconductor device according to one the claims 1 to 7, characterized in that the silicide layer of a Metal selected from the group consisting of titanium, cobalt, Nickel and platinum and any combination of these metals. Hochintegriertes Halbleiterbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass das Halbleitersubstrat ein Silicium-auf-Isolator-Substrat ist.Highly integrated semiconductor device according to one the claims 1 to 8, characterized in that the semiconductor substrate a Silicon on insulator substrate is. Hochintegriertes Halbleiterbauelement nach einem der Ansprüche 1 bis 9, gekennzeichnet durch einen selbstjustierten Abstandshalter, der entlang von Seitenwänden des Offset-Abstandshalters ausgebildet ist.Highly integrated semiconductor device according to one the claims 1 to 9, characterized by a self-aligned spacer, along side walls is formed of the offset spacer. Hochintegriertes Halbleiterbauelement nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass ein isolierender Abstandshalter (165) entlang beider Seiten des Offset-Abstandshalters ausgebildet ist und ein Teil (170) der Silicidschicht (175), der auf dem stark dotierten Bereich ausgebildet ist, dicker als ein Teil (160) der Silicidschicht ist, der auf dem schwach dotierten Bereich ausgebildet ist.Highly integrated semiconductor component according to one of Claims 1 to 10, characterized in that an insulating spacer ( 165 ) along both sides of the offset spacer is formed and part ( 170 ) of the silicide layer ( 175 ), which is formed on the heavily doped region, thicker than a part ( 160 ) of the silicide layer formed on the lightly doped region. Verfahren zur Herstellung eines hochintegrierten Halbleiterbauelements, gekennzeichnet durch folgende Schritte: – Bilden einer Gateelektrode (110) auf einem Halbleitersubstrat (100), – Bilden eines Offset-Abstandshalters (115) entlang wenigstens einer Seitenwand der Gateelektrode, – Aufwachsen von vorgegebenen Bereichen des Halbleitersubstrats auf den beiden Seiten der Gateelektrode bis zu einer vorgegebenen Dicke (d), um eine selektiv epitaxial aufgewachsene Schicht (120) zu bilden, – Bilden eines Sourcebereichs und eines Drainbereichs (150a, 150b) in den vorgegebenen Aufwachsbereichen des Halbleitersubstrats auf den beiden Seiten der Gateelektrode derart, dass der Sourcebereich und/oder der Drainbereich einen schwach dotierten Bereich und einen stark dotierten Bereich beinhaltet, und – Bilden einer Silicidschicht (160) auf der Gateelektrode, dem Sourcebereich und dem Drainbereich, wobei sie auf dem schwach dotierten Bereich und dem stark dotierten Bereich des Source- und/oder des Drainbereichs ausgebildet ist.Method for producing a highly integrated semiconductor component, characterized by the following steps: - forming a gate electrode ( 110 ) on a semiconductor substrate ( 100 ), - forming an offset spacer ( 115 along at least one side wall of the gate electrode, growth of predetermined regions of the semiconductor substrate on the two sides of the gate electrode up to a predetermined thickness (d), around a selectively epitaxially grown layer ( 120 ), - forming a source region and a drain region ( 150a . 150b ) in the predetermined growth areas of the semiconductor substrate on both sides of the gate electrode such that the source region and / or the drain region includes a lightly doped region and a heavily doped region, and - forming a silicide layer ( 160 ) on the gate electrode, the source region and the drain region, being formed on the lightly doped region and the heavily doped region of the source and / or drain region. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Offset-Abstandshalter nur eine minimale Dicke aufweist, die notwendig ist, um leitfähige Schichten voneinander zu isolieren.Method according to claim 12, characterized in that that the offset spacer has only a minimal thickness, which is necessary to be conductive Isolate layers from each other. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass das Bilden des Offset-Abstandshalters folgende Schritte beinhaltet: – Reoxidieren der Gateelektrode und des Halbleitersubstrats, – Aufbringen einer isolierenden Schicht auf der resultierenden Struktur bis zu einer vorgegebenen Dicke und – anisotropes Ätzen der isolierenden Schicht.Method according to claim 12 or 13, characterized in that the formation of the offset spacer includes the following steps: - Reoxidize the gate electrode and the semiconductor substrate, - Apply an insulating layer on the resulting structure up to a predetermined thickness and Anisotropic etching of the insulating layer. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass das Bilden des Sourcebereichs und des Drainbereichs folgende Schritte beinhaltet: – Implantieren von Störstellen geringer Konzentration in die vorgegebenen Bereiche des Halbleitersubstrats auf den beiden Seiten der Gateelektrode, um die schwach dotierten Bereiche zu bilden, – Bilden eines Abstandshalters für die schwach dotierten Bereiche entlang von Seitenwänden der Gateelektrode, – Implantieren von Störstellen hoher Konzentration in vorgegebene Bereiche des Halbleitersubstrats zur Bildung der stark dotierten Bereiche derart, dass der Abstandshalter für die schwach dotierten Bereiche zwischen den stark dotierten Bereichen und der Gateelektrode angeordnet ist, und – Entfernen des Abstandshalters für die schwach dotierten Bereiche.Method according to one of claims 12 to 14, characterized that forming the source region and the drain region comprises the following steps includes: - Implant of impurities low concentration in the predetermined areas of the semiconductor substrate on the two sides of the gate electrode to the weakly doped To form areas - Form a spacer for the weakly doped regions along sidewalls of the Gate electrode, - Implant of impurities high concentration in predetermined areas of the semiconductor substrate to form the heavily doped regions such that the spacer for the weak doped areas between the heavily doped areas and the Gate electrode is arranged, and - Remove the spacer for the weakly doped areas. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass das Bilden des Sourcebereichs und des Drainbereichs und das Bilden der Silicidschicht folgende Schritte beinhaltet: – Implantieren von Störstellen geringer Konzentration in die vorgegebenen Bereiche des Halbleitersubstrats auf den beiden Seiten der Gateelektrode, um die schwach dotierten Bereiche zu bilden, – Bilden der Silicidschicht auf den schwach dotierten Bereichen, – Bilden eines isolierenden Abstandshalters entlang von Seitenwänden der Gateelektrode und – Implantieren von Störstellen hoher Konzentration in vorgegebene Bereiche des Halbleitersubstrats, um stark dotierte Bereiche derart zu bilden, dass der isolierende Abstandshalter zwischen den stark dotierten Bereichen und dem Halbleitersubstrat angeordnet ist.Method according to one of claims 12 to 14, characterized in that forming the source region and the drain region and the Forming the silicide layer involves the following steps: - Implant of impurities low concentration in the predetermined areas of the semiconductor substrate on the two sides of the gate electrode to the weakly doped To form areas - Form the silicide layer on the weakly doped regions, - Form an insulating spacer along sidewalls of the Gate electrode and - Implant of impurities high concentration in predetermined areas of the semiconductor substrate, to form heavily doped regions such that the insulating Spacer between the heavily doped regions and the semiconductor substrate is arranged. Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass das Bilden der Silicidschicht folgende Schritte beinhaltet: – Aufbringen einer Übergangsmetallschicht auf die resultierende Struktur des Halbleitersubstrats mit den darin ausgebildeten Source- und Drainbereichen und der Gateelektrode, – thermisches Behandeln der Übergangsmetallschicht zur Bildung der Silicidschicht und – Entfernen von verbliebenen Teilen der Übergangsmetallschicht.Method according to one of claims 12 to 16, characterized the formation of the silicide layer comprises the following steps: - Apply a transition metal layer on the resulting structure of the semiconductor substrate with the therein formed source and drain regions and the gate electrode, - thermal Treating the transition metal layer to form the silicide layer and - Remove remaining ones Parts of the transition metal layer. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass die Übergangsmetallschicht aus einem Metall besteht, das aus der Gruppe ausgewählt ist, die aus Titan, Kobalt, Nickel und Platin und beliebigen Kombinationen dieser Metalle besteht.Method according to claim 17, characterized in that that the transition metal layer consists of a metal selected from the group made of titanium, cobalt, nickel and platinum and any combination consists of these metals. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Übergangsmetallschicht aus einem Metall besteht, das Titan und Kobalt beinhaltet, und die thermische Behandlung folgende Schritte beinhaltet: – erstes thermisches Behandeln der Übergangsmetallschicht bei einer Temperatur von 350°C bis 600°C und – zweites thermisches Behandeln der im ersten Schritt thermisch behandelten Übergangsmetallschicht bei einer Temperatur von 500°C bis 900°C.Method according to claim 18, characterized that the transition metal layer is made of a metal containing titanium and cobalt, and the thermal treatment includes the following steps: - first thermally treating the transition metal layer at a temperature of 350 ° C up to 600 ° C and - second thermally treating the transition metal layer thermally treated in the first step at a temperature of 500 ° C up to 900 ° C. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Übergangsmetallschicht aus Nickel besteht und die thermische Behandlung der Übergangsmetallschicht eine solche bei einer Temperatur von 350°C bis 600°C beinhaltet.Method according to claim 18, characterized that the transition metal layer consists of nickel and the thermal treatment of the transition metal layer such at a temperature of 350 ° C to 600 ° C includes. Verfahren nach einem der Ansprüche 12 bis 20, weiter gekennzeichnet durch die Bildung eines selbstjustierten Abstandshalters entlang von Seitenwänden des Offset-Abstandshalters nach der Bildung der Silicidschicht.Method according to one of claims 12 to 20, further characterized through the formation of a self-aligned spacer along from side walls of the offset spacer after the formation of the silicide layer. Verfahren nach einem der Ansprüche 12 bis 21, dadurch gekennzeichnet, dass das Bilden der Silicidschicht die Bildung einer ersten Silicidschicht auf der Gateelektrode, dem Sourcebereich und dem Drainbereich und die Bildung einer zweiten Silicidschicht auf vorgegebenen Bereichen der ersten Silicidschicht auf den beiden Seiten des Offset-Abstandshalters und auf der Gateelektrode beinhaltet.Method according to one of claims 12 to 21, characterized forming the silicide layer comprises forming a first silicide layer on the gate electrode, the source region and the drain region and the formation of a second silicide layer on predetermined areas the first silicide layer on both sides of the offset spacer and on the gate electrode.
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