DE102004040449B4

DE102004040449B4 - Automatisierungseinrichtung mit einer CPU- und einer Master-Einheit

Info

Publication number: DE102004040449B4
Application number: DE200410040449
Authority: DE
Inventors: Joachim Koppers; Josef Ritzer
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 2004-08-20
Filing date: 2004-08-20
Publication date: 2009-02-26
Anticipated expiration: 2024-08-21
Also published as: DE102004040449A1

Abstract

Automatisierungseinrichtung mit einer CPU-Einheit (3, 12) und mit einer mit einem Speicher (14) versehenen Master-Einheit (4, 13), an welche Slave-Einheiten (5, 6, 7, 16) anschließbar sind, wobei
– der Speicher (14) einen Prozessperipherie-Eingangsdatenbereich (PE) aufweist, in welchem durch die Master-Einheit (4, 13) Prozess-Eingangsdaten hinterlegbar sind, auf welche die CPU-Einheit (3, 12) während eines Lesezyklus lesend zugreift,
– der Speicher (14) einen Prozessperipherie-Ausgangsdatenbereich (PA) aufweist, auf welchen die CPU-Einheit (3, 12) während eines Schreibzugriffs schreibend zugreift und in welchen Prozess-Ausgangsdaten hinterlegbar sind, welche die Master-Einheit (4, 13) den Slave-Einheiten (5, 6, 7, 16) übermittelt,
– die Automatisierungseinrichtung (1, 9) eine Datenpufferung aufweist,
dadurch gekennzeichnet, dass während einer Hochlaufsynchronisationsphase der CPU-Einheit (3, 12) die im Prozessperipherie-Ausgangsdatenbereich (PA) gepufferten Prozess-Ausgangsdaten übermittelt werden, indem
– die Master-Einheit (4, 13) die im Prozessperipherie-Ausgangsdatenbereich (PA) hinterlegten gepufferten Daten in den Prozessperipherie-Eingangsdatenbereich (PE) einträgt, und
die CPU-Einheit (3, 12) die gepufferten...

Description

Die Erfindung betrifft eine Automatisierungseinrichtung gemäß dem Oberbegriff des Anspruchs 1.
Aus dem Siemens-Katalog ST 70, Kapitel 1 und 12, Ausgabe 2003 ist eine Automatisierungseinrichtung mit einer so genannten „Dezentralen Peripherie" bekannt. Diese „Dezentrale Peripherie" ist für dezentrale Lösungen von Automatisierungsaufgaben im Bereich der Fertigungs-, der Prozess- sowie Verfahrenstechnik vorgesehen und umfasst gewöhnlich unterschiedliche, mit mehreren Slave-Baugruppen versehene Peripheriegeräte, die über einen Bus mit einer Master-Einheit verbunden sind. Dabei ist die Master-Einheit gewöhnlich eine Master-Baugruppe, die Bestandteil einer mit mindestens einer CPU- und weiteren Funktionsbaugruppen versehenen leistungsstarken speicherprogrammierbaren Steuerung zur Lösung komplexerer Automatisierungsaufgaben ist.
An die Slave-Baugruppen einer Slave-Einheit sind Aktoren und/oder Sensoren anschließbar, wobei von den Sensoren übermittelte Prozessperipherie-Eingangsdaten in den Slave-Einheiten hinterlegbar sind und wobei den Aktoren von den Slave-Einheiten Prozessperipherie-Ausgangsdaten zuführbar sind, welche die Master-Baugruppe den Slave-Einheiten übermittelt. Eine wesentliche Aufgabe der Master-Baugruppe besteht sowohl darin, die Prozessperipherie-Eingangsdaten als Abbild einer übergeordneten CPU einer speicherprogrammierbaren Steuerung zu übermitteln, als auch darin, das Abbild der Prozessperipherie-Ausgangsdaten, welches die übergeordnete CPU der Master-Baugruppe zuführt, zu verarbeiten und den Slave-Einheiten als Prozessperipherie-Ausgangsdaten zu übertragen. Die übergeordnete CPU bearbeitet das Abbild der Prozessperipherie-Eingangsdaten und das Abbild der Prozessperipherie-Ausgangsdaten zyklisch während eines Bearbeitungs-Zeitinter valls, wobei dieses Bearbeitungs-Zeitintervall (Bearbeitungszyklus) im Wesentlichen mit einem Masterzugriffs-Zeitintervall (Masterzyklus) der Master-Baugruppe abgestimmt ist.
Während dieses Masterzugriffs-Zeitintervalls greift die Master-Baugruppe während eines Steuerbetriebs lesend und/oder schreibend auf alle am Bus angeschlossenen Slave-Einheiten zu. Dabei übermittelt die Master-Einheit zyklisch jeder Slave-Einheit die den jeweiligen Slave-Einheiten zugehörigen Prozessperipherie-Ausgangsdaten, wobei das Masterzugriffs-Zeitintervall im Wesentlichen durch die Anzahl der an den Bus angeschlossenen Slave-Einheiten bestimmt ist. Als Antwort auf die Übermittlung der Prozessperipherie-Ausgangsdaten greift jede Slave-Einheit während eines jeweils slave-spezifischen Slavezugriffs-Zeitintervalls schreibend auf den Bus zu, wodurch jede Slave-Einheit ihre Prozessperipherie-Ausgangsdaten der Master-Baugruppe übermittelt.
Jede Master-Baugruppe ist mit einem Speicher versehen, in welchem die Prozessperipherie-Eingangs- und -Ausgangsdaten hinterlegt sind. Dabei greift die CPU-Baugruppe der speicherprogrammierbaren Steuerung während eines Lesezyklus auf einen Prozessperipherie-Eingangsdatenbereich des Speichers zu, dagegen während eines Schreibzugriffs auf einen Prozessperipherie-Ausgangsdatenbereich dieses Speichers. Diese Ein- und Ausgangsdatenbereiche sind gleich groß und liegen adressmäßig „übereinander", was bedeutet, der Eingangsdatenbereich kann von der CPU-Baugruppe nur gelesen und der Ausgangsdatenbereich kann von der CPU-Baugruppe nur beschrieben werden.
Um zu vermeiden, dass Daten durch einen Netzausfall verloren gehen, ist die mit der CPU-Baugruppe, der Master-Baugruppe und weiteren Funktionsbaugruppen versehene speicherprogrammierbare Steuerung mit einer Batteriepufferung versehen, welche die Baugruppen mit den erforderlichen Spannungen und Strömen versorgt.
Es kann nun vorkommen, dass die Master-Baugruppe während des Steuerbetriebs in einen STOP- oder Störzustand übergeht und daher der Steuerbetrieb unterbrochen wird. Der Steuerbetrieb wird z. B. dann unterbrochen, wenn die CPU defekt ist und ausgetauscht werden muss. Im Hinblick auf die Prozessperipherie-Ausgänge ist nach dem Austausch der CPU kein „stoßfreier" Warmstart möglich, da die neue CPU nach einem Wechsel von einem Zustand „STOP" in einen Zustand „RUN" die aktuellen Prozessperipherie-Ausgangsdaten nicht kennt. In der neuen CPU ist lediglich das Steuerprogramm mit vorgegebenen Prozessperipherie-Ausgangswerten hinterlegt. Diese vorgegebenen Prozessperipherie-Ausgangswerte stimmen gewöhnlich nicht mit den aktuellen Prozessperipherie-Ausgangswerten überein, wodurch die vorgegebenen Prozessperipherie-Ausgangswerte während eines Einschwingvorgangs eingeregelt werden müssen.
DE 44 33 013 A1 offenbart eine Automatisierungseinrichtung mit einer CPU-Einheit, einer Master-Einheit und mehreren Slave-Einheiten, wobei Prozessdaten zweimal unabhängig voneinander abgelegt und verwaltet werden.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Automatisierungseinrichtung der eingangs genannten Art zu schaffen, welche einen Austausch einer CPU erlaubt, ohne dass sich dieser Austausch störend auf Prozessperipherie-Ausgänge auswirkt.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Maßnahmen gelöst.
Vorteilhaft ist, dass ein Wiederanlauf der Steuerung „stoßfrei" im Hinblick auf die Prozessperipherie-Ausgänge erfolgt, wodurch Einschwingvorgänge vermieden werden.
In einer Ausgestaltung der Erfindung ist vorgesehen, dass die CPU-Einheit gepufferte Projektierungsdaten der Automatisierungseinrichtung mit in einem Speicher der CPU-Einheit hinterlegten Projektierungsdaten vergleicht, wobei für den Fall, dass diese Daten nicht übereinstimmen, die CPU-Einheit die gepufferten Daten des Prozessperipherie-Eingangsdatenbereiches nicht ausliest. Falls die Projektierungsdaten unterschiedlich sind, ist es im Hinblick auf die Prozess-Ausgänge nicht erforderlich, der CPU-Einheit die aktuellen Prozess-Ausgangsdaten zu übermitteln. In diesem Fall ist ein Abgleich nicht erforderlich, wodurch die Dauer der Hochlaufsynchronisation verkürzt werden kann.
Anhand der Zeichnung, in der ein Ausführungsbeispiel der Erfindung veranschaulicht ist, werden im Folgenden die Erfindung sowie Ergänzungen und Weiterbildungen näher beschrieben und erläutert.
Es zeigen:
1 und 2 eine Automatisierungseinrichtung.
Es wird zunächst auf 2 verwiesen, in welcher eine an sich bekannte Automatisierungseinrichtung 1 dargestellt ist. Bestandteile dieser Automatisierungseinrichtung zur Steuerung eines technischen Prozesses sind eine speicherprogrammierbare Steuerung 2 mit einer CPU-Einheit 3 und einer Master-Einheit 4 sowie drei dezentrale Peripheriegeräte in Form von Slave-Einheiten 5, 6, 7. Diese Slave-Einheiten 5, 6, 7 sind über einen Bus 8 mit der speicherprogrammierbaren Steuerung 2 verbunden und weisen jeweils eine Kopfbaugruppe 5a, 6a, 7a auf, über welche die Master-Einheit 4 auf Slave-Baugruppen der Slave-Einheiten 5, 6, 7 lesend und/oder schreibend zugreift. Die Slave-Einheit 6 ist mit drei Slave-Baugruppen 6b, 6c, 6d bestückt, die Slave-Einheiten 5, 7 dagegen jeweils nur mit zwei Slave-Baugruppen 5b, 5c, 7b, 7c. Weitere Bestandteile der Automatisierungseinrichtung 1, wie z. B. weitere Analogein-/ausgabe-Baugruppen, Digitalein-/ausgabe-Baugruppen oder sonstige Funktionsbaugruppen der speicherprogrammierbaren Steuerung 2, sind für die Erläuterung der Erfindung ohne Bedeutung und daher nicht dargestellt.
Im Folgenden wird auf 1 verwiesen, in welcher eine weitere Automatisierungseinrichtung dargestellt ist. Um zu vermeiden, dass Daten durch einen Netzausfall verloren gehen, weist eine speicherprogrammierbare Steuerung 10 einer Automatisierungseinrichtung 9 eine Batteriepufferung 11 auf, welche eine CPU-Baugruppe 12, eine Master-Baugruppe 13 und weitere hier nicht dargestellte Funktions- und Speicherbaugruppen mit geeigneten für den Betrieb der Baugruppen erforderlichen Spannungen und Strömen versorgt. Die Master-Einheit 13 ist mit einem einen Prozessperipherie-Eingangsdatenbereich PE und einen Prozessperipherie-Ausgangsdatenbereich PA aufweisenden Speicher 14 versehen, auf welchen die CPU-Baugruppe 12 lesend oder schreibend zugreift. Während eines Lesezugriffs greift die CPU-Baugruppe 12 lesend auf den Prozessperipherie-Eingangsdatenbereich PE zu, in welchem die Master-Baugruppe 13 Prozess-Eingangsdaten von Slave-Baugruppen einer dezentralen Peripherie 16 hinterlegt, die über einen Bus 15 mit der speicherprogrammierbaren Steuerung 10 verbunden ist. Die Master-Baugruppe 13 fragt dazu während eines Abfrage-Zeitintervalls zunächst die Prozess-Eingänge ab und schreibt schließlich die Prozessdaten von an die Eingänge angeschlossenen Sensoren in den Prozessperipherie-Eingangsdatenbereich PE ein.
Während eines Schreibzugriffs greift die CPU-Baugruppe 12 schreibend auf den Prozessperipherie-Ausgangsdatenbereich PA zu und hinterlegt in diesen Bereich Prozess-Ausgangsdaten. Diese sind zur Ansteuerung von an Ausgängen der Slave-Baugruppen angeschlossenen Aktoren vorgesehen, wobei die Master-Einheit 13 diese Ausgangsdaten während eines Ausgabe-Zeitintervalls den Ausgängen der Slave-Baugruppen übermittelt.
Es kann nun vorkommen, dass aufgrund einer Störung die Steuerung von einem Zustand „RUN" in einen STOP-Zustand wechselt und die CPU-Baugruppe 12 ausgetauscht werden muss. Die Batteriepufferung 11, welche zur Pufferung von Daten während eines Netzausfalls vorgesehen ist, wird dazu genutzt, einen Austausch der CPU-Baugruppe während eines unterbrochenen Steuervorgangs zu ermöglichen, ohne dass sich dieser Austausch störend auf Prozessperipherie-Ausgänge auswirkt. Dabei werden nach einem Austausch der CPU-Baugruppe 12 während einer Hochlaufsynchronisationsphase, während der die Baugruppen der Automatisierungseinrichtung 1 ihre Betriebsbereitschaft anzeigen, der neuen CPU-Baugruppe die im Prozessperipherie- Ausgangsdatenbereich PA gepufferten, vor dem Wechsel in den STOP-Zustand aktuellen Prozess-Ausgangsdaten übermittelt, indem die Master-Baugruppe 13 die gepufferten Prozess-Ausgangsdaten zunächst in den Prozessperipherie-Eingangsdatenbereich PE einträgt (in der Zeichnung durch einen Pfeil dargestellt). Anschließend liest die neue CPU-Baugruppe während eines Lesezugriffs den Prozessperipherie-Eingangsdatenbereich PE aus. Dadurch stehen der neuen CPU-Baugruppe nach der Hochlaufsynchronisation die vor der Störung aktuellen Prozess-Ausgangsdaten PA bereit, welche die CPU-Baugruppe nach einem Übergang der Steuerung von dem Zustand „STOP" in den Zustand „RUN" in den Prozessperipherie-Ausgangsdatenbereich PA während eines Schreibzugriffs einträgt.
Für den Fall, dass in einem Speicher der neuen CPU-Baugruppe Projektierungsdaten hinterlegt sind, welche mit gepufferten Projektierungsdaten einer Speicherbaugruppe der Steuerung nicht übereinstimmen, werden die vor der Störung im Prozessperipherie-Ausgangsdatenbereich PA der Master-Baugruppe gepufferten Prozess-Ausgangsdaten nicht in den Prozessperipherie-Eingangsdatenbereich PE eingetragen, welcher in diesem Fall die CPU-Baugruppe während einer Hochlaufsynchronisation auch nicht ausliest.

Claims

Automatisierungseinrichtung mit einer CPU-Einheit (3, 12) und mit einer mit einem Speicher (14) versehenen Master-Einheit (4, 13), an welche Slave-Einheiten (5, 6, 7, 16) anschließbar sind, wobei – der Speicher (14) einen Prozessperipherie-Eingangsdatenbereich (PE) aufweist, in welchem durch die Master-Einheit (4, 13) Prozess-Eingangsdaten hinterlegbar sind, auf welche die CPU-Einheit (3, 12) während eines Lesezyklus lesend zugreift, – der Speicher (14) einen Prozessperipherie-Ausgangsdatenbereich (PA) aufweist, auf welchen die CPU-Einheit (3, 12) während eines Schreibzugriffs schreibend zugreift und in welchen Prozess-Ausgangsdaten hinterlegbar sind, welche die Master-Einheit (4, 13) den Slave-Einheiten (5, 6, 7, 16) übermittelt, – die Automatisierungseinrichtung (1, 9) eine Datenpufferung aufweist, dadurch gekennzeichnet, dass während einer Hochlaufsynchronisationsphase der CPU-Einheit (3, 12) die im Prozessperipherie-Ausgangsdatenbereich (PA) gepufferten Prozess-Ausgangsdaten übermittelt werden, indem – die Master-Einheit (4, 13) die im Prozessperipherie-Ausgangsdatenbereich (PA) hinterlegten gepufferten Daten in den Prozessperipherie-Eingangsdatenbereich (PE) einträgt, und die CPU-Einheit (3, 12) die gepufferten Daten des Prozessperipherie-Eingangsdatenbereiches (PE) ausliest.
Automatisierungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die CPU-Einheit (3, 12) gepufferte Projektierungsdaten der Automatisierungseinrichtung (1, 9) mit in einem Speicher der CPU-Einheit (3, 12) hinterlegten Projektierungsdaten vergleicht, wobei für den Fall, dass diese Daten nicht übereinstimmen, die CPU-Einheit (3, 12) die gepufferten Daten des Prozessperipherie-Eingangsdatenbereiches (PE) nicht ausliest.