DE102004036509B4 - Method for producing a trench transistor - Google Patents

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Abstract

Verfahren zum Herstellen eines Trenchtransistors, bei dem ausgehend von einem Halbleiterkörper (1), in dem mehrere, durch Mesagebiete (4) voneinander getrennte Trenches (2, 3) vorgesehen sind, die folgenden Schritten vorgenommen werden:
– ganzflächiges Abscheiden einer Gateisolationsschicht (11), die den Mesagebieten (4) zugehörige Oberflächenanteile des Halbleiterkörpers (1) und Innenwände der Trenches (2, 3) bedeckt, auf den Halbleiterkörper (1),
– Abscheiden einer Polysiliziumschicht (8) auf der Gateisolationsschicht (11),
– Rückätzen der Polysiliziumschicht (8), und
– Thermisches Aufoxidieren des oberen Teils der Polysiliziumschicht (8) unter Verwendung der Gateisolationsschicht (11) als Oxidationsbarriere, um eine thermische Oxidation der Mesagebiete (4) zu vermeiden, wobei die Rückätztiefe und das Ausmaß der Aufoxidation so aufeinander abgestimmt werden, dass innerhalb der Trenches (2, 3) verbleibendes Polysilizium durch den aufoxidierten Teil der Polysiliziumschicht (8) gegenüber einer aufzubringenden Kontaktierungsschicht ausreichend isoliert wird.Method for producing a trench transistor in which, starting from a semiconductor body (1) in which a plurality of trenches (2, 3) separated from each other by mesa regions (4) are provided, the following steps are carried out:
- Whole-surface deposition of a gate insulating layer (11), the mesa regions (4) associated surface portions of the semiconductor body (1) and inner walls of the trenches (2, 3) covered on the semiconductor body (1),
Depositing a polysilicon layer (8) on the gate insulation layer (11),
- Etching the polysilicon layer (8), and
- Thermal oxidation of the upper part of the polysilicon layer (8) using the gate insulation layer (11) as an oxidation barrier to avoid thermal oxidation of the Mesagebiete (4), wherein the etch depth and the extent of the oxidation are coordinated so that within the Trenches (2, 3) remaining polysilicon is sufficiently isolated by the aufoxidierten part of the polysilicon layer (8) relative to a contact layer to be applied.

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Figure 00000001

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Trenchtransistors aus einem Halbleiterkörper, in dem mehrere, wenigstens teilweise mit Feldisolationsschichten ausgekleidete, durch Mesagebiete voneinander getrennte Trenches vorgesehen sind.The The invention relates to a method for producing a trench transistor from a semiconductor body, in which several, at least partially with field insulation layers lined trenches separated by mesas are provided.

Ein grundlegendes Problem bei der Herstellung von Trenchtransistoren ist, Gateelektroden so innerhalb der Zellenfeldtrenches auszubilden, dass die Ausmaße bzw. die Positionierungen der Gateelektroden relativ zu den Zellenfeldtrenches innerhalb des gesamten Transistors möglichst homogen ausfallen. Prozessstreuungen treten insbesondere bei der Herstellung von Trenchtransistoren mit Dense-Trench-Architektur (Transistoren mit geringem Abstand zwischen den Zellenfeldtrenches) auf, da die ”Trench Open Area” (der Oberflächenanteil des Halbleiterkörpers, der beim Ätzen der Trenches freiliegt, d. h. geätzt wird) bei derartigen Transistoren relativ groß ist. Zellenfeldbereiche sowie Randbereiche des Trenchtransistors sind hiervon gleichermaßen betroffen.One fundamental problem in the production of trench transistors is to form gate electrodes so within the cell field trenches, that the dimensions or the positioning of the gate electrodes relative to the cell field trenches within the entire transistor as homogeneous as possible. Process variations occur in particular in the production of trench transistors with dense-trench architecture (transistors at close range between the cell field trenches), since the "Trench Open Area" (the surface portion of the The semiconductor body, when etching the trenches are exposed, d. H. etched is) is relatively large in such transistors. Cell field areas as well Edge regions of the trench transistor are affected equally.

Im Folgenden soll unter Bezugnahme auf 1 die oben beschriebene Problematik anhand eines Beispiels veranschaulicht werden.The following is intended with reference to 1 the problem described above will be illustrated by way of example.

1 zeigt einen Halbleiterkörper 1, in dem Zellenfeldtrenches 2 sowie Randtrenches 3 ausgebildet sind, wobei der linke Randtrench 3 sowohl als Zellenfeldtrench als auch als Randtrench fungiert. Die Zellenfeldtrenches 2 sowie die Randtrenches 3 sind durch Mesagebiete 4 voneinander getrennt. Innerhalb der Zellenfeldtrenches und der Randtrenches 3 sind Feldisolationsschichten 5 (verdickte Isolationsschichtbereiche) sowie Gateisolationsschichten 6 (verdünnte Isolationsschichtbereiche) vorgesehen. Innerhalb des linken Randtrenches 3 ist die rechte Seitenwand vollständig mit einer Feldisolationsschicht 5 ausgekleidet, im rechten Randtrench 3 sind beide Seitenwände vollständig mit einer Feldisolationsschicht 5 ausgekleidet. In den Zellenfeldtrenches 2 befinden sich die Feldisolationsschichten 5 im unteren Bereich der Trenches, die Gateisolationsschichten 6 befinden sich im oberen Bereich der Trenches. Um Gateelektroden bzw. Feldelektroden innerhalb der Zellenfeldtrenches 2 sowie der Randtrenches 3 auszubilden, wird ein leitfähiges Material, in der Regel Polysilizium, auf den Halbleiterkörper 1 abgeschieden. Da die verbleibenden Freiräume innerhalb der Randtrenches 3 geringer ausfallen als innerhalb der Zellenfeldtrenches 2 (aufgrund der unterschiedlichen Ausgestaltung der Isolationsschichten innerhalb der Trenches), bildet sich eine Kante an der Oberfläche des leitenden Materials (Polysiliziumschicht 8) im Bereich der Randtrenches 3 aus. In 2, in der das Prozessstadium gezeigt ist, das dem in 1 gezeigten Prozessstadium folgt, ist eine derartige Kante 7 deutlich zu sehen. Die Höhe der Kante 7 kann mehrere 100 nm betragen. 1 shows a semiconductor body 1 in which cell field trenches 2 as well as border trenches 3 are formed, wherein the left edge trench 3 both as a cell field trench and as an edge trench. The cell field trenches 2 as well as the border trenches 3 are by Mesagebiete 4 separated from each other. Within the cell field trenches and border trenches 3 are field insulation layers 5 (Thickened insulation layer areas) as well as gate insulation layers 6 (Dilute isolation layer areas) provided. Within the left border trench 3 the right side wall is complete with a field insulation layer 5 lined, in the right edge trench 3 Both sidewalls are complete with a field isolation layer 5 lined. In the cell field trenches 2 are the field isolation layers 5 in the lower part of the trenches, the gate insulation layers 6 are located in the upper part of the trenches. To gate electrodes or field electrodes within the cell field trenches 2 as well as the border trenches 3 form a conductive material, usually polysilicon, on the semiconductor body 1 deposited. Because the remaining free spaces within the border trenches 3 lower than within the cell field trenches 2 (Due to the different configuration of the insulating layers within the trenches), an edge forms on the surface of the conductive material (polysilicon layer 8th ) in the area of the border trenches 3 out. In 2 in which the process stage is shown, which corresponds to that in 1 shown process stage, is such an edge 7 clear to see. The height of the edge 7 can be several hundred nm.

Durch den anschließenden Rückätzprozess wird die Kante 7 in die Trenches hinein ”abgebildet”, d. h. nach dem Rückätzprozess liegen die Oberkanten verbleibender Polysiliziumblöcke in den Zellenfeldtrenches 2 tiefer als die Oberkanten verbleibender Polysiliziumblöcke in den Randtrenches 3.The subsequent etchback process becomes the edge 7 "imaged" into the trenches, ie, after the etch back process, the top edges of remaining polysilicon blocks lie in the cell field trenches 2 deeper than the top edges of remaining polysilicon blocks in the marginal trenches 3 ,

Die tief liegenden Oberkanten der Polysiliziumblöcke innerhalb der Zellenfeldtrenches 2 haben zum Nachteil, dass zur Ausbildung von Sourcegebieten und Bodygebieten mehrere Hochenergieimplantationen ausgeführt werden müssen, was kostenaufwändig ist.The lowermost edges of the polysilicon blocks within the cell field trenches 2 have the disadvantage that for the formation of source areas and body areas several high-energy implantations must be performed, which is costly.

Die tief liegenden Oberkanten resultieren auch daher, dass die Polysiliziumschicht 8 über einen relativ langen Zeitbereich hinweg rückgeätzt wird, um sicherzustellen, dass oberhalb der Randtrenches 3 kein Polysilizium verbleibt. Weiterhin müssen die in den Zellenfeldtrenches 2 verbleibenden Polysiliziumblöcke zuverlässig nach oben hin isoliert werden. Dazu wird üblicherweise auf die Polysiliziumblöcke ein isolierendes Material, beispielsweise TEOS, abgeschieden, das eine gewisse Mindestdicke aufweisen muss. Um die Mindestdicke sicherzustellen, wird ”vorsichtshalber” tiefer geätzt, da Schwankungen hinsichtlich der Trenchweiten sowie der Dicken der Feldisolationsschichten 5/Gateisolationsschichten 6 zu hoch liegende Oberkanten der Polysiliziumblöcke und damit zu dünne Isolationsschichten nach sich ziehen können.The lowermost upper edges also result in that the polysilicon layer 8th is etched back over a relatively long period of time to ensure that above the marginal ridge 3 no polysilicon remains. Furthermore, in the cell field trenches 2 remaining polysilicon blocks are reliably insulated towards the top. For this purpose, an insulating material, for example TEOS, is deposited on the polysilicon blocks, which must have a certain minimum thickness. To ensure the minimum thickness, "caution" is etched deeper, since variations in the trench widths and the thicknesses of the field insulation layers 5 / Gate insulation layers 6 Too high upper edges of the polysilicon blocks and thus can lead to thin insulation layers.

Im einzelnen ist aus der DE 102 45 249 A1 ein Verfahren zum Herstellen eines Trenchtransistors bekannt. Bei diesem Verfahren wird in einem Trench eine Gateisolationsschicht abgeschieden. Der Trench wird sodann auf der Gateisolationsschicht in seinem unteren Teil mit Polysilizium gefüllt. Im oberen Teil des Trenches wird schließlich ein isolierender Stöpsel aus Siliziumdioxid ausgebildet.In detail is from the DE 102 45 249 A1 a method for producing a trench transistor is known. In this method, a gate insulation layer is deposited in a trench. The trench is then filled on the gate insulation layer in its lower part with polysilicon. Finally, an insulating plug made of silicon dioxide is formed in the upper part of the trench.

Weiterhin ist aus der EP 1 168 455 A2 ein Leistungshalbleiter-Schaltelement bekannt, das durch thermische Oxidation von Halbleitermaterial gebildete Isolierschichten hat.Furthermore, from the EP 1 168 455 A2 a power semiconductor switching element is known, which has formed by thermal oxidation of semiconductor material insulating layers.

Die der Erfindung zugrunde liegende Aufgabe ist, ein Verfahren zum Herstellen eines Trenchtransistors anzugeben, in dem die oben beschriebenen Nachteile weitgehend vermieden werden, d. h., in dem fertigungstechnische Prozessstreuungen möglichst gering ausfallen.The The object underlying the invention is a method for manufacturing of a trench transistor in which the above-described Disadvantages are largely avoided, d. h., in the production engineering Process differences possible to be low.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zum Herstellen eines Trenchtransistors gemäß Patentanspruch 1 gelöst. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.This object is achieved by a method for producing a trench transistor according to claim 1. Advantageous Excellent Staltungen or developments of the inventive concept can be found in the subclaims.

Das erfindungsgemäße Verfahren zum Herstellen eines Trenchtransistors aus einem Halbleiterkörper, in dem mehrere durch Mesagebiete voneinander getrennte Trenches vorgesehen sind, weist also die folgenden Schritte auf:

  • – ganzflächiges Abscheiden einer Gateisolationsschicht, die wenigstens teilweise als Oxidationsbarriere fungiert und die Mesagebieten zugehörige Oberflächenanteile eines Halbleiterkörpers und Innenwände von Trenches bedeckt, auf den Halbleiterkörper,
  • – Abscheiden einer Polysiliziumschicht auf der Gateisolationsschicht,
  • – Rückätzen der Polysiliziumschicht, und
  • – thermisches Aufoxidieren des oberen Teils der Polysiliziumschicht unter Verwendung der
The method according to the invention for producing a trench transistor from a semiconductor body in which a plurality of trenches separated from each other by mesa regions is thus provided, comprising the following steps:
  • - Whole-area deposition of a gate insulating layer, which acts at least partially as an oxidation barrier and the Mesagebieten associated surface portions of a semiconductor body and inner walls of trenches, on the semiconductor body,
  • Depositing a polysilicon layer on the gate insulation layer,
  • - Etching the polysilicon layer, and
  • - thermal oxidation of the upper part of the polysilicon layer using the

Gateisolationsschicht als Oxidationsbarriere, um eine thermische Oxidation der Mesagebiete zu vermeiden, wobei die Rückätztiefe und das Ausmaß der Aufoxidation so aufeinander abgestimmt werden, dass innerhalb der Trenches verbleibendes Polysilizium durch den aufoxidierten Teil der Polysiliziumschicht gegenüber einer aufzubringenden Kontaktierungsschicht ausreichend isoliert wird.Gate insulation layer as an oxidation barrier to a thermal oxidation of Mesagebiete to avoid, with the re-etching depth and the extent of Oxidation are coordinated so that within the Trenches remaining polysilicon through the aufoxidierten part the polysilicon layer opposite sufficiently isolated to be applied contacting layer becomes.

Um die Oxidationsbarrieren-Funktion der Gateisolationsschicht zu gewährleisten, kann beispielsweise das Material beziehungsweise Teile des Materials der Gateisolationsschicht ganz oder teilweise sauerstoffundurchlässig ausgestaltet sein. Vorzugsweise wird die Sauerstoffdurchlässigkeit der Gateisolationsschicht über einen Nitridanteil der Gateisolationsschicht gesteuert.Around to ensure the oxidation barrier function of the gate insulation layer, For example, the material or parts of the material the gate insulation layer wholly or partially oxygen impermeable designed be. Preferably, the oxygen permeability of the gate insulation layer is over a Controlled nitride portion of the gate insulation layer.

Unter ”Gateisolationsschicht” kann insbesondere auch eine Schichtstruktur verstanden werden. Die Gateisolationsschicht kann beispielsweise aus einer Schichtstruktur bestehen, die eine erste Oxidschicht, eine auf der ersten Oxidschicht angeordnete Nitridschicht und eine auf der Nitridschicht angeordnete zweite Oxidschicht aufweist. Alternativ hierzu kann die Gateisolationsschicht aus einer nitridierten Oxidschicht oder aus einem Oxidnitrid bestehen.In particular, under "gate insulation layer" also be understood a layer structure. The gate insulation layer can for example consist of a layer structure, the one first oxide layer, a nitride layer disposed on the first oxide layer and a second oxide layer disposed on the nitride layer. Alternatively, the gate insulating layer may be nitrided Oxide layer or consist of an oxide nitride.

Weiterhin ist es möglich, die Gateisolationsschicht aus einer Oxidschicht und einer auf der Oxidschicht angeordneten Titansilizidschicht zusammenzusetzen. Ferner kann die Gateisolationsschicht aus einer Schichtstruktur bestehen, die eine Oxidschicht, eine auf der Oxidschicht angeordnete Polysiliziumschicht und eine auf der Polysiliziumschicht angeordnete Nitridschicht aufweist.Farther Is it possible, the gate insulation layer of an oxide layer and one on the Composite oxide layer arranged Titansilizidschicht. Further the gate insulation layer can consist of a layer structure, an oxide layer, a polysilicon layer disposed on the oxide layer and a nitride layer disposed on the polysilicon layer.

Die Rückätztiefe des Polysiliziums, das heißt die Tiefe, auf die die Polysiliziumschicht innerhalb der Trenches, insbesondere der Zellenfeldtrenches, zurückgeätzt wird, liegt vorzugsweise knapp unterhalb der Oberkanten der Mesagebiete.The Rückätztiefe of the polysilicon, that is the Depth to which the polysilicon layer within the trenches, in particular the cell field trench, is etched back is preferably just below the upper edges of the Mesagebiete.

Nach Rückätzen des Polysiliziums wird in einer ersten Ausführungsform des erfindungsgemäßen Verfahrens ein Planarisierungsschritt durchgeführt, in dem alle Schichten auf dem Halbleiterkörper abgetragen werden, die oberhalb der Höhe der Oberkanten der Mesagebiete liegen. Nach dem Planarisierungsschritt werden Source-/Bodygebiete in den Mesagebieten ausgebildet. Innerhalb von Randtrenches vorhandenes, aufoxidiertes Polysilizium wird entfernt. Schließlich werden auf dem Halbleiterkörper eine strukturierte Isolationsschicht, und auf der strukturierten Isolationsschicht eine Kontaktierungsschicht aufgebracht.To Refetions of the Polysilicon is in a first embodiment of the method according to the invention a planarization step is performed in which all layers on the semiconductor body be removed, which are above the height of the upper edges of Mesagebiete lie. After the planarization step become source / body areas Trained in the Mesagebieten. Within border trenches available, Oxidized polysilicon is removed. Finally, on the semiconductor body a structured insulation layer, and on the structured insulation layer applied a contacting layer.

In einer zweiten Ausführungsform des erfindungsgemäßen Verfahrens werden bereits nach dem Aufoxidieren des oberen Teils der Polysiliziumschicht Source-/Bodygebiete in den Mesagebieten ausgebildet. Nach Ausbilden der Source-/Bodygebiete werden freiliegende Teile der Gateisolationsschicht entfernt. Nun wird innerhalb bzw. oberhalb der Randtrenches vorhandenes aufoxidiertes Polysilizium entfernt und schließlich auf dem Halbleiterkörper eine strukturierte Kontaktierungsschicht aufgebracht.In a second embodiment the method according to the invention Already after the oxidation of the upper part of the polysilicon layer source / body areas Trained in the Mesagebieten. After forming the source / body areas Exposed portions of the gate insulation layer are removed. Now is oxidized within or above the marginal trenches Polysilicon removed and finally on the semiconductor body a structured Contacting layer applied.

Vor Abscheiden der Gateisolationsschicht auf den Halbleiterkörper können die Innenwände der Trenches wenigstens teilweise mit Feldisolationsschichten ausgekleidet werden.In front Depositing the gate insulating layer on the semiconductor body, the interior walls the trenches are at least partially lined with field insulation layers become.

Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:The Invention will be described below with reference to the figures exemplary embodiment explained in more detail. It demonstrate:

1 ein Prozessstadium in einem bekannten Herstellungsverfahren eines Trenchtransistors, 1 a process stage in a known manufacturing process of a trench transistor,

2 ein Prozessstadium, das dem in 1 gezeigten Prozessstadium folgt, 2 a process stage similar to the one in 1 process stage shown follows,

3 ein erstes Prozessstadium einer ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 3 a first process stage of a first embodiment of the manufacturing method according to the invention,

4 ein zweites Prozessstadium der ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 4 a second process stage of the first embodiment of the manufacturing method according to the invention,

5 ein drittes Prozessstadium der ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 5 a third process stage of the first embodiment of the manufacturing method according to the invention,

6 ein viertes Prozessstadium der ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 6 a fourth process stage of the first embodiment of the manufacturing method according to the invention,

7 ein fünftes Prozessstadium der ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 7 a fifth process stage of the first embodiment of the manufacturing method according to the invention,

8 ein sechstes Prozessstadium der ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 8th a sixth process stage of the first embodiment of the manufacturing method according to the invention,

9 ein siebtes Prozessstadium der ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 9 a seventh process stage of the first embodiment of the manufacturing method according to the invention,

10 ein achtes Prozessstadium der ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 10 an eighth process stage of the first embodiment of the manufacturing method according to the invention,

11 ein neuntes Prozessstadium der ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 11 a ninth process stage of the first embodiment of the manufacturing method according to the invention,

12 ein erstes Prozessstadium einer zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 12 a first process stage of a second embodiment of the production method according to the invention,

13 ein zweites Prozessstadium der zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 13 a second process stage of the second embodiment of the manufacturing method according to the invention,

14 ein drittes Prozessstadium der zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 14 a third process stage of the second embodiment of the manufacturing method according to the invention,

15 ein viertes Prozessstadium der zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 15 a fourth process stage of the second embodiment of the manufacturing method according to the invention,

16 ein fünftes Prozessstadium der zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 16 a fifth process stage of the second embodiment of the manufacturing method according to the invention,

17 ein sechstes Prozessstadium der zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 17 a sixth process stage of the second embodiment of the manufacturing method according to the invention,

18 ein siebtes Prozessstadium der zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 18 a seventh process stage of the second embodiment of the manufacturing method according to the invention,

19 ein achtes Prozessstadium der zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 19 an eighth process stage of the second embodiment of the manufacturing method according to the invention,

20 ein neuntes Prozessstadium der zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, 20 a ninth process stage of the second embodiment of the manufacturing method according to the invention,

21 eine mögliche Kontaktierungsausführungsform eines erfindungsgemäß hergestellten Trenchtransistors. 21 a possible contacting embodiment of a trench transistor produced according to the invention.

In den Zeichnungen sind identische bzw. einander entsprechende Teile/Bereiche mit denselben Bezugsziffern gekennzeichnet. Sämtliche Ausführungsformen können invers dotiert sein, das heißt p- und n-Gebiete können miteinander vertauscht werden.In the drawings are identical or corresponding parts / areas marked with the same reference numerals. All embodiments can be inversely doped, that is p and n areas can be interchanged with each other.

Im Folgenden soll unter Bezugnahme auf die 3 bis 11 eine erste Ausführungsform des erfindungsgemäßen Herstellungsverfahrens näher beschrieben werden.The following is intended with reference to the 3 to 11 a first embodiment of the manufacturing method according to the invention will be described in more detail.

Ausgangspunkt in dieser Ausführungsform ist ein Halbleiterkörper 1 (3), in dem mehrere Zellenfeldtrenches 2 und mehrere Randtrenches 3 vorgesehen sind. Im unteren Bereich der Zellenfeldtrenches 2 sind zwei übereinander gelagerte Isolationsschichten 9, 10 vorgesehen, die in ihrer Gesamtheit als Feldisolationsschicht 5 angesehen werden können. Im rechten Randtrench 3 werden durch die Isolationsschichten 9, 10 sowohl die oberen als auch die unteren Teile der Innenwände des Randtrenches 3 ausgekleidet, im linken Randtrench 3 ist die rechte Seitenwand durch die Isolationsschichten 9, 10 vollständig bedeckt, die linke Seitenwand teilweise. Das Mesagebiet 4 zwischen den beiden Randtrenches 3 ist von den Isolationsschichten 9, 10 bedeckt, wohingegen die Mesagebiete 4 zwischen den Zellenfeldtrenches 2 freiliegen.The starting point in this embodiment is a semiconductor body 1 ( 3 ), in which several cell field trenches 2 and several border trenches 3 are provided. In the lower part of the cell field trenches 2 are two superposed insulation layers 9 . 10 provided, in their entirety, as a field insulation layer 5 can be viewed. In the right edge trench 3 be through the insulation layers 9 . 10 both the upper and the lower parts of the inner walls of the edge trench 3 lined, in the left edge trench 3 is the right side wall through the insulation layers 9 . 10 completely covered, the left side wall partly. The mesa area 4 between the two border trenches 3 is from the insulation layers 9 . 10 covered, whereas the Mesagebiete 4 between the cell field trenches 2 exposed.

Nun wird, wie in 4 gezeigt, auf den Halbleiterkörper 1 eine Gateisolationsschicht 11 abgeschieden, die aus einem sauerstoffundurchlässigen (im Folgenden auch als ”oxidationsbeständig” bezeichnet) Material beziehungsweise einem nur schwach oxiddurchlässigen Material besteht und in dieser Ausführungsform eine Schichtstruktur ist, die eine erste Oxidschicht, eine auf der ersten Oxidschicht aufgebrachten Nitridschicht und eine auf der Nitridschicht aufgebrachten Oxidschicht aufweist. Die Gateisolationsschicht kann aus beliebigen anderen Schichtstrukturen/Materialien bestehen. Wichtig ist, dass die Gateisolationsschicht 11 gleichermaßen Isolationseigenschaften wie Oxidationsschutzeigenschaften aufweist. Die Gateisolationsschicht 11 wird ganzflächig auf dem Halbleiterkörper 1 abgeschieden, bedeckt somit sowohl die Oberflächen der Feldisolationsschichten 5 als auch die Oberflächen der freiliegenden Teile der Mesagebiete 4.Now, as in 4 shown on the semiconductor body 1 a gate insulation layer 11 deposited, which consists of an oxygen-impermeable (hereinafter also referred to as "oxidation resistant") material or a weakly oxide-permeable material and in this embodiment is a layer structure having a first oxide layer, a nitride layer applied to the first oxide layer and one applied to the nitride layer Has oxide layer. The gate insulation layer may consist of any other layer structures / materials. It is important that the gate insulation layer 11 has the same insulating properties as oxidation protection properties. The gate insulation layer 11 becomes over the entire surface on the semiconductor body 1 deposited, thus covering both the surfaces of the field insulation layers 5 as well as the surfaces of the exposed parts of the Mesagebiete 4 ,

Nun wird, wie in 5 gezeigt, auf dem Halbleiterkörper 1 eine zusammenhängende Polysiliziumschicht 12 abgeschieden. Die Polysiliziumschicht 12 füllt die verbliebenen Freiräume innerhalb der Zellenfeldtrenches 2 sowie der Randtrenches 3 vollständig aus und bedeckt außerdem die Mesagebiete 4.Now, as in 5 shown on the semiconductor body 1 a contiguous polysilicon layer 12 deposited. The polysilicon layer 12 fills the remaining free spaces within the cell field trenches 2 as well as the border trenches 3 completely covered and also covers the Mesagebiete 4 ,

Nach Abscheiden der Polysiliziumschicht 12 wird diese zurück geätzt (6), wobei die Ätztiefe so gewählt wird, dass die Teile der Gateisolationsschicht 11, die auf den Oberkanten der Mesagebiete 4 zwischen den Zellenfeldtrenches 2 liegen, freigelegt werden. Die Oberkanten der in den Zellenfeldtrenches 2 verbleibenden Polysiliziumblöcke 13 liegen hierbei knapp unterhalb der Oberkanten der zwischen den Zellenfeldtrenches 2 angeordneten Mesagebiete 4.After deposition of the polysilicon layer 12 this is etched back ( 6 ), where the etching depth is chosen so that the parts of the gate insulation layer 11 , which are on the upper edges of the Mesagebiete 4 between the cell field trenches 2 lie, be exposed. The upper edges of the cell field trenches 2 remaining polysilicon blocks 13 lie just below the upper edges of the between the cell field trenches 2 arranged Mesagebiete 4 ,

Im folgenden Prozessschritt wird, wie in 7 gezeigt, ein thermischer Oxidationsprozess durchgeführt, durch den der obere Teil der verbliebenen Polysiliziumschicht 12 bzw. der obere Teil der Polysiliziumblöcke 13 aufoxidiert wird. Durch den Oxidationsprozess entstehen innerhalb der Zellenfeldtrenches 2 Isolationsschichten 14, die die Polysiliziumblöcke 13 nach oben hin isolieren. Die Dauer des Oxidationsprozesses wird so gewählt, dass das gesamte Polysilizium zwischen den Randtrenches 3 aufoxidiert wird. Die Oxidationsbarrieren-Eigenschaft der Gateisolationsschicht 11 verhindert, dass während des Oxidationsprozesses Teile der Mesagebiete 4 ebenfalls aufoxidiert werden.In the following process step, as in 7 shown a thermal oxidation process performed by the upper part of the remaining polysilicon layer 12 or the upper part of the polysilicon blocks 13 is oxidized. Through the oxidation process arise within the cell field trenches 2 insulation layers 14 containing the polysilicon blocks 13 isolate to the top. The duration of the oxidation process is chosen so that the entire polysilicon between the Randtrenches 3 is oxidized. The oxidation barrier property of the gate insulation layer 11 prevents parts of the mesa areas during the oxidation process 4 also be oxidized.

Nun wird, wie in 8 gezeigt, mittels eines Planarisierungsprozesses (beispielsweise eines CMP-Prozesses (nasschemisches Polieren)) die Oberfläche des Halbleiterkörpers 1 behandelt, das heißt es werden alle Schichten bzw. Schichtreste, die oberhalb der Höhe der Oberkanten der Mesagebiete 4 liegen, entfernt. Optional kann vor dem Planarisierungsprozess isolierendes Material auf dem Halbleiterkörper 1 abgeschieden werden, so dass nach dem Planarisierungsprozess verbleibende Aussparungen 15 innerhalb der Zellenfeldtrenches 2 bzw. der Randtrenches 3 mit Isolationsmaterial gefüllt sind. Als Isolationsmaterial kann hier beispielsweise TEOS-Material dienen.Now, as in 8th shown, by means of a planarization process (for example, a CMP process (wet chemical polishing)), the surface of the semiconductor body 1 treated, that is, there are all layers or layer residues that are above the height of the upper edges of Mesagebiete 4 lie, away. Optionally, before the planarization process insulating material on the semiconductor body 1 are deposited so that after the planarization process remaining recesses 15 within the cell field trenches 2 or the marginal trenches 3 filled with insulation material. As insulation material can serve here, for example, TEOS material.

Nun werden, wie in 9 gezeigt, Teile der Isolationsschichten 14 weggeätzt, wobei die Ätztiefe so eingestellt wird, dass bislang innerhalb des rechten Randtrenches 3 verbliebene Reste der Isolationsschicht 14 vollständig entfernt werden.Well, as in 9 shown parts of the insulation layers 14 etched away, wherein the etching depth is adjusted so far so far within the right edge trench 3 Remaining residues of the insulation layer 14 completely removed.

Anschließend wird, wie in 10 gezeigt, eine Isolationsschicht 16 auf den Halbleiterkörper 1 aufgebracht (beispielsweise eine Oxidschicht). Die Isolationsschicht 16 wird wie in 10 gezeigt strukturiert.Subsequently, as in 10 shown an insulation layer 16 on the semiconductor body 1 applied (for example, an oxide layer). The insulation layer 16 will be like in 10 shown structured.

Anschließend wird, wie in 11 gezeigt, eine strukturierte Kontaktierungsschicht 17 aufgebracht.Subsequently, as in 11 shown a structured contacting layer 17 applied.

In der folgenden Beschreibung soll unter Bezugnahme auf die 12 bis 20 eine zweite Ausführungsform des erfindungsgemäßen Herstellungsverfahrens näher erläutert werden.In the following description is with reference to the 12 to 20 A second embodiment of the manufacturing method according to the invention will be explained in more detail.

Ausgangspunkt ist die in 12 gezeigte Struktur, die identisch mit der in 3 gezeigten Struktur ist. Die in 13 bis 16 gezeigten Prozessstadien sind mit den in 4 bis 7 gezeigten Prozessstadien identisch.Starting point is the in 12 shown structure identical to that in 3 shown structure is. In the 13 to 16 Process stages shown are with the in 4 to 7 identical process stages shown.

Nun werden, ausgehend von dem in 16 gezeigten Prozessstadium, Sourcegebiete 20 sowie Bodygebiete 21 in die oberen Teile der Mesagebiete 4 mittels allgemein bekannter Verfahren eingebracht (17). Nun werden, wie in 18 gezeigt, freiliegende Teile der Gateisolationsschicht 11 entfernt, so dass die Oberflächen der Sourcegebiete 20 bzw. der Bodygebiete 21 freiliegen.Well, starting from the in 16 shown process stage, source areas 20 as well as body areas 21 in the upper parts of the Mesagebiete 4 introduced by generally known methods ( 17 ). Well, as in 18 shown exposed parts of the gate insulation layer 11 removed, leaving the surfaces of the source areas 20 or the body areas 21 exposed.

Anschließend wird, wie in 19 gezeigt, der oberhalb des rechten Randtrenches 3 befindliche Teil der Isolationsschicht 14 entfernt, so dass, wie in 20 gezeigt ist, eine strukturierte Kontaktierungsschicht 17 abgeschieden werden kann.Subsequently, as in 19 shown above the right border trench 3 located part of the insulation layer 14 removed, so that, as in 20 is shown, a structured contacting layer 17 can be deposited.

In der zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens findet also kein Planarisierungsprozess statt.In the second embodiment the production process according to the invention So there is no planarization process.

In beiden Ausführungsformen ist die Ätztiefe beim Rückätzen der Polysiliziumschicht 12 relativ niedrig (6, 15). Dies ist unter anderem deshalb möglich, da das Auftreffen der Ätzfront auf die Oberkanten der Mesagebiete 4 als Indikator genutzt werden kann, um einen definierten Ätzstopp auszufüh ren. Damit kann auf Zeitintervall-basierende Ätzprozesse, die vergleichsweise ungenau sind, verzichtet werden. Die geringe Ätztiefe hat den Vorteil, dass eine sehr viel geringere Streuung während des Rückätzens auftritt, als dies bei einem Rückätzprozess mit hoher Ätztiefe der Fall sein würde. Dies bewirkt eine erste Absenkung der Streuung. Die geringe Ätztiefe wird durch das Aufoxidieren des oberen Teils verbleibender Polysiliziumblöcke ”ausgeglichen”, das heißt, der Aufoxidationsprozess bewirkt eine weitere ”Absenkung” der Oberkanten der Polysiliziumblöcke innerhalb der Zellenfeldtrenches bzw. Randtrenches. Da der Aufoxidationsprozess eine geringe Streuung aufweist als das Abscheiden von isolierendem Material (beispielsweise TEOS), das normalerweise die Polysiliziumblöcke nach oben hin isoliert, kann eine zweite Absenkung der Streuung erzielt werden. Ein wesentlicher Aspekt der Erfindung ist demnach, anstelle einer tiefen, streuungsanfälligen Polysilizium-Rückätzung und einer nachgeschalteten TEOS-Abscheidung eine flache, weniger streuende Polysilizium-Rückätzung mit nachgeschalteter Oxidation des oberen Teils des Polysiliziums einzusetzen.In both embodiments, the etch depth is at etch back of the polysilicon layer 12 relatively low ( 6 . 15 ). This is possible because, among other things, the impact of the etching front on the upper edges of the Mesagebiete 4 can be used as an indicator to auszufüh a defined Ätzstopp ren. This can be on time interval-based etching processes that are relatively inaccurate omitted. The low etch depth has the advantage that much less scatter occurs during etch back than would be the case in a high etch etch back etch process. This causes a first reduction of the scattering. The low etch depth is "compensated" by the oxidation of the top of remaining polysilicon blocks, that is, the oxidation process causes further "sagging" of the top edges of the polysilicon blocks within the cell field trenches. Since the onoxidation process has little scattering than the deposition of insulative material (eg, TEOS) which normally insulates the polysilicon blocks upwardly, a second decrease in scattering can be achieved. An essential aspect of the invention is accordingly to use a shallow, less scattering polysilicon etch back with subsequent oxidation of the upper part of the polysilicon, instead of a deep, polysilicon etch-resistant etch and a subsequent TEOS deposition.

In der folgenden Beschreibung sollen weitere Aspekte der Erfindung erläutert werden.In The following description is intended to cover further aspects of the invention explained become.

Erfindungsgemäß wird anstelle einer tiefen Polysilizium-Recessätzung und einer nachfolgenden Abscheidung von Isolationsmaterial (TEOS-Abscheidung) eine flache Polysilizium-Recessätzung mit nachfolgender Oxidation des Polysiliziums eingesetzt. Während des Oxidationsprozesses müssen freiliegende Teile der Mesagebiete durch geeignete Schutzschichten bedeckt sein, damit keine Aufoxidation der Mesagebiete erfolgt. Um dies zu erreichen, wird die Gateisolationsschicht (üblicherweise ein Gateoxid) durch ein isolierendes Material ersetzt, das oxidationsbeständig ist. Beispielsweise wird eine Schichtstruktur aus zwei Oxidschichten und einer dazwischen gelagerten Nitridschicht verwendet. Während des Oxidationsprozesses dient die Nitridschicht zwischen den Oxidationsschichten als Oxidationsbarriere.According to the invention, instead of a deep Polysilizium Recessätzung and a subsequent deposition of insulating material (TEOS deposition) a flat polysilicon Recessätzung followed by oxidation of the polysilicon used. During the oxidation process, exposed parts of the mesa areas must be covered by suitable protective layers to prevent oxidation of the mesa areas. To achieve this, the gate insulation layer (usually a gate oxide) is replaced by an insulating material that is resistant to oxidation. For example, a layered structure of two oxide layers and a nitride layer interposed therebetween is used. During the oxidation process, the nitride layer between the oxidation layers serves as an oxidation barrier.

Grundsätzlich sind zwei Varianten des erfindungsgemäßen Herstellungsverfahrens möglich. In der ersten Variante erfolgt ein Planarisierungsprozess, beispielsweise mittels eines CMP-Prozesses, womit Prozessschritte des erfindungsgemäßen Herstellungsverfahrens, die dem Planarisierungsschritt folgen, aus bekannten Herstellungsverfahren weitgehend übernommen werden können. In der zweiten Variante wird der Planarisierungsschritt weggelassen, aufoxidiertes Polysilizium und darunter liegendes Dickoxid (Feldisolationsschicht) wird im Chiprand nicht entfernt.Basically two variants of the production process according to the invention possible. In the first variant, a planarization process takes place, for example by means of a CMP process, with which Process steps of the manufacturing process according to the invention, which follow the planarization step, from known manufacturing processes largely taken over can be. In the second variant, the planarization step is omitted, Oxidized polysilicon and underlying thick oxide (field insulation layer) is not removed in the chip edge.

Da das Rückätzen des Polysiliziums flacher und schwankungsunanfälliger durchgeführt werden kann, können mehrere Hochenergieimplantationen eingespart werden. In der zweiten Ausführungsformen des erfindungsgemäßen Herstellungsverfahrens können des Weiteren die Kosten des Planarisierungsschritts eingespart werden. Ein weiterer Vorteil dieser Ausführungsform ist, dass Streuungen, die durch den Planarisierungsprozess selbst bewirkt werden, vermieden werden können, was zur Steigerung der Prozessstabilität beiträgt. Vorteilhaft ist auch, das ein separates Abscheiden von BPSG (Bor-Phosphor-Silizium-Glas) (Trenchfeldoxid bleibt im Chiprand stehen) entfällt. Auch kann ein normalerweise zum Ausbilden eines Polysiliziumplugs im Randbereich (Kontaktierung der Elektrode im Randtrench) notwendiger Rückätzprozess entfallen, da zum Ausbilden des dazu notwendigen Kontaktlochs nur das aufoxidierte Polysilizium durchstoßen werden muss.There the re-etching of the Polysilicon can be made flatter and less susceptible to fluctuations can several high-energy implantations are saved. In the second embodiments the production process according to the invention can Furthermore, the costs of the planarization step can be saved. Another advantage of this embodiment is that scatters caused by the planarization process itself can be avoided, which helps increase the process stability contributes. It is also advantageous that a separate separation of BPSG (boro-phosphorous-silicon-glass) (Trenchfeldoxid remains in the chip margin) is omitted. Also, one can normally be used to form a polysilicon plug in the edge area (contacting the electrode in the edge trench) necessary etch-back process omitted, since to form the necessary contact hole only the oxidized polysilicon must be pierced.

Besteht die Gateisolationsschicht aus einer Schichtstruktur, die zwei Oxidschichten und eine dazwischen angeordnete Nitridschicht aufweist, so betragen in einer bevorzugten Ausführungsform die Dicke der ersten Oxidschicht 40 nm, die Dicke der Nitridschicht 5 nm und die Dicke der zweiten Oxidschicht 10 nm.Consists the gate insulation layer of a layer structure, the two oxide layers and having a nitride layer interposed therebetween in a preferred embodiment the thickness of the first oxide layer is 40 nm, the thickness of the nitride layer 5 nm and the thickness of the second oxide layer 10 nm.

Die Dicke der durch Aufoxidation des Polysiliziums entstehenden Isolationsschichten beträgt in den Zellenfeldtrenches typischerweise 200 bis 300 nm. Es sollte darauf geachtet werden, dass im Randbereich des Trenchtransistors das Polysilizium vollständig aufoxidiert wird, so dass sich eine durchgängige Oxidschicht im Chiprand bildet. Dies ist vorteilhaft, damit es nicht zu Kurzschlüssen zwischen dem Polysilizium und der Sourcemetallisierung bzw. eines Drainbereichs im Chiprand kommt.The Thickness of the insulation layers resulting from oxidation of the polysilicon is in the cell field trenches typically 200 to 300 nm. It should Care should be taken that in the edge region of the trench transistor the polysilicon completely is oxidized, leaving a continuous oxide layer in the chip edge forms. This is beneficial so it does not cause short circuits between the polysilicon and the source metalization or drain region comes in the chip edge.

Wie in 21 gezeigt ist, werden die als Gate dienenden Polysiliziumblöcke 13 durch Fototechnikprozesse, Kontaktlochätzungen, Verwenden von Polyplugs und dergleichen, kontaktiert. Die Kontaktierungsschicht für das Gate bzw. das Zellenfeld (Source und Body) wird vorzugsweise in einem Arbeitsgang hergestellt.As in 21 is shown, the polysilicon blocks serving as the gate 13 through phototechnical processes, contact hole etches, using polyplugs and the like. The contacting layer for the gate or the cell field (source and body) is preferably produced in one operation.

Die Erfindung lässt sich insbesondere auf Trenchtransistoren mit Densse-Trench-Architektur anwenden.The Invention leaves to apply in particular to Trench transistors with Densse-Trench architecture.

11
HalbleiterkörperSemiconductor body
22
ZellenfeldtrenchCell array trench
33
Randtrenchedge trench
44
Mesagebietmesa region
55
FeldisolationsschichtField insulating layer
66
GateisolationsschichtGate insulation layer
77
Kanteedge
88th
Polysiliziumschichtpolysilicon layer
99
Isolationsschichtinsulation layer
1010
Isolationsschichtinsulation layer
1111
GateisolationsschichtGate insulation layer
1212
Polysiliziumschichtpolysilicon layer
1313
Polysiliziumblockpolysilicon block
1414
Isolationsschichtinsulation layer
1515
Freiraumfree space
1616
Isolationsschichtinsulation layer
1717
Kontaktierungsschichtcontacting
2020
Sourcegebietsource region
2121
BodygebietBody area

Claims (17)

Verfahren zum Herstellen eines Trenchtransistors, bei dem ausgehend von einem Halbleiterkörper (1), in dem mehrere, durch Mesagebiete (4) voneinander getrennte Trenches (2, 3) vorgesehen sind, die folgenden Schritten vorgenommen werden: – ganzflächiges Abscheiden einer Gateisolationsschicht (11), die den Mesagebieten (4) zugehörige Oberflächenanteile des Halbleiterkörpers (1) und Innenwände der Trenches (2, 3) bedeckt, auf den Halbleiterkörper (1), – Abscheiden einer Polysiliziumschicht (8) auf der Gateisolationsschicht (11), – Rückätzen der Polysiliziumschicht (8), und – Thermisches Aufoxidieren des oberen Teils der Polysiliziumschicht (8) unter Verwendung der Gateisolationsschicht (11) als Oxidationsbarriere, um eine thermische Oxidation der Mesagebiete (4) zu vermeiden, wobei die Rückätztiefe und das Ausmaß der Aufoxidation so aufeinander abgestimmt werden, dass innerhalb der Trenches (2, 3) verbleibendes Polysilizium durch den aufoxidierten Teil der Polysiliziumschicht (8) gegenüber einer aufzubringenden Kontaktierungsschicht ausreichend isoliert wird.Method for producing a trench transistor, in which, starting from a semiconductor body ( 1 ), in which several, by Mesagebiete ( 4 ) separate trenches ( 2 . 3 ), the following steps are carried out: blanket deposition of a gate insulation layer ( 11 ) that offer the mesa ( 4 ) associated surface portions of the semiconductor body ( 1 ) and inner walls of the trenches ( 2 . 3 ), on the semiconductor body ( 1 ), - depositing a polysilicon layer ( 8th ) on the gate insulation layer ( 11 ), - back etching of the polysilicon layer ( 8th ), and - thermal oxidation of the upper part of the Po silicon layer ( 8th ) using the gate insulation layer ( 11 ) as an oxidation barrier to a thermal oxidation of Mesagebiete ( 4 ), whereby the etching depth and the extent of the oxidation are coordinated so that within the trenches ( 2 . 3 ) remaining polysilicon through the aufoxidierten part of the polysilicon layer ( 8th ) is sufficiently isolated from a contact layer to be applied. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gateisolationsschicht (11) Nitrid enthält.Method according to claim 1, characterized in that the gate insulation layer ( 11 ) Contains nitride. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Gateisolationsschicht (11) aus einer Schichtstruktur besteht, die eine erste Oxidschicht, eine auf der ersten Oxidschicht angeordnete Nitridschicht und eine auf der Nitridschicht angeordnete zweite Oxidschicht aufweist.Method according to claim 2, characterized in that the gate insulation layer ( 11 ) consists of a layer structure comprising a first oxide layer, a nitride layer disposed on the first oxide layer, and a second oxide layer disposed on the nitride layer. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Gateisolationsschicht (11) aus einer nitridierten Oxidschicht besteht.Method according to claim 2, characterized in that the gate insulation layer ( 11 ) consists of a nitrided oxide layer. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Gateisolationsschicht (11) aus einem Oxidnitrid besteht.Method according to claim 2, characterized in that the gate insulation layer ( 11 ) consists of an oxide nitride. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gateisolationsschicht (11) aus einer Schichtstruktur besteht, die eine Oxidschicht und eine auf der Oxidschicht angeordnete Titansilizidschicht aufweist.Method according to claim 1, characterized in that the gate insulation layer ( 11 ) consists of a layered structure comprising an oxide layer and a titanium silicide layer disposed on the oxide layer. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Gateisolationsschicht (11) aus einer Schichtstruktur besteht, die eine Oxidschicht, eine auf der Oxidschicht angeordneten Polysiliziumschicht und eine auf der Polysiliziumschicht angeordneten Nitridschicht aufweist.Method according to claim 2, characterized in that the gate insulation layer ( 11 ) consists of a layer structure comprising an oxide layer, a polysilicon layer disposed on the oxide layer, and a nitride layer disposed on the polysilicon layer. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Rückätztiefe des Polysiliziums knapp unterhalb der Oberkanten der Mesagebiete (4) liegt.Method according to one of claims 1 to 7, characterized in that the etching depth of the polysilicon just below the upper edges of the Mesagebiete ( 4 ) lies. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass nach dem Aufoxidieren des Polysiliziums ein Planarisierungsschritt erfolgt, in dem alle Schichten auf dem Halbleiterkörper (1) abgetragen werden, die oberhalb der Höhe der Oberkanten der Mesagebiete (4) liegen.Method according to one of claims 1 to 8, characterized in that after the oxidation of the polysilicon a planarization step takes place in which all layers on the semiconductor body ( 1 ), which are above the height of the upper edges of the Mesagebiete ( 4 ) lie. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass nach dem Planarisierungsschritt Source-/Bodygebiete (20, 21) in den Mesagebieten ausgebildet werden.A method according to claim 9, characterized in that after the planarization step source / body areas ( 20 . 21 ) are trained in the Mesagebieten. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass innerhalb von Randtrenches (3) vorhandenes aufoxidiertes Polysilizium entfernt wird.Method according to claim 9 or 10, characterized in that within border trenches ( 3 ) is removed on oxidized polysilicon. Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass eine strukturierte Isolationsschicht (16) auf den Halbleiterkörper (1) aufgebracht, und auf der strukturierten Isolationsschicht eine Kontaktierungsschicht (17) aufgebracht wird.Method according to claim 10 or 11, characterized in that a structured insulation layer ( 16 ) on the semiconductor body ( 1 ), and on the structured insulating layer a contacting layer ( 17 ) is applied. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass nach dem Aufoxidieren des Polysiliziums Source-/Bodygebiete (20, 21) in den Mesagebieten (4) ausgebildet werden.Method according to one of claims 1 to 8, characterized in that after the oxidation of the polysilicon source / body areas ( 20 . 21 ) in the mesa areas ( 4 ) be formed. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass nach Ausbilden der Source-/Bodygebiete (20, 21) in den Mesagebieten (4) freiliegende Teile der Gateisolationsschicht (11) entfernt werden.A method according to claim 13, characterized in that after forming the source / body areas ( 20 . 21 ) in the mesa areas ( 4 ) exposed parts of the gate insulation layer ( 11 ) are removed. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass innerhalb oder oberhalb der Randtrenches (3) vorhandenes aufoxidiertes Polysilizium entfernt wird.Method according to claim 14, characterized in that within or above the edge trenches ( 3 ) is removed on oxidized polysilicon. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass auf den Halbleiterkörper (1) eine strukturierte Kontaktierungsschicht (17) aufgebracht wird.Method according to claim 15, characterized in that on the semiconductor body ( 1 ) a structured contacting layer ( 17 ) is applied. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass vor Abscheiden der Gateisolationsschicht (11) auf den Halbleiterkörper (1) die Innenwände der Trenches (2, 3) wenigstens teilweise mit Feldisolationsschichten ausgekleidet werden.Method according to one of the preceding claims, characterized in that before deposition of the gate insulation layer ( 11 ) on the semiconductor body ( 1 ) the inner walls of the trenches ( 2 . 3 ) are at least partially lined with field insulation layers.
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