DE102004016697A1 - Production of a semiconductor chip used in the production of thin film illuminating diodes comprises using a joining method in which separating regions are free from solder - Google Patents

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Abstract

Production of a semiconductor chip comprises using a joining method in which separating regions (5) are free from solder (3). An independent claim is also included for a semiconductor chip obtained using the above process.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen von Halbleiterchips gemäß dem Oberbegriff von Anspruch 1 sowie einen Halbleiterchip gemäß dem Oberbegriff von Anspruch 12.The The invention relates to a method for producing semiconductor chips according to the preamble of Claim 1 and a semiconductor chip according to the preamble of claim 12th

Ein Verfahren dieser Art ist beispielsweise die Dünnfilmtechnik zur Herstellung von Dünnfilm-Leuchtdioden. Bei dieser wird eine Halbleiterschichtenfolge epitaktisch auf einem Aufwachssubstrat aufgewachsen und nachfolgend mit der von dem Aufwachssubstrat abgewandten Seite mittels einem Verbindungsverfahren, das Löten umfasst, mit einem Trägersubstrat verbunden. Dabei wird eine Lotschicht in der Regel ganzflächig aufgebracht, so dass sie bei einem Vereinzeln der Halbleiterschichtenfolge mit dem Träger zu Halbleiterchips ebenso wie die Halbleiterschichtenfolge und der Träger durchtrennt werden muss.One Process of this kind is, for example, the thin-film technique for the production of thin film light emitting diodes. In this, a semiconductor layer sequence epitaxially on a Growth substrate grown and subsequently with that of the growth substrate opposite side by means of a bonding method that includes soldering, with a carrier substrate connected. In this case, a layer of solder is generally applied over the entire surface, so that when separating the semiconductor layer sequence with the carrier to semiconductor chips as well as the semiconductor layer sequence and the carrier must be severed.

Bei diesem Durchtrennen kann es vorkommen, dass das Lot beispielsweise in Form von feinen Spänen an eine Außenflanke der Halbleiterschichtenfolge gelangt und dort zu einem Kurzschluss mehrerer Halbleiterschichten führt.at this cutting it can happen that the lot, for example in the form of fine chips on an outer flank the semiconductor layer sequence passes and there to a short circuit leads to multiple semiconductor layers.

In der WO 02/13281 ist beispielsweise ein Verfahren zum Vereinzeln von Dünnfilm-Leuchtdiodenchips offenbart, mittels dem ein derartiger Kurzschluss vermieden werden kann. Hierbei wird zunächst die Halbleiterschichtenfolge mittels Ätzen durchtrennt und die dabei entstehenden Flanken der Halbleiterschichtenfolge z.B. mit einer Passivierungsschicht versehen. Dadurch kann ein Kurzschluss durch Lotspäne, die nach folgend bei einem Durchtrennen des Trägersubstrats beispielsweise mittels Sägen entstehen können, wirkungsvoll vermieden werden. Ein Nachteil eines derartigen Verfahrens zum Vereinzeln von Halbleiterchips ist jedoch, dass es relativ aufwendig ist und somit zu erhöhten Herstellungskosten führen kann.In WO 02/13281, for example, a method for separating of thin-film LED chips discloses, by means of which such a short circuit can be avoided can. This will be first the semiconductor layer sequence is severed by etching and thereby resulting edges of the semiconductor layer sequence, e.g. with a Passivation layer provided. This can cause a short circuit Lotspäne, after the following in a severing of the carrier substrate, for example by means of Saws arise can, be effectively avoided. A disadvantage of such a method however, for dicing semiconductor chips, it is relatively expensive is and therefore increased Lead manufacturing costs can.

Eine Aufgabe der vorliegenden Erfindung ist, ein einfacheres Verfahren der eingangs genannten Art zur Herstellung von Halbleiterchips bereitzustellen, mit dem Kurzschlüsse aufgrund von Lotspänen weitestgehend vermieden werden können. Eine weitere Aufgabe ist das Bereitstellen eines derart hergestellten Halbleiterchips, der bei einer geringeren Ausfallrate aufgrund von Kurzschlüssen mit verringerten Kosten herstellbar ist.A The object of the present invention is a simpler process of the type mentioned above for the production of semiconductor chips, with the short circuits due to solder chips as far as possible can be avoided. Another object is to provide such a manufactured Semiconductor chips, which at a lower failure rate due to short circuits can be produced at a reduced cost.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 bzw. durch einen Halbleiterchip gemäß Anspruch 12 gelöst. Vorteilhafte Ausführungsformen und bevorzugte Weiterbildungen der Erfindung sind Gegenstand der abhängigen Patentansprüche.These The object is achieved by a method according to claim 1 or by a Semiconductor chip according to claim 12 solved. Advantageous embodiments and preferred embodiments of the invention are the subject of dependent Claims.

Erfindungsgemäß erfolgt bereits das Verbindungsverfahren zum Verbinden der Halbleiterschichtenfolge mit dem Träger derart, dass die Durchtrennungsbereiche nachfolgend weitestgehend lotfrei, d.h. frei von dem Lot sind, mittels dem die Halbleiterschichtenfolge mit dem Träger verbunden wird. Dadurch kommt es beim Durchtrennen der Halbleiterschichtenfolge und des Trägers nicht oder nur in einem stark verringerten Maße zu einer Bildung von Lotspänen, wodurch das Risiko eines Kurzschließens von Schichten der Halbleiterschichtenfolge mittels Lotspänen bereits ohne aufwendige zusätzliche Maßnahmen während oder nach dem Durchtrennen erheblich verringert ist.According to the invention already the connection method for connecting the semiconductor layer sequence with the carrier in such a way that the severance areas follow as far as possible below lot-free, i. are free from the solder, by means of which the semiconductor layer sequence with the carrier is connected. This occurs when cutting through the semiconductor layer sequence and the vehicle not or only to a greatly reduced extent to a formation of solder chips, which the risk of short-circuiting of layers of the semiconductor layer sequence by means of solder chips already without costly additional measures while or significantly reduced after severing.

Mit Vorteil werden die Halbleiterschichtenfolge und der Träger hierbei während des Verbindungsverfahrens auf miteinander zu verbindenden Seiten derart mit einem Material versehen, dass Bereiche einer Oberfläche dieser Seiten, die für die Durchtrennungsbereiche vorgesehen sind, nachfolgend lotabweisend sind. Hierbei ist es möglich, dass die Bereiche der Oberfläche, die für die Durchtrennungsbereiche vorgesehen sind, entweder mit einem lotabweisenden Material versehen werden oder selbst bereits lotabweisend sind und bei dem Verbindungsverfahren entsprechend frei von lotbenetzendem Material gelassen werden. Eine weitere Möglichkeit ist, dass diese Bereiche der Oberfläche des Trägers oder der Halbleiterschichtenfolge oberflächenbehandelt werden, so dass sie lotabweisend werden oder eine lotabweisende Eigenschaft noch weiter verstärkt wird.With The semiconductor layer sequence and the carrier are advantageous here while of the connection method on sides to be connected in such a way provided with a material that areas of a surface of this Pages for the Durchtrennungsbereiche are provided, subsequently solder repellent are. Here it is possible that the areas of the surface, the for the severing areas are provided, either with a solder-repellent Material are provided or even already are solder resistant and in the connection method according to free of solder wetting Material left. Another possibility is that these areas the surface of the carrier or the semiconductor layer sequence are surface-treated, so that they become solder-repellent or a solder-repellent feature yet further strengthened becomes.

Das Lot kann bei dieser Ausführungsform ganzflächig aufgebracht werden. Beim Löten zieht sich das aufgeschmolzene Lot dann aufgrund der lotabweisenden Oberfläche in den Durchtrennungsbereichen weitestgehend aus den Durchtrennungsbereichen zurück.The Lot can be applied over the entire surface in this embodiment become. When soldering The molten solder then pulls due to the solder-repellent surface in the transection areas as far as possible from the Durchtrennungsbereichen back.

Der Begriff "lotabweisend" bezieht sich im Zusammenhang mit der Erfindung auf die Eigenschaft eines Materials, das Lot in weitestgehend verflüssigter Form abzuweisen. Ein derartiges Material lässt sich also nicht oder nur sehr schlecht mit dem Lot in aufgeschmolzenem Zustand benetzen. Analog zu dem Begriff „lotfrei" bezieht sich der Begriff zudem auf das Lot, mittels dem die Halbleiterschichtenfolge mit dem Träger verbunden wird.Of the The term "solder resistant" refers to context with the invention on the property of a material, the solder in largely liquefied Reject form. Such a material can not be or only very badly wet with the solder in a molten state. Analogous to the term "lot-free" refers to the Term also on the solder, by means of which the semiconductor layer sequence with the carrier is connected.

In einer besonders bevorzugten Ausführungsform des Verfahrens wird eine mit dem Träger zu verbindende Seite der Halbleiter schichtenfolge während des Verbindungsverfahrens außerhalb der vorgesehenen Durchtrennungsbereiche mit einem elektrischen Kontaktmaterial versehen, wobei diese Seite zumindest in den Durchtrennungsbereichen ein lotabweisendes Material aufweist. Dieses Material bleibt mit Vorteil in den Durchtrennungsbereichen frei von dem elektrischen Kontaktmaterial.In a particularly preferred embodiment of the method, a side of the semiconductor layer sequence to be connected to the carrier is provided with an electrical contact material outside the intended severance regions during the connection process, wherein the latter Side has at least in the Durchtrennungsbereichen a solder repellent material. This material advantageously remains free of the electrical contact material in the transection areas.

Alternativ oder zusätzlich wird analog eine mit der Halbleiterschichtenfolge zu verbindende Seite des Trägers außerhalb der vorgesehenen Durchtrennungsbereiche mit einem elektrischen Kontaktmaterial versehen, wobei diese Seite entsprechend zumindest in den Durchtrennungsbereichen ein lotabweisendes Material aufweist.alternative or additionally is analogous to be connected to the semiconductor layer sequence Side of the carrier outside the intended Durchtrennungsbereiche with an electrical contact material provided, said side corresponding at least in the Durchtrennungsbereichen having a solder repellent material.

Wenn die Seite der Halbleiterschichtenfolge oder des Trägers selbst bereits in den Durchtrennungsbereichen ein lotabweisendes Material aufweist, ist es vorteilhafterweise nicht notwendig, in diesen Bereichen ein zusätzliches Material aufzubringen, das lotabweisend ist, wodurch das Verfahren vereinfacht ist.If the side of the semiconductor layer sequence or the carrier itself already in the transection areas a solder-repellent material Advantageously, it is not necessary in these areas an additional Apply material that is solder resistant, which simplifies the process is.

Mit besonderem Vorteil weist das lotabweisende Material der Halbleiterschichtenfolge und alternativ oder zusätzlich des Trägers mindestens eines der Materialien TiW, WN, TiN, TaN, Mo und SiC auf. Diese Materialien können zumindest für ein zinnhaltiges Lot abweisend sein, so dass das Lot zweckmäßigerweise Sn aufweist.With The solder-repellent material of the semiconductor layer sequence is particularly advantageous and alternatively or additionally of the carrier at least one of the materials TiW, WN, TiN, TaN, Mo and SiC. These materials can at least for a tin-containing solder repellent, so that the solder expediently Sn has.

Die lotabweisende Eigenschaft, insbesondere von den vorangehend genannten Materialien, kann zumindest in einigen Fällen noch verstärkt werden, indem diese oxidiert werden. Entsprechend wird bei dem Verfahren bevorzugt eine Oberfläche des lotabweisenden Materials der Halbleiterschichtenfolge und/oder des Trägers vor dem Löten oxidiert, wobei das Oxidieren bevorzugt mittels eines Plasmas erfolgt, das besonders bevorzugt N2O aufweist.The solder repelling property, in particular of the aforementioned materials, can at least in some cases be enhanced by being oxidized. Accordingly, in the method, preferably, a surface of the solder-repellent material of the semiconductor layer sequence and / or of the carrier is oxidized before soldering, wherein the oxidation preferably takes place by means of a plasma, which particularly preferably has N 2 O.

Mit Vorteil wird die Halbleiterschichtenfolge und/oder insbesondere der Träger zumindest teilweise mittels Sägen vereinzelt, was ein einfaches, standardisiertes sowie kostengünstiges Verfahren ist.With The advantage is the semiconductor layer sequence and / or in particular the carrier at least partially by sawing isolated, which is a simple, standardized and cost-effective Method is.

Besonders bevorzugt wird die Halbleiterschichtenfolge mittels eines Dünnfilmverfahrens hergestellt, in dem zumindest ein Teil der Halbleiterschichtenfolge epitaktisch auf einem Aufwachssubstrat aufgewachsen wird und das Aufwachssubstrat nachfolgend zumindest teilweise entfernt wird. Hierbei ist eine von der Seite des Aufwachssubstrates abgewandte Seite der Halbleiterschichtenfolge die mit dem Träger zu verbindende Seite.Especially the semiconductor layer sequence is preferred by means of a thin-film method in which at least a part of the semiconductor layer sequence is epitaxially grown on a growth substrate and the Wax substrate is subsequently at least partially removed. Here, one is facing away from the side of the growth substrate Side of the semiconductor layer sequence to be connected to the carrier Page.

Bei dem Halbleiterchip der eingangs genannten Art ist das Lot erfindungsgemäß von den Chipflanken weitestgehend zurückgezogen.at the semiconductor chip of the type mentioned is the solder according to the invention of the chip edges largely withdrawn.

Materialfreie Bereiche zwischen dem Lot und den Chipflanken werden in einer bevorzugten Ausführungsform des Halbleiterchips weitestgehend durch Oberflächen begrenzt, die durch ein für das Lot abweisendes Material gebildet sind.material Free Areas between the solder and the chip edges are in a preferred embodiment of the semiconductor chip largely limited by surfaces that by a for the Lot repellent material are formed.

Der Halbleiterchip ist bevorzugt ein Dünnfilm-Diodenchip und besonders bevorzugt ein Leuchtdiodenchip wie z.B. ein Dünnfilm-Leuchtdiodenchip.Of the Semiconductor chip is preferably a thin-film diode chip and especially preferably a light-emitting diode chip such as a thin film LED chip.

Ein Dünnfilm-Leuchtdiodenchip zeichnet sich insbesondere durch folgende charakteristische Merkmale aus:

  • – an einer zu einem Trägerelement hin gewandten ersten Hauptfläche einer strahlungserzeugenden Epitaxieschichtenfolge ist eine reflektierende Schicht aufgebracht oder ausgebildet, die zumindest einen Teil der in der Epitaxieschichtenfolge erzeugten elektromagnetischen Strahlung in diese zurückreflektiert;
  • – die Epitaxieschichtenfolge weist eine Dicke im Bereich von 20 μm oder weniger, insbesondere im Bereich von 10 μm auf; und
  • – die Epitaxieschichtenfolge enthält mindestens eine Halbleiterschicht mit zumindest einer Fläche, die eine Durchmischungsstruktur aufweist, die im Idealfall zu einer annähernd ergodischen Verteilung des Lichtes in der epitaktischen Epitaxieschichtenfolge führt, d.h. sie weist ein möglichst ergodisch stochastisches Streuverhalten auf.
A thin-film light-emitting diode chip is characterized in particular by the following characteristic features:
  • On a first main surface of a radiation-generating epitaxial layer sequence which faces toward a carrier element, a reflective layer is applied or formed which reflects back at least part of the electromagnetic radiation generated in the epitaxial layer sequence;
  • - The epitaxial layer sequence has a thickness in the range of 20 microns or less, in particular in the range of 10 microns; and
  • The epitaxial layer sequence contains at least one semiconductor layer having at least one surface which has a thorough mixing structure which, in the ideal case, leads to an approximately ergodic distribution of the light in the epitaxial epitaxial layer sequence, ie it has as ergodically stochastic scattering behavior as possible.

Ein Grundprinzip eines Dünnschicht-Leuchtdiodenchips ist beispielsweise in I. Schnitzer et al., Appl. Phys. Lett. 63 (16), 18. Oktober 1993, 2174–2176 beschrieben, deren Offenbarungsgehalt insofern hiermit durch Rückbezug aufgenommen wird.One Basic principle of a thin-film LED chip For example, see I. Schnitzer et al., Appl. Phys. Lett. 63 (16), 18 October 1993, 2174-2176 described, whose disclosure content insofar hereby by reference is recorded.

Im übrigen gelten alle im Zusammenhang mit dem Verfahren genannten gegenständlichen Ausführungsformen und Vorteile in gleichem Maße für den Halbleiterchip.Otherwise apply all of the subject matter mentioned in connection with the procedure embodiments and benefits to the same extent for the semiconductor chip.

Weitere Merkmale, Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich aus den im Folgenden in Verbindung mit den 1a bis 4 beschriebenen Ausführungsbeispielen. Es zeigen:Other features, advantages and advantages of the invention will become apparent from the following in connection with the 1a to 4 described embodiments. Show it:

1a bis 1c schematische Schnittansichten der Halbleiterschichtenfolge während verschiedenen Stadien eines Ausführungsbeispiels des Verfahrens, 1a to 1c schematic sectional views of the semiconductor layer sequence during various stages of an embodiment of the method,

2a bis 2c schematische Schnittansichten des Trägers während verschiedene Stadien des Ausführungsbeispiels des Verfahrens, 2a to 2c schematic sectional views of the carrier during various stages of the embodiment of the method,

3a und 3b schematische Schnittansichten des Trägers bzw. des Trägers und der Halbleiterschichtenfolge während weiteren Stadien des Ausführungsbeispiels des Verfahrens, 3a and 3b schematic section View of the carrier or the carrier and the semiconductor layer sequence during other stages of the embodiment of the method,

3c ein Ausführungsbeispiel eines vereinzelten Halbleiterchips, und 3c an embodiment of a singulated semiconductor chip, and

4 eine REM-Aufnahme von Durchtrennungsbereichen eines mit Lot versehenen Trägers während eines weiteren Ausführungsbeispiels des Verfahrens. 4 a SEM image of cut-through areas of a soldered carrier during another embodiment of the method.

In den Ausführungsbeispielen und Figuren sind gleiche oder gleichwirkende Bestandteile jeweils mit den gleichen Bezugszeichen versehen. Die dargestellten Elemente der Figuren, insbesondere die Dicken von dargestellten Schichten, sind nicht als maßstabsgerecht anzusehen. Vielmehr können sie zum besseren Verständnis teilweise übertrieben groß dargestellt sein.In the embodiments and figures are the same or equivalent components each with provide the same reference numerals. The illustrated elements the figures, in particular the thicknesses of layers shown, are not to scale to watch. Rather, you can for a better understanding partially exaggerated shown big be.

Bei einem Ausführungsbeispiel des Verfahrens, von dem in den 1a bis 1c verschiedene Verfahrensstadien des Verbindungsverfahrens dargestellt sind, wird auf eine Halbleiterschichtenfolge 2 ein elektrisches Kontaktmaterial 62 derart aufgebracht, dass Durchtrennungsbereiche 5 weitestgehend frei von diesem sind.In one embodiment of the method, of which in the 1a to 1c Different process stages of the connection method are shown, is based on a semiconductor layer 2 an electrical contact material 62 applied such that transection areas 5 are largely free of this.

Hierzu wird zunächst eine Schicht Kontaktmaterial 62 ganzflächig auf eine mit einem Träger zu verbindende Seite der Halb leiterschichtenfolge 2 aufgebracht, wie in 1a dargestellt. Dabei kann die Schicht aus Kontaktmaterial 62 aus mehreren Teilschichten 621, 622, 623 zusammengesetzt sein, beispielsweise aus einer ersten Teilschicht 621, die Ti aufweist, einer zweiten Teilschicht 622, die Pt aufweist, sowie aus einer dritten Teilschicht 623, die Au aufweist.For this purpose, first a layer of contact material 62 over the entire surface on a side to be joined to a carrier of the semiconductor layer sequence 2 applied, as in 1a shown. In this case, the layer of contact material 62 from several partial layers 621 . 622 . 623 be composed, for example, from a first sub-layer 621 having Ti, a second sub-layer 622 comprising Pt and a third sublayer 623 which has Au.

Nachfolgend wird das elektrische Kontaktmaterial 62 in den Durchtrennungsbereichen 5 wieder entfernt, indem ein Maskenmaterial 7 auf das Kontaktmaterial 62 aufgebracht und in den Durchtrennungsbereichen 5 mit Fenstern versehen wird und das unterhalb der Fenster des Maskenmaterials 7 liegende Kontaktmaterial 62 nachfolgend mittels Ätzen von der Halbleiterschichtenfolge 2 selektiv entfernt wird (siehe 1b und 1c).The following is the electrical contact material 62 in the transection areas 5 removed again by a mask material 7 on the contact material 62 applied and in the transection areas 5 windows and below the windows of the mask material 7 lying contact material 62 subsequently by etching from the semiconductor layer sequence 2 is selectively removed (see 1b and 1c ).

Ein Material der Halbleiterschichtenfolge 2 auf der Seite des Kontaktmaterials 62, das die Oberfläche dieser Seite bildet, ist zumindest in den Durchtrennungsbereichen und beispielsweise entlang der gesamten Oberfläche lotabweisend. Dieses Material weist z.B. mindestens eines der Materialien TiW, WN, TiN, TaN, Mo und SiC auf. In einem konkreten Ausführungsbeispiel weist es TiW : N auf oder besteht aus diesem. Die Oberfläche des Trägers kann z.B. ebenfalls aus einem derartigen Material gebildet sein. Das lotabweisende Material kann in beiden Fällen z.B. in Form einer Pufferschicht aus TiW : N auf der restlichen Halbleiterschichtenfolge bzw. auf dem restlichen Träger aufgebracht sein.A material of the semiconductor layer sequence 2 on the side of the contact material 62 , which forms the surface of this page, is solder repellent, at least in the transection areas and, for example, along the entire surface. This material has, for example, at least one of the materials TiW, WN, TiN, TaN, Mo and SiC. In a specific embodiment, it has TiW: N or consists of this. The surface of the carrier may for example also be formed from such a material. In both cases, the solder-repelling material can be applied, for example, in the form of a buffer layer of TiW: N on the remaining semiconductor layer sequence or on the remaining carrier.

Um die lotabweisende Wirkung dieses Materials zu verstärken, wird dessen Oberfläche beispielsweise oxidiert. Dies kann z.B. mittels einem herkömmlichen thermischen Oxidationsprozess mittels N2 und O2 erfolgen. Bevorzugt wird die Oberflä che jedoch mittels einem Plasma oxidiert das O2, N2O und C aufweist.For example, to enhance the solder repellency of this material, its surface is oxidized. This can be done for example by means of a conventional thermal oxidation process using N 2 and O 2 . Preferably, however, the surface is oxidized by means of a plasma comprising O 2 , N 2 O and C.

Analog zu der Halbleiterschichtenfolge 2 wird z.B. auch der Träger 4 mit einem elektrischen Kontaktmaterial 64 versehen, wobei die Durchtrennungsbereiche 5 wiederum entsprechend freigelassen werden (siehe 2a bis 2c). Das Kontaktmaterial 64 kann dabei ein anderes sein als das auf der Halbleiterschichtenfolge 2 aufgebrachte Kontaktmaterial 62. Es kann jedoch z.B. auch gleich sein und ebenfalls Teilschichten 641, 642, 643 aufweisen, die von der Zusammensetzung her den vorhergehend im Zusammenhang mit 1a beispielhaft beschriebenen Teilschichten 621, 622 und 623 des auf der Halbleiterschichtenfolge 2 aufgebrachten Kontaktmaterials 62 entsprechen.Analogous to the semiconductor layer sequence 2 becomes, for example, the carrier 4 with an electrical contact material 64 provided with the transection areas 5 in turn be released accordingly (see 2a to 2c ). The contact material 64 may be different than that on the semiconductor layer sequence 2 applied contact material 62 , However, it can also be the same, for example, and also sublayers 641 . 642 . 643 have the composition of the previous related 1a sublayers described by way of example 621 . 622 and 623 of the on the semiconductor layer sequence 2 applied contact material 62 correspond.

Nachfolgend wird während des Verbindungsverfahrens entweder auf die Halbleiterschichtenfolge 2 oder auf den Träger 4 ein Lot 3 aufgebracht, wobei in 3a letztere Variante dargestellt ist. Das Lot weist Sn auf und besteht beispielsweise aus AuSn. Es wird z.B. mittels Sputtern ganzflächig aufgebracht und nachfolgend erhitzt, wobei sich das durch die Hitze aufgeschmolzene Lot 3 aufgrund der lotabweisenden Eigenschaft der Oberfläche des Trägers 4 aus den Durchtrennungsbereichen 5 zurückzieht, was in 3a mit Pfeilen angedeutet ist.Subsequently, during the connection process either the semiconductor layer sequence 2 or on the carrier 4 a lot 3 applied, in 3a the latter variant is shown. The solder has Sn and consists for example of AuSn. It is applied, for example, by means of sputtering over the entire surface and subsequently heated, with the melted by the heat solder 3 due to the solder repellent property of the surface of the carrier 4 from the transection areas 5 withdraws what is in 3a indicated by arrows.

Wie in 3b dargestellt ist, werden nachfolgend der Träger 4 und die Halbleiterschichtenfolge 2 miteinander verbunden, indem die Halbleiterschichtenfolge derart ausgerichtet wird, dass sich ihre Durchtrennungsbereiche 5 mit denen des Trägers 4 decken und die Halbleiterschichtenfolge 2 nachfolgend mit den Schichten aus Kontaktmaterial 62 auf dem aufge schmolzenen Lot 3 aufgebracht wird (angedeutet durch Pfeile). Alternativ kann das Lot 3 auch erst aufgeschmolzen werden, wenn die Halbleiterschichtenfolge 2 bereits aufgelegt ist.As in 3b is shown below, the carrier 4 and the semiconductor layer sequence 2 interconnected by the semiconductor layer sequence is aligned so that their Durchtrennungsbereiche 5 with those of the wearer 4 cover and the semiconductor layer sequence 2 subsequently with the layers of contact material 62 on the molten solder 3 is applied (indicated by arrows). Alternatively, the lot 3 also be melted only when the semiconductor layer sequence 2 already up.

Nachfolgend wird die Halbleiterschichtenfolge 2 mit dem Träger 3 in den Durchtrennungsbereichen 5 durchtrennt, was zumindest für den Träger beispielsweise durch Sägen erfolgt und z.B. auch durch teilweises Sägen sowie Brechen und/oder Ätzen erfolgen kann. Alternative Trennverfahren, die kein Sägen beinhalten, sind ebenfalls denkbar, beispielsweise Laserschneiden.The semiconductor layer sequence will be described below 2 with the carrier 3 in the transection areas 5 severed, which is at least for the carrier, for example, by sawing and, for example, by partial sawing and breaking and / or etching can take place. Alternative separation methods involving no sawing are also conceivable, for example laser cutting.

Wie in 3b dargestellt, zieht sich das Lot nach dem Aufschmelzen bei dem Lötvorgang weitestgehend aus den Durchtrennungsbereichen zurück, so dass bei einem Durchtrennen keine oder nur sehr wenige Spuren von Lot an den Flanken der Halbleiterschichtenfolge 2 gebildet werden und die Gefahr eines Kurzschlusses von Schichten der Halbleiterschichtenfolge 2 somit vermieden oder signifikant verringert ist.As in 3b shown, the solder retreats after the melting in the soldering process largely from the Durchtrennungsbereichen, so that when severing no or only very few traces of solder on the flanks of the semiconductor layer sequence 2 be formed and the risk of short circuit of layers of the semiconductor layer sequence 2 thus avoided or significantly reduced.

In 3c ist schließlich ein vereinzelter Halbleiterchip 1 gemäß dem Ausführungsbeispiel dargestellt. Wie man erkennen kann, wird bei dem Durchtrennen nur ein Teil des Materials innerhalb der Durchtrennungsbereiche 5 entfernt, so dass das Lot 3 von den beim Durchtrennen gebildeten Chipflanken 8 zurückgezogen ist. Durch die Größe des Durchtrennungsbereiches 5 sind Fertigungstoleranzen beispielsweise beim Ausrichten der Halbleiterschichtenfolge 2 und dem Träger 4 zueinander oder bezüglich der Position einer Durchtrennungsspur ohne eine signifikante Verschlechterung des Halbleiterchips möglich.In 3c is finally an isolated semiconductor chip 1 illustrated according to the embodiment. As can be seen, only a portion of the material within the transection regions becomes severed 5 removed, leaving the lot 3 from the chip edges formed during cutting 8th withdrawn. Due to the size of the transection area 5 are manufacturing tolerances, for example, when aligning the semiconductor layer sequence 2 and the carrier 4 to each other or the position of a cut-through track without significant deterioration of the semiconductor chip.

Der Halbleiterchip 1 ist beispielsweise ein Dünnfilm-Leuchtdiodenchip, dessen Halbleiterschichtenfolge 2 auf AlInGaN ba siert und eine elektromagnetische Strahlung emittierende aktive Zone aufweist. Weitere Details hinsichtlich Strukturen und Materialien für Dünnfilm-Leuchtdiodenchips als die, die bereits im allgemeinen Teil der Beschreibung erwähnt wurden, sind dem Fachmann bekannt und werden von daher an dieser Stelle nicht weitergehend erläutert.The semiconductor chip 1 is, for example, a thin-film light-emitting diode chip whose semiconductor layer sequence 2 on AlInGaN ba and having an electromagnetic radiation emitting active zone. Further details regarding structures and materials for thin-film light-emitting diode chips than those already mentioned in the general part of the description are known to the person skilled in the art and are therefore not explained further here.

In 4 ist eine Aufnahme der Oberfläche eines Trägers mittels eines Rasterelektronenmikroskopes gezeigt. Die Oberfläche des Trägers 4 wird durch TiW : N gebildet und ist mit einem Lot 3 bedeckt. In dem dargestellten Zustand ist das Lot gerade durch Zuführung von Wärme aufgeschmolzen, wodurch eine Entnetzung der in den Durchtrennungsbereichen 5 liegenden Oberfläche des TiW : N stattfindet.In 4 a photograph of the surface of a carrier is shown by means of a scanning electron microscope. The surface of the carrier 4 is formed by TiW: N and is with a lot 3 covered. In the illustrated state, the solder is just melted by the application of heat, whereby a dewetting in the Durchtrennungsbereichen 5 lying surface of the TiW: N takes place.

Dort, wo in dem in 4 dargestellten Stadium lediglich noch einige kleine Lotinseln 3 zu sehen sind, war vorher Lot 3 in einer durchgehenden Fläche aufgebracht.Where in the in 4 stage shown only a few small Lotinseln 3 to be seen was previously Lot 3 applied in a continuous area.

Die Entnetzung kann weiterhin verbessert werden, indem die lotabweisende Eigenschaft der Oberfläche aus TiW : N beispielsweise durch Oxidieren weiter verringert wird.The Dewetting can be further improved by the solder repellent Property of the surface TiW: N is further reduced, for example, by oxidation.

Im Rahmen der Erfindung ist z.B. auch möglich, dass das Lot zunächst nicht ganzflächig, sondern nur außerhalb von Durchtrennungsbereichen 5 auf der Oberfläche des Trägers 4 oder der Halbleiterschichtenfolge 2 aufgebracht wird. Somit muss sich das Lot nach dem Erhitzen gar nicht erst aus den mit einem lotabweisenden Material versehenen Durchtrennungsbereichen 5 zurückziehen und wird diese Bereiche aufgrund der lotabweisenden Eigenschaft der Oberfläche auch nicht oder nur geringfügig benetzen.In the context of the invention, for example, it is also possible that the solder is not initially over the entire surface, but only outside of Durchtrennungsbereichen 5 on the surface of the carrier 4 or the semiconductor layer sequence 2 is applied. Thus, after heating, the solder does not even have to be made of the cut-through areas provided with a solder-repellent material 5 Retract and will not wet these areas due to the solder-repellent property of the surface or only slightly.

Der Schutzumfang der Erfindung ist selbstverständlich nicht durch die Beschreibung der Erfindung anhand der Ausführungsbeispiele auf diese beschränkt. Beispielsweise kann das auf die Halbleiterschichtenfolge 2 aufgebrachte Kontaktmaterial 62 durch weitere Materialien, beispielsweise durch eine dielektrische Schicht unterlegt sein. Diese dielektrische Schicht wird mit Löchern für eine Durchkontaktierung versehen und dient im Fall eines Dünnfilm-Leuchtdiodenchips beispielsweise als ein Reflektor für eine in der Halbleiterschichtenfolge 2 erzeugte elektromagnetische Strahlung. Beispiele für eine derartige dielektrische Schicht und für weitere Ausgestaltungsmöglichkeiten des Bereiches zwischen der Halbleiterschichtenfolge und dem Träger oder des Dünnfilm-Leuchtdiodenchips an sich sind z.B. in der WO 02/13281 offenbart, deren Offenbarungsgehalt insofern hiermit durch Rückbezug aufgenommen wird.The scope of the invention is of course not limited by the description of the invention based on the embodiments of these. For example, this can be applied to the semiconductor layer sequence 2 applied contact material 62 be backed by other materials, for example by a dielectric layer. This dielectric layer is provided with holes for a via and, in the case of a thin-film light-emitting diode chip, serves, for example, as a reflector for one in the semiconductor layer sequence 2 generated electromagnetic radiation. Examples of such a dielectric layer and for further refinement possibilities of the region between the semiconductor layer sequence and the carrier or the thin-film light-emitting diode chip are disclosed, for example, in WO 02/13281, the disclosure content of which is hereby incorporated by reference.

Die Halbleiterchips basieren beispielsweise auf Phosphid-Verbindungshalbleitern, was bedeutet, dass zumindest ein Teil der Halbleiterschichtenfolge AlnGamIn1–n–mp umfasst, wobei 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 und n + m ≤ 1. Dabei muss dieses Material nicht zwingend eine mathematisch exakte Zusammensetzung nach obiger Formel aufweisen. Vielmehr kann es ein oder mehrere Dotierstoffe sowie zusätzliche Bestandteile aufweisen, die die physikalischen Eigenschaften des Materials im Wesentlichen nicht ändern.The semiconductor chips are based, for example, on phosphide compound semiconductors, which means that at least part of the semiconductor layer sequence comprises Al n Ga m In 1 -n-m p, where 0 ≦ n ≦ 1, 0 ≦ m ≦ 1 and n + m ≦ 1. This material does not necessarily have to have a mathematically exact composition according to the above formula. Rather, it may include one or more dopants as well as additional ingredients that do not substantially alter the physical properties of the material.

Die Erfindung ist jedoch keineswegs auf ein bestimmtes Materialsystem der Halbleiterchips beschränkt. Alternativ ist es insbesondere auch möglich, dass diese auf Nitrid-Verbindungshalbleitermaterialien basieren, was Verbindungshalbleitermaterialien sind, die Stickstoff enthalten, wie Materialien aus dem System InxAlyGa1–x–yN mit 0 ≤ x ≤ 1, 0 ≤ y≤ 1 und x + y ≤ 1. Darunter fallen vorliegend insbesondere solche Halbleiterchips, bei denen die epitaktisch hergestellte Halbleiterschichtenfolge mindestens eine Einzelschicht enthält, die ein Material aus dem Nitrid-Verbindungshalbleitermaterial-System aufweist. Die Halbleiterschicht kann beispielsweise einen herkömmlichen pn-Übergang, eine Doppelheterostruktur, eine Einfach-Quantentopfstruktur (SQW-Struktur) oder eine Mehrfach-Quantentopfstruktur (MQW-Strukur) aufweisen. Solche Strukturen sind dem Fachmann bekannt und werden von daher an dieser Stelle nicht näher erläutert. Beispiele für solche MQW-Strukturen sind in den Druckschriften WO 01/39282, WO 98/31055, US 5,831,277 , EP 1 017 113 und US 5,684,309 beschrieben, deren Offenbarungsgehalt insofern hiermit durch Rückbezug aufgenommen wird.However, the invention is by no means limited to a specific material system of the semiconductor chips. Alternatively, it is also possible that these are based on nitride compound semiconductor materials, which are compound semiconductor materials containing nitrogen, such as materials of the system In x Al y Ga 1-x-y N where 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 and x + y ≦ 1. In the present case, this includes, in particular, semiconductor chips in which the epitaxially produced semiconductor layer sequence contains at least one single layer comprising a material made of the nitride compound semiconductor material system. The semiconductor layer may, for example, have a conventional pn junction, a double heterostructure, a single quantum well structure (SQW structure) or a multiple quantum well structure (MQW structure). Such structures are known to the person skilled in the art and are therefore not explained in detail at this point. Examples of such MQW structures are described in the publications WO 01/39282, WO 98/31055, US 5,831,277 . EP 1 017 113 and US 5,684,309 described, whose Of content is hereby incorporated by reference.

Wie bereits im allgemeinen Teil der Beschreibung erwähnt, kann die Oberfläche der Halbleiterschichtenfolge 2 oder des Trägers 4 in den Durchtrennungsbereichen auch mit einem lotabweisenden Material versehen sein, wobei dieses Material auch auf dem elektrischen Kontaktmaterial 62, 64 aufgebracht sein kann.As already mentioned in the general part of the description, the surface of the semiconductor layer sequence can 2 or the carrier 4 be provided in the Durchtrennungsbereichen with a solder repellent material, which material also on the electrical contact material 62 . 64 can be applied.

Unter den Schutzumfang der Erfindung fallen auch alle alternativen Methoden zur Vermeidung von Lot in den Durchtrennungsbereichen. Beispielsweise ist es generell auch möglich, das Lot nach dem Verbindungsverfahren etwa mittels Ätzen in den Durchtrennungsbereichen wieder zu entfernen. Eine weitere prinzipiell mögliche Alternative ist z.B., die Lotschicht vor dem Löten zu strukturieren, d.h. vor dem Löten in den Durchtrennungsbereichen z.B. mittels Ätzen durch Fenster einer Lackmaske zu entfernen.Under The scope of the invention also includes all alternative methods to avoid solder in the cut-through areas. For example is it also possible in general the solder according to the bonding method, for example by means of etching in remove the severing areas again. Another principle possible An alternative is, for example, to pattern the solder layer before soldering, i. before soldering in the transection areas e.g. by etching through windows of a resist mask to remove.

Das Verfahren ist für die Herstellung aller möglichen Arten von Halbleiterchips geeignet. Neben Leuchtdiodenchips lassen sich beispielsweise insbesondere auch Dünnfilm-Scheibenlaser mit dem Verfahren mit besonderem Vorteil herstellen.The Procedure is for the production of all possible Types of semiconductor chips suitable. Leave beside LED chips For example, in particular also thin-film disk laser with the Produce process with particular advantage.

Die Erfindung umfasst jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.The Invention includes any novel feature as well as any combination of Characteristics, in particular any combination of features in the claims includes, even if this feature or this combination itself not explicitly stated in the patent claims or exemplary embodiments is.

Claims (18)

Verfahren zum Herstellen von Halbleiterchips, bei dem eine Halbleiterschichtenfolge mittels eines Verbindungsverfahrens, das Löten mit einem Lot umfasst, mit einem Träger verbunden wird und bei dem die Halbleiterschichtenfolge mit dem Träger in Durchtrennungsbereichen für ein Vereinzeln einer Vielzahl von Halbleiterchips durchtrennt wird, dadurch gekennzeichnet, dass das Verbindungsverfahren derart erfolgt, dass die Durchtrennungsbereiche nachfolgend weitestgehend frei von dem Lot sind.Method for producing semiconductor chips, in which a semiconductor layer sequence is connected to a carrier by means of a connection method comprising soldering with a solder, and wherein the semiconductor layer sequence with the carrier is cut through in severing regions for separating a multiplicity of semiconductor chips, characterized in that the joining process is carried out such that the severing areas are subsequently largely free of the solder. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiterschichtenfolge und der Träger während des Verbindungsverfahrens auf miteinander zu verbindenden Seiten derart mit einem Material versehen werden, dass Bereiche einer Oberfläche dieser Seiten, die für die Durchtrennungsbereiche vorgesehen sind, nachfolgend für das Lot abweisend sind.Method according to claim 1, characterized in that that the semiconductor layer sequence and the carrier during the bonding process on sides to be joined in such a way with a material Be provided that areas of a surface of these pages, that for the transection areas are provided below for the solder are repellent. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass eine mit dem Träger zu verbindende Seite der Halbleiterschichtenfolge außerhalb der vorgesehenen Durchtrennungsbereiche mit einem elektrischen Kontaktmaterial versehen wird und dass diese Seite zumindest in den Durchtrennungsbereichen ein lotabweisendes Material aufweist.Method according to claim 2, characterized in that that one with the carrier to be connected side of the semiconductor layer sequence outside the intended Durchtrennungsbereiche with an electrical contact material is provided and that this page at least in the Durchtrennungsbereichen a Having solder repellent material. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass eine mit der Halbleiterschichtenfolge zu verbindende Seite des Trägers außerhalb der vorgesehenen Durchtrennungsbereiche mit einem elektrischen Kontaktmaterial versehen wird und dass diese Seite zumindest in den Durchtrennungsbereichen ein lotabweisendes Material aufweist.Method according to claim 2 or 3, characterized a side to be connected to the semiconductor layer sequence of the carrier except for provided severing areas with an electrical contact material is provided and that this page at least in the Durchtrennungsbereichen having a solder repellent material. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass das lotabweisende Material der Halbleiterschichtenfolge und/oder des Trägers mindestens eines der Materialien TiW, WN, TiN, TaN, Mo und SiC aufweist.Method according to claim 3 or 4, characterized that the solder-repellent material of the semiconductor layer sequence and / or of the carrier at least one of the materials TiW, WN, TiN, TaN, Mo and SiC has. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass eine Oberfläche des lotabweisenden Materials der Halbleiterschichtenfolge und/oder des Trägers vor dem Löten oxidiert wird.Method according to one of claims 2 to 5, characterized that a surface the solder-repellent material of the semiconductor layer sequence and / or of the carrier before soldering is oxidized. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Oberfläche des lotabweisenden Materials der Halbleiterschichtenfolge und/oder des Trägers mittels einem Plasma oxidiert wird.Method according to Claim 6, characterized that the surface the solder-repellent material of the semiconductor layer sequence and / or of the carrier is oxidized by means of a plasma. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Oberfläche des lotabweisenden Materials der Halbleiterschichtenfolge und/oder des Trägers mittels einem Plasma, das N2O aufweist, oxidiert wird.A method according to claim 7, characterized in that the surface of the solder-repellent material of the semiconductor layer sequence and / or the support by means of a plasma having N 2 O, is oxidized. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Halbleiterschichtenfolge mit dem Träger zumindest teilweise mittels Sägen vereinzelt wird.Method according to one of claims 1 to 8, characterized that the semiconductor layer sequence with the carrier at least partially separated by means of sawing becomes. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Halbleiterschichtenfolge hergestellt wird, indem zumindest ein Teil von dieser epitaktisch auf einem Aufwachssubstrat aufgewachsen wird und das Aufwachssubstrat nachfolgend zumindest teilweise entfernt wird, wobei eine von der Seite des Aufwachssubstrates abgewandte Seite der Halbleiterschichtenfolge eine mit dem Träger zu verbindende Seite ist.Method according to one of claims 1 to 9, characterized in that the semiconductor layer sequence is produced by at least a part of this epitaxially grown on a growth substrate and the growth substrate is subsequently at least partially removed is, with a side facing away from the side of the growth substrate side the semiconductor layer sequence is a side to be connected to the carrier. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das Lot Sn aufweist.Method according to one of claims 1 to 10, characterized that the solder has Sn. Halbleiterchip mit einer Halbleiterschichtenfolge, einem Träger und Chipflanken, wobei zwischen der Halbleiterschichtenfolge und dem Träger ein Lot angeordnet ist, dadurch gekennzeichnet, dass das Lot von den Chipflanken weitestgehend zurückgezogen ist.Semiconductor chip having a semiconductor layer sequence, a carrier and chip edges, wherein a solder is arranged between the semiconductor layer sequence and the carrier, characterized that the solder is largely withdrawn from the chip flanks. Halbleiterchip nach Anspruch 12, dadurch gekennzeichnet, dass materialfreie Bereiche zwischen dem Lot und den Chipflanken auf zwei Seiten weitestgehend durch Oberflächen begrenzt werden, die durch ein für das Lot abweisendes Material gebildet sind.Semiconductor chip according to Claim 12, characterized that material-free areas between the solder and the chip edges be bounded on two sides as far as possible by surfaces passing through one for the solder repellent material are formed. Halbleiterchip nach Anspruch 13, dadurch gekennzeichnet, dass das für das lotabweisende Material zumindest einer der zwei Seiten mindestens eines der Materialien TiW, WN, TiN, TaN, Mo und SiC aufweist.Semiconductor chip according to Claim 13, characterized that for the solder-repellent material at least one of the two sides at least one of the materials TiW, WN, TiN, TaN, Mo and SiC has. Halbleiterchip nach einem der Ansprüche 13 und 14, dadurch gekennzeichnet, dass die Oberfläche des lotabweisenden Materials zumindest einer der zwei Seiten oxidiert ist.Semiconductor chip according to one of claims 13 and 14, characterized in that the surface of the solder repellent material at least one of the two sides is oxidized. Halbleiterchip nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass das Lot Sn aufweist.Semiconductor chip according to one of claims 12 to 15, characterized in that the solder has Sn. Halbleiterchip nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass der Halbleiterchip ein Dünnfilm-Diodenchip ist.Semiconductor chip according to one of claims 12 to 16, characterized in that the semiconductor chip is a thin-film diode chip is. Halbleiterchip nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass der Halbleiterchip ein Leuchtdiodenchip ist.Semiconductor chip according to one of claims 12 to 17, characterized in that the semiconductor chip is a light-emitting diode chip is.
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