DE102004014928B4 - High-voltage transistor and method for its production - Google Patents
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- 238000000034 method Methods 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 230000007423 decrease Effects 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims 4
- 230000003247 decreasing effect Effects 0.000 claims 1
- 239000002019 doping agent Substances 0.000 description 11
- 230000005684 electric field Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000003044 adaptive effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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Abstract
Hochvolttransistor mit einer Wanne eines ersten Leitfähigkeitstyps, die in einem Substrat eines zweiten Leitfähigkeitstyps angeordnet ist, mit einer Source, einer Drain und einer Gateelektrode oberhalb einer zwischen Source und Drain gebildeten Kanalzone, wobei jeweils mehrere gestaffelte Wannen (11, 13; 15, 17; 111, 113; 115, 117) gleichen Leitfähigkeitstyps sich von der Source (14; 114) bzw. der Drain (12; 112) ausgehend zum Substrat (10) hin erstrecken und die Dotierungskonzentrationen (log c) der Wannen mit zunehmender Tiefe (T) im Wesentlichen abnehmen und geglättet sind, dadurch gekennzeichnet, dass die Wannen derart gestaffelt sind, dass die tiefstgelegene Wanne (15; 111) der sich von der Source (14; 114) zum Substrat (10) hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne (17; 113) gleichen Leitfähigkeitstyps eingebettet ist sowie die tiefstgelegene Wanne (11; 115) der sich von der Drain (12; 112) zum Substrat (10) hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne (13; 117) gleichen Leitfähigkeitstyps eingebettet ist.A high-voltage transistor having a well of a first conductivity type arranged in a substrate of a second conductivity type, having a source, a drain and a gate electrode above a channel region formed between source and drain, wherein a plurality of staggered wells (11, 13, 15, 17; 111, 113, 115, 117) of the same conductivity type extend from the source (14; 114) and the drain (12; 112), respectively, to the substrate (10) and the doping concentrations (log c) of the wells with increasing depth (T ) are substantially staggered and smoothed, characterized in that the troughs are staggered such that the deepest trough (15; 111) of the troughs extending from the source (14; 114) towards the substrate (10) has the greatest lateral extent and embedded therein is the next higher well (17; 113) of the same conductivity type and the lowest well (11; 115) extending from the drain (12; 112) to the substrate (10) extending tubs has the largest lateral extent and in her the next higher lying tub (13; 117) of the same conductivity type is embedded.
Description
Die Erfindung betrifft einen Hochvolttransistor mit einer Wanne eines ersten Leitfähigkeitstyps, die in einem Substrat eines zweiten Leitfähigkeitstyps angeordnet ist, mit einer Source, einer Drain und einer Gateelektrode oberhalb einer zwischen Source und Drain gebildeten Kanalzone. Ferner betrifft die Erfindung ein Verfahren zu seiner Herstellung und ein Verfahren zur gemeinsamen Herstellung eines Hochvolttransistors und eines Niedervolttransistors.The invention relates to a high-voltage transistor having a well of a first conductivity type, which is arranged in a substrate of a second conductivity type, with a source, a drain and a gate electrode above a channel region formed between source and drain. Furthermore, the invention relates to a method for its production and a method for the common production of a high-voltage transistor and a low-voltage transistor.
Die an sich bekannte Herstellung von Hochvolttransistoren in integrierten Schaltungen führt regelmäßig zu optimierten Transistoren für den gewünschten Spannungsbereich. Dieser kann sich von mehr als 10 Volt bis zu 150 Volt und darüber hinaus erstrecken. Typische Anwendung ist die Automobiltechnik, in der neben logischen Schaltungselementen auch Schalter für die Batteriespannungsebenen und für die Beherrschung von Störpulsen (bursts) vorgesehen werden müssen. Diese Hochvolttransistoren sind grundsätzlich mit Prozessen herstellbar, wie sie für CMOS-Schaltungen mit Einsatzbereichen von 3,3 Volt bzw. 5 Volt verwendet werden. Allerdings ist diese Herstellung aufwendig und teuer, weil eine Mehrzahl zusätzlicher Masken und Prozessschritte notwendig sind und/oder ein großer Platzbedarf des Hochvolttransistors resultiert.The known per se production of high-voltage transistors in integrated circuits regularly leads to optimized transistors for the desired voltage range. This can range from more than 10 volts to 150 volts and beyond. A typical application is the automotive industry, in which in addition to logic circuit elements also switches for the battery voltage levels and for the control of bursts must be provided (bursts). These high-voltage transistors can basically be produced using processes such as those used for CMOS circuits with operating ranges of 3.3 volts and 5 volts, respectively. However, this production is complicated and expensive because a plurality of additional masks and process steps are necessary and / or a large space requirement of the high-voltage transistor results.
Vertikale Hochvolttransistoren werden oftmals mit Hilfe einer Epitaxieschicht erzeugt, deren Dicke und Konzentration für den gewünschten Spannungsbereich optimiert werden muss. Die verwendeten Schichtdicken können schnell bei 10 µm oder darüber liegen, was nur mit einer sehr aufwändigen Epitaxieabscheidung realisierbar ist. Die notwendige vergrabene Schicht (buried layer), ihre Dotierung und Kontaktierung durch die Epitaxieschicht (sinker) erfordern etliche spezi-ell für den Hochvolttransistor notwendige Prozessschritte. Um die Transistorfläche, d.h. seine laterale Ausdehnung zu optimieren, muss die Dicke der Epitaxieschicht an die gewünschte Spannungsebene angepasst werden.Vertical high-voltage transistors are often produced by means of an epitaxial layer whose thickness and concentration must be optimized for the desired voltage range. The layer thicknesses used can be as fast as 10 μm or more, which can only be achieved with a very complicated epitaxial deposition. The necessary buried layer, its doping and contacting through the epitaxial layer (sinker) require a number of process steps that are necessary for the high-voltage transistor. To control the transistor area, i. To optimize its lateral expansion, the thickness of the epitaxial layer must be adapted to the desired voltage level.
Der Versuch, Hochvolttransistoren als laterale Transistoren in Verbindung mit einem Niedervoltprozess für Logiktransistoren herzustellen, führt zu anderen Schwierigkeiten. So müssen die elektrischen Feldstärken so beherrscht werden, dass an den Stellen höchster Feldstärkekonzentration kein Durchbruch auftritt, der zu Fehlfunktionen oder zur Zerstörung des integrierten Schaltkreises führen kann. In der Regel führt diese Anforderung zu einem großen Platzbedarf für die Hochvolttransistoren und damit zu hohen Chipkosten.The attempt to produce high-voltage transistors as lateral transistors in conjunction with a low-voltage process for logic transistors leads to other difficulties. Thus, the electric field strengths must be controlled so that no breakthrough occurs at the points of highest field strength concentration, which can lead to malfunction or destruction of the integrated circuit. As a rule, this requirement leads to a large space requirement for the high-voltage transistors and thus to high chip costs.
Aus der
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Es ist deshalb Aufgabe der Erfindung, einen verbesserten lateralen Hochvolttransistor und ein Herstellverfahren für eine Submikron-Technologie anzugeben, die auf einem Herstellprozess für Niedervolttransistoren beruhen.It is therefore an object of the invention to provide an improved lateral high-voltage transistor and a manufacturing method for a submicron technology, which are based on a manufacturing process for low-voltage transistors.
Diese Aufgabe löst die Erfindung mit den Merkmalen der unabhängigen Patentansprüche. Ausgestaltungen der Erfindung sind in weiteren Ansprüchen gekennzeichnet.This object is achieved by the invention with the features of the independent claims. Embodiments of the invention are characterized in further claims.
In einer Ausführungsform eines Hochvolttransistors mit einer Wanne eines ersten Leitfähigkeitstyps, die in einem Substrat eines zweiten Leitfähigkeitstyps angeordnet ist, sowie mit einer Source, einer Drain und einer Gateelektrode oberhalb einer zwischen Source und Drain gebildeten Kanalzone erstrecken sich jeweils mehrere gestaffelte Wannen gleichen Leitfähigkeitstyps von der Source bzw. der Drain ausgehend zum Substrat hin. Dabei nehmen die Dotierungskonzentrationen der Wannen mit zunehmender Tiefe im Wesentlichen ab und sind geglättet. Die Wannen sind derart gestaffelt, dass die tiefstgelegene Wanne der sich von der Source zum Substrat hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne gleichen Leitfähigkeitstyps eingebettet ist sowie die tiefstgelegene Wanne der sich von der Drain zum Substrat hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne gleichen Leitfähigkeitstyps eingebettet ist.In one embodiment of a high-voltage transistor having a well of a first conductivity type arranged in a substrate of a second conductivity type and having a source, a drain and a gate electrode above a channel region formed between source and drain, a plurality of staggered wells of the same conductivity type in each case extend from the Source and the drain, starting from the substrate. The doping concentrations of the wells decrease substantially with increasing depth and are smoothed. The tubs are staggered so that the Deepest well of the wells extending from the source to the substrate has the largest lateral extent and in it the next higher well of the same conductivity type is embedded and the lowest well of the extending from the drain to the substrate wells has the largest lateral extent and in her the next higher well of the same conductivity type is embedded.
In verschiedenen Ausführungsformen erstrecken sich bei dem Hochvolttransistor jeweils mehrere gestaffelte Wannen gleichen Leitfähigkeitstyps von der Source bzw. der Drain ausgehend derart zum Substrat hin, dass die Dotierungskonzentrationen der Wannen mit zunehmender Tiefe im Wesentlichen abnimmt und einen geglätteten Konzentrationsverlauf hat. Gestaffelt meint in diesem Zusammenhang, dass die tiefstgelegene Wanne die größte laterale Ausdehnung hat und dass in ihr die nächsthöher gelegene Wanne gleichen Leitfähigkeitstyps eingebettet ist. In der letzteren Wanne wiederum ist bei Bedarf eine weitere Wanne gleichen Leitfähigkeitstyps eingebettet oder aber gleich die p+- oder n+-Zonen für Source bzw. Drain.In various embodiments, in the case of the high-voltage transistor, a plurality of staggered wells of the same conductivity type extend from the source or the drain toward the substrate such that the doping concentrations of the wells substantially decrease with increasing depth and have a smoothed concentration profile. Staggered means in this context that the lowest-lying tub has the largest lateral extent and that in it the next higher well of the same conductivity type is embedded. In turn, in the latter well, if necessary, another well of the same conductivity type is embedded, or else the p + or n + regions for the source or drain.
Die an Source bzw. Drain nächstanschließende Wanne hat eine geringere Dotierung als diese und so weiter bis zur tiefstgelegenen Wanne mit der geringsten Dotierung.The well next to the source or drain has less doping than these and so on down to the lowest well with the lowest doping.
Es ist vorteilhaft, wenn die an den Sourcebereich oder den Drainbereich unmittelbar anschließende Wanne als flache Wanne ausgebildet ist.It is advantageous if the trough directly adjoining the source region or the drain region is designed as a flat trough.
Wenn die vorgenannte flache Wanne als retrograde Wanne hergestellt ist, liegt das Maximum der Dotierstoffkonzentration nicht an der Wannenoberfläche, sondern tiefer.When the aforementioned shallow well is made as a retrograde well, the maximum of the dopant concentration is not at the well surface, but deeper.
Durch thermische Schritte, die bei der Herstellung der integrierten Schaltung zwangsläufig erforderlich sind, diffundieren die Dotierstoffe der gestaffelten Wannen aus. Dabei werden große Dotierstoffunterschiede ausgeglichen, was dann in vertikaler als auch lateraler Richtung zu einem gleichmäßigeren Konzentrationsverlauf der Dotierstoffe führt und damit zu einer gleichmäßigeren Feldverteilung bei am Transistor anliegender Betriebsspannung.Thermal steps, which are inevitably required in the manufacture of the integrated circuit, cause the dopants of the staggered wells to diffuse out. In this case, large dopant differences are compensated, which then leads in the vertical and lateral direction to a more uniform concentration profile of the dopants and thus to a more uniform field distribution at the transistor applied to the operating voltage.
Man kann bei der Erfindung von einem Technologiekonzept für einen spannungs-skalierbaren lateralen Hochvolttransistor bzw. Hochvoltprozess sprechen. Dabei bestimmt letztlich der vorgesehene Bereich der Betriebsspannung nicht nur die lateralen Abmessungen insgesamt, sondern auch die Zahl der gestaffelten Wannen. Bereits mit vier Wannen, jeweils einer tiefen n- bzw. p-Wanne und einer darin entsprechend eingebetteten flachen n- bzw. p-Wanne ist es möglich, im gleichen Prozess neben Niedervolttransistoren beider Kanaltypen auch Hochvolttransistoren beider Kanaltypen herzustellen.In the invention, one can speak of a technology concept for a voltage-scalable lateral high-voltage transistor or high-voltage process. Ultimately, the intended range of operating voltage not only determines the overall lateral dimensions, but also the number of staggered wells. Even with four wells, each with a deep n- or p-well and a correspondingly embedded shallow n- or p-well, it is possible to produce high-voltage transistors of both types of channels in addition to low-voltage transistors of both types in the same process.
Vorteilhaft ist gemäß der Erfindung, dass Lithographiemasken und Wannen in unterschiedlichen Verwendungen für andere Transistortypen wieder eingesetzt werden können (reuse). Die geringe Anzahl der Lithographiemasken ist ein entscheidender Faktor, um die Prozessschritte zu verringern, die Qualität des herzustellenden Produkts zu erhöhen und die Kosten zu reduzieren. Dadurch wird auch die Akzeptanz des beschriebenen Hochvoltprozesses erhöht.It is advantageous according to the invention that lithography masks and troughs can be used again in different uses for other types of transistor (reuse). The small number of lithography masks is a key factor in reducing process steps, increasing the quality of the product to be manufactured and reducing costs. This also increases the acceptance of the described high-voltage process.
In einer Ausführungsform wird bei einem Verfahren zur Herstellung der Hochvolttransistor mittels Prozessschritten eines an sich bekannten Niedervoltprozesses hergestellt.In one embodiment, in a method for producing the high-voltage transistor is produced by means of process steps of a known low-voltage process.
In einer Ausführungsform sieht ein Verfahren zur gemeinsamen Herstellung eines Hochvolttransistors und eines Niedervolttransistors vor, dass der Hochvolttransistor mittels Prozessschritten eines an sich bekannten Niedervoltprozesses hergestellt wird, wobei bei dem Hochvolttransistor jeweils gestaffelte Wannen gleichen Leitfähigkeitstyps unterhalb des Source- bzw. Drainbereichs zusammen mit Wannen eines jeweils entsprechenden Leitfähigkeitstyps des Niedervoltprozesses derart hergestellt werden, dass bei dem Hochvolttransistor die tiefstgelegene Wanne der sich von dem Sourcebereich zum Substrat hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne gleichen Leitfähigkeitstyps eingebettet ist sowie bei dem Hochvolttransistor die tiefstgelegene Wanne der sich von dem Drainbereich zum Substrat hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne gleichen Leitfähigkeitstyps eingebettet ist.In one embodiment, a method for the common production of a high-voltage transistor and a low-voltage transistor provides that the high-voltage transistor is produced by means of process steps of a known low-voltage process, wherein in the high-voltage transistor each staggered wells of the same conductivity type below the source or drain region together with trays one each In the high-voltage transistor, the lowest-lying well of the wells extending from the source region to the substrate has the greatest lateral extent and the well of the same conductivity type is embedded in it, and the deepest well of the high-voltage transistor itself From the drain region to the substrate extending wells has the largest lateral extent and embedded in her the next higher well of the same conductivity type t is.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen und den dazu gehörigen Figuren näher erläutert. Die Figuren und die Parameterangaben dienen allein der Veranschaulichung der Erfindung und sind daher nur schematisch und nicht maßstabsgetreu ausgeführt. Der besseren Übersichtlichkeit halber sind Grenzbereiche aller beschriebenen Wannen mit durchgezogenen Linien dargestellt; es versteht sich jedoch, dass keine scharfen Grenzen auftreten. Gleiche oder gleichwirkende Elemente sind mit gleichen Bezugszeichen versehen. Es zeigen:
-
1 einen schematischen Querschnitt durch einen erfindungsgemäßen Hochvolttransistor mit n-Kanal, -
2 einen schematischen Querschnitt durch einen erfindungsgemäßen Hochvolttransistor mit p-Kanal, -
3 einen schematischen Querschnitt durch einen erfindungsgemäßen Hochvolttransistor mit n-Kanal und gesteigerter Spannungsfestigkeit, -
4 Dotierungsprofile für einen erfindungsgemäßen Hochvolttransistor gemäß1 entlang der dort eingezeichneten Schnitte, -
5 Dotierungsprofile für einen erfindungsgemäßen Hochvolttransistor gemäß2 entlang der dort eingezeichneten Schnitte, -
6 Dotierungsprofile für einen erfindungsgemäßen Hochvolttransistor gemäß3 entlang der dort eingezeichneten Schnitte und -
7 einen schematischen Querschnitt durch ein Halbleitersubstrat mit zwei Niedervolttransistoren und zwei erfindungsgemäßen Hochvolttransistoren.
-
1 a schematic cross section through a high-voltage transistor according to the invention with n-channel, -
2 a schematic cross section through a high-voltage transistor according to the invention with p-channel, -
3 a schematic cross section through a high-voltage transistor according to the invention with n-channel and increased dielectric strength, -
4 Doping profiles for a high-voltage transistor according to the invention according to1 along the sections marked there, -
5 Doping profiles for a high-voltage transistor according to the invention according to2 along the sections marked there, -
6 Doping profiles for a high-voltage transistor according to the invention according to3 along the there marked cuts and -
7 a schematic cross section through a semiconductor substrate with two low-voltage transistors and two high-voltage transistors according to the invention.
Die Ausführungsbeispiele beziehen sich auf eine 0,35 µm CMOS-Technologie, wie sie an sich für Niedervoltanordnungen bekannt ist. Diese Transistortechnologie erfordert im Gegensatz zu Prozesstechnologien
Gemäß
Das Feldoxidgebiet
Das Bor-dotierte Substrat hat typischerweise eine Konzentration von ca. 7,4*1014 cm-3. Die tiefe n-Wanne 11 wird typischerweise mit Phosphor als Dotierstoff und einer Konzentration von ca. 1013 cm-3 durch Implantation
Die flache n-Wanne 13 wird typischerweise als retrograde Wanne
In einem zweiten Fenster B-B zwischen dem Feldoxid 20a und dem Feldoxid 20c ist die Sourcediffusion 14 als hoch dotiertes, n-leitfähiges Gebiet üblicher Konzentration angeordnet. Der Sourcebereich 14 liegt in einer tiefen p-dotierten Wanne 15, die sich an des Substrats 10 anschließt und in die ihrerseits eine flache p-Wanne 17 eingebettet ist. Zusätzlich ist neben dem Sourcebereich 14 ein hoch dotiertes Gebiet 16 mit p-Leitfähigkeit angeordnet, das ebenso wie die Source von der Oberfläche des Substrats bis in die flache p-Wanne 17 reicht und für die Kontaktierung des Substrats (body-Anschluss) vorgesehen ist.In a second window B-B between the
Die tiefe p-Wanne 15 wird typischerweise mit Bor als Dotierstoff und einer Konzentration von ca. 1013 cm-3 durch Implantation
Auf einem Gateoxid 19, das sich von dem Sourceanschluss 14 bis zum Feldoxid 20a in Richtung auf den Drainanschluss 12 ausdehnt, sowie auf einem Teil des sich daran anschließenden Feldoxids 20a ist die Gateelektrode 18 angeordnet. Die Gateelektrode 18 bildet im Bereich zwischen Source 14 und Feldoxid 20a das Gate, unter dem sich in der p-Wanne 15 bzw. 17 der Kanal des Hochvolttransistors befindet. Oberhalb des Feldoxids 20a wirkt die Gateelektrode 18 als Feldplatte und dient zur Steuerung des elektrischen Feldes in der Driftstrecke der tiefen n-Wanne 11, die sich unter dem Feldoxid befindet.On a
Die tiefe n-Wanne 11 und die flache n-Wanne 13 wirken in ihrem Bereich unterhalb des Feldoxids als Drain-Erweiterung und als Driftstrecke für die Ladungsträger aus dem Kanalbereich. Mit der Feldplatte erfolgt hierbei in lateraler Richtung zwischen Source und Drain eine Steuerung des elektrischen Feldes.The deep n-well 11 and the flat n-well 13 act in their area below the field oxide as a drain extension and as a drift path for the charge carriers from the channel region. With the field plate takes place here in the lateral direction between the source and drain control of the electric field.
In vertikaler Richtung, d.h. von der Substratoberfläche des Drainanschlusses 12 oder des Sourceanschlusses 14 in Richtung auf das Substrat wird die Wirkung der jeweiligen tiefen und flachen Wannen aus den Querschnitten A-A bzw. B-B gemäß
In ähnlicher Weise ermöglicht die flache p-Wanne 17 unterhalb der Source 14, dass die tiefe p-Wanne 15 niedriger dotiert sein kann als ohne Wanne 17, so dass die p-Konzentration der Wannen 17 und 15 zum Substrat 10 hin geglättet angepasst wird, siehe
Wie in
Der Konzentrationsverlauf in vertikaler Richtung zur Substratoberfläche ist für den Drainanschluss 112 und den Sourceanschluss 114 anhand von
Gemäß
Wie am Ausführungsbeispiel der
In entsprechender Weise wird der p-Kanal-Hochvolttransistor für höhere Spannungen durch eine zusätzliche p-Wanne entsprechender Dotierung hergestellt, indem letztere mit Bezug auf
In einer tiefen n-Wanne 411 ist der p-Kanal Niedervolttransistor als LVP
Wie aus den Figuren zu erkennen ist, können die mittlere n-Wanne 221, die tiefen n-Wannen 11, 111, 211 und 411, die flachen n-Wannen 13, 113 und 413, die tiefen p-Wannen 15, 115 und 315 sowie die flachen p-Wannen 17 und 117 mit jeweils den gleichen Prozessschritten des Niedervoltprozesses hergestellt werden. Dabei werden mittels entsprechender Masken zuerst die tiefen n- bzw. p- dotierten Wannen implantiert und danach die flachen n- bzw. p-dotierten Wannen implantiert. Erst danach werden die anderen Strukturen der Halbleiteranordnung wie Feldoxide und Source- bzw. Drain-Anschüsse hergestellt. Zwischen einer tiefen und einer flachen Wanne kann darüber hinaus die Implantation einer (mitteltiefen) n-dotierten bzw. p-dotierten Wanne erfolgen, wenn dies für den späteren Einsatzzweck bei sehr hohen Betriebsspannungen notwendig sein sollte. Die sogenannte Wiederverwendung (reuse) der Wannen bzw. deren Masken ermöglicht einen äußerst kostengünstigen Herstellprozess. Dabei sind folgende Zuordnungen getroffen.As can be seen from the figures, the central n-well 221, the deep n-
Die n-Wanne 413 bildet standardmäßig den Kanalbereich (body) für den Niedervolt-PMOS-Transistor und zugleich den body 113 des Hochvolt-PMOS-Transistors. Zugleich wird die n-Wanne 13 bzw. 213 und-221 für den Feldstärkeabbau (drain engineering) unterhalb der Drain 12 des Hochvolt-NMOS-Transistors bzw. 212 des Höchstvolttransistors eingesetzt.By default, n-well 413 forms the channel region (body) for the low-voltage PMOS transistor and at the same time the
Die niedrig dotierte tiefe n-Wanne 11 bzw. 111, 211 oder 411 wirkt allgemein als Isolationselement gegenüber dem Substrat 10 bzw. 110 oder 210. Zugleich dient die tiefe n-Wanne 111 als Isolation der Driftstrecke 115 des Hochvolt-PMOS-Transistors gegenüber dem Substrat bzw. dient als body der Hochvolt-PMOS-Transistoren. Im Ausführungsbeispiel der
Die tiefe p-Wanne 115 bildet die Driftstrecke des Hochvolt-PMOS-Transistors gemäß
Die flache p-Wanne 17 bzw. 217 dient als Kanalbereich des Hochvolt-NMOS-Transistors bzw. des Höchstvolt-NMOS-Transistors gemäß
Die beschriebene funktionale Mehrfachnutzung der dargestellten Wannen für verschiedene Transistoren bildet einen erheblichen Effizienzgewinn bei der Herstellung derartiger Hochvoltbauelemente mittels eines Niedervoltprozesses. Mit nur 4 Wannen, nämlich einer flachen und einer tiefen n-Wanne sowie einer flachen und einer tiefen p-Wanne lassen sich sowohl Niedervolt- als auch Hochvolttransistoren gleichzeitig herstellen. Auf diese Weise sind gegenüber anderen Herstellverfahren derartiger gemischter Bauelemente eine bedeutende Zahl an Masken und an Lithographieschritten und somit an Prozesskosten einzusparen. Gleichzeitig können die Hochvolttransistoren und die Niedervolttransistoren unabhängig voneinander optimiert werden. Auch dadurch lässt sich insbesondere bei den lateralen Hochvolttransistoren Silizium- bzw. Substratfläche sparen, was sich ebenfalls kostengünstig auswirkt.The described functional multiple use of the illustrated wells for different transistors forms a significant gain in efficiency in the production of such high-voltage components by means of a low-voltage process. With only 4 wells, namely a shallow and a deep n-well as well as a shallow and a deep p-well, both low-voltage and high-voltage transistors can be produced simultaneously. In this way, compared with other production methods of such mixed components, a significant number of masks and lithography steps and thus process costs must be saved. At the same time, the high-voltage transistors and the low-voltage transistors can be optimized independently of each other. This also makes it possible to save silicon or substrate area, in particular in the case of the lateral high-voltage transistors, which also has a cost-effective effect.
BezugszeichenlisteLIST OF REFERENCE NUMBERS
- (x)10(X) 10
- Substratsubstratum
- (x)11(X) 11
- tiefe n-Wannedeep n-tub
- (x)12(X) 12
- Draindrain
- (x)13(X) 13
- flache n-Wanneflat n sink
- (x)14(X) 14
- Sourcesource
- (x)15(X) 15
- tiefe p-Wannedeep p-tub
- (x)16(X) 16
- Substratanschlusssubstrate terminal
- (x)17(X) 17
- flache p-Wanneflat p-tub
- (x)18(X) 18
- Gateelektrodegate electrode
- (x)19(X) 19
- Gateoxidgate oxide
- 2020
- Feldoxidfield oxide
- (x)21(X) 21
- (mitteltiefe) n-Wanne (medium depth) n-tub
- mit (x) =with (x) =
- 0, 1, 2, 3, 40, 1, 2, 3, 4
Claims (14)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004014928.3A DE102004014928B4 (en) | 2004-03-26 | 2004-03-26 | High-voltage transistor and method for its production |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004014928.3A DE102004014928B4 (en) | 2004-03-26 | 2004-03-26 | High-voltage transistor and method for its production |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102004014928A1 DE102004014928A1 (en) | 2005-10-13 |
DE102004014928B4 true DE102004014928B4 (en) | 2018-07-12 |
Family
ID=34982963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102004014928.3A Expired - Fee Related DE102004014928B4 (en) | 2004-03-26 | 2004-03-26 | High-voltage transistor and method for its production |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102004014928B4 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007033692A1 (en) * | 2005-09-20 | 2007-03-29 | Austriamicrosystems Ag | High-voltage transistor and method for its manufacture |
DE102005054672B4 (en) | 2005-11-16 | 2014-06-12 | Austriamicrosystems Ag | High-voltage transistor with low threshold voltage and such a high-voltage transistor comprehensive device |
WO2007072405A2 (en) * | 2005-12-22 | 2007-06-28 | Nxp B.V. | Semiconductor device with recessed field plate and method of manufacturing the same |
EP1852916A1 (en) * | 2006-05-05 | 2007-11-07 | Austriamicrosystems AG | High voltage transistor |
ATE532216T1 (en) * | 2006-08-18 | 2011-11-15 | Austriamicrosystems Ag | HIGH VOLTAGE MOS TRANSISTOR ARRANGEMENT AND METHOD FOR PRODUCING THE SAME |
EP4258363A4 (en) * | 2020-12-01 | 2024-02-14 | Nissan Motor Co., Ltd. | Semiconductor device, and manufacturing method for same |
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2004
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---|---|
DE102004014928A1 (en) | 2005-10-13 |
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R016 | Response to examination communication | ||
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