DE102004010664B4

DE102004010664B4 - Speicherkomparatorzelle

Info

Publication number: DE102004010664B4
Application number: DE200410010664
Authority: DE
Inventors: Thomas Dr.rer.nat. Dipl.-Phys. Künemund
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-03-04
Filing date: 2004-03-04
Publication date: 2007-08-09
Anticipated expiration: 2024-03-05
Also published as: DE102004010664A1

Abstract

Speicherkomparatorzelle (100; 200; 300) mit folgenden Merkmalen:
einer Speichereinrichtung (102; 202; 302) zum Liefern eines Speichersignals (b) abhängig von einem gespeicherten Wert;
einem Komparator (104; 304) zum Vergleichen des Speichersignals mit einem Komparatorsignal (k),
wobei die Speichereinrichtung ausgebildet ist, um das Speichersignal (b) und ein komplementäres Speichersignal (bq) zu liefern, oder wobei neben dem Komparatorsignal ein komplementäres Komparatorsignal (kq) dem Komparator zuführbar ist, und
wobei der Komparator ausgebildet ist, um abhängig von einem Vergleichsergebnis das Speichersignal oder das komplementäre Speichersignal bzw. das Komparatorsignal oder das komplementäre Komparatorsignal als Komparatorergebnissignal (H) auszugeben; und
wobei die Speichereinrichtung (102; 302) mit einer Versorgungseinrichtung (208) verbunden ist, die ausgebildet ist, um die Speichereinrichtung mit einem Speicherspannungspotential (sVDD) zum Halten des gespeicherten Wertes zu versorgen; ferner mit
einer Auswerteeinrichtung (206; 306) zum Empfangen eines Auswertesignals (hp_in), das ein Massepotential (VSS) aufweist, wobei die Auswerteeinrichtung ausgebildet ist, um das Auswertesignal...Memory comparator cell (100; 200; 300) having the following features:
memory means (102; 202; 302) for providing a memory signal (b) in response to a stored value;
a comparator (104; 304) for comparing the memory signal with a comparator signal (k),
wherein the memory means is adapted to supply the memory signal (b) and a complementary memory signal (bq), or wherein in addition to the comparator signal, a complementary comparator signal (kq) can be supplied to the comparator, and
wherein the comparator is designed to output the memory signal or the complementary memory signal or the comparator signal or the complementary comparator signal as a comparator result signal (H) depending on a comparison result; and
wherein the memory means (102; 302) is connected to a supply means (208) arranged to supply the storage means with a storage voltage potential (sVDD) for holding the stored value; furthermore with
an evaluation device (206; 306) for receiving an evaluation signal (hp_in) having a ground potential (VSS), wherein the evaluation device is designed to generate the evaluation signal ...

Description

Die vorliegende Erfindung befaßt sich mit einer Speicherkomparatorzelle sowie mit einer Speicherkomparatorvorrichtung bestehend aus einer Mehrzahl von Speicherkomparatorzellen, wie sie für inhaltsadressierbare Speicher eingesetzt werden.The present invention itself with a memory comparator cell and with a memory comparator device consisting of a plurality of memory comparator cells, as they are for content-addressable Memory can be used.

Assoziativspeicher CAM (CAM = content addressable memory) ermöglichen neben Lese- und Schreibzugriffen auch sogenannte assoziative Zugriffe. Ein assoziativer Zugriff ist eine Suche nach einem Eintrag bzw. einer Adressierung über einen Inhalt einer gespeicherten Information. Bei einer solchen Suchoperation wird ein Suchwort mit einer bestimmten Menge gespeicherter Datenwörter verglichen. Für jedes der gespeicherten Wörter wird dabei angezeigt, ob es mit dem Suchwort übereinstimmt oder nicht. Ein wesentliches Merkmal eines CAM ist also, daß gespeicherte Wörter auch aufgrund ihres Inhalts identifizierbar sind, anstatt nur durch ihre Adresse wie bei gewöhnlichen Speichern. Ein CAM besteht im allgemeinen aus einem zweidimensionalen Feld von Komparatorspeicherzellen. Jede dieser Zellen speichert ein Bit digitaler Information und erlaubt den Vergleich dieses gespeicherten Bits mit einem korrespondierenden Bit des Suchwortes. Die je einer Zeile oder Spalte des Zellenfeldes entsprechenden gespeicherten Bits bilden die gespeicherten Wörter. Während eines assoziativen Zugriffs wird das Suchwort gleichzeitig an alle den gespeicherten Datenwörtern entsprechenden Zellen angelegt, und für jedes gespeicherte Wort wird ein Treffersignal erzeugt, das anzeigt, ob das Suchwort mit dem gespeicherten Wort übereinstimmt oder nicht.associative memory CAM (CAM = content addressable memory) allow next to read and write access also called associative accesses. An associative access is a search for an entry or an addressing via a Content of a stored information. In such a search operation a search word is compared with a certain amount of stored data words. For each the stored words is displayed whether it matches the search word or not. One The essential feature of a CAM is that stored words also are identifiable by their content, rather than just by their address as with ordinary To save. A CAM generally consists of a two-dimensional one Field of comparator memory cells. Each of these cells saves a bit of digital information and allows the comparison of this stored Bits with a corresponding bit of the search word. The one each Line or column of the cell field corresponding stored Bits form the stored words. While of an associative access, the search word is simultaneously sent to all the stored data words corresponding cells are created, and for each stored word becomes generates a hit signal that indicates whether the search term matches the stored word matches or not.

Wichtige Anwendungen von Assoziativspeichern sind sogenannte Caches, schnelle Pufferspeicher für eine CPU von Prozessoren und Mikrokontrollern, wie beispielsweise einem Data- und Instruction-Cache sowie Adressenübersetzungspuffer.Important Associative memory applications are so-called caches, fast Cache for a CPU of processors and microcontrollers, such as a data and instruction cache and address translation buffer.

Üblicherweise sind Schaltnetze und -werke mikroelektronisch so ausgeführt, daß beispielsweise jedes Bit eines in einem Register gespeicherten Zustands physikalisch dargestellt wird durch genau einen elektrischen Knoten am Registerausgang. Für die deshalb sogenannte Single-Rail-Schaltungstechnik gilt gleiches auch für alle Knoten innerhalb der kombinatorischen Schaltnetze zwischen Registern sowie für deren Eingänge. Einem logischen Wert eines (Zwischen-) Zustandsbits bzw. dessen Komplement entspricht im allgemeinen genau ein elektrischer Knoten.Usually Switching networks and plants are microelectronics designed so that, for example, each Bit of a state stored in a register physically is represented by exactly one electrical node at the register output. For the therefore so-called single rail circuit technology is the same for all Nodes within the combinatorial switching networks between registers as well for their Inputs. A logical value of an (intermediate) status bit or its Complement is generally exactly one electrical node.

Eine differentielle Stromprofilanalyse DPA (DPA = differential power analysis) ist eine der wichtigsten Methoden für einen Angriff auf ICs (IC = integrated circuit) sowie für eine Beurteilung einer Empfindlichkeit von ICs für Sicherheitsanwendungen gegenüber gezielten Angriffen auf vertrauliche Informationen wie Paßwörter oder kryptographische Schlüssel. Dabei werden für ein gegebenes Programm bzw. einen gegebenen Algorithmus mit statistischen Methoden gemessene Stromprofile bzw. deren über einen oder mehrere Taktzyklen berechnete Ladungsintegrale des IC ausgewertet, wobei, für eine Vielzahl von Programmausführungen, aus einer Korrelation von systematischer Datenvariation und jeweiligem Landungsintegral Rückschlüsse auf eine zu schützende Information gezogen werden können.A differential current profile analysis DPA (DPA = differential power analysis) is one of the most important methods for attacking ICs (IC = integrated circuit) as well as for an assessment of sensitivity of ICs to security applications versus targeted ones Attacks on sensitive information such as passwords or cryptographic Key. It will be for a given program or algorithm with statistical Methods measured power profiles or their over one or more clock cycles calculated charge integrals of the IC, where, for a variety of Copybooks, from a correlation of systematic data variation and respective landing integral Conclusions on one to be protected Information can be pulled.

Im Gegensatz zur herkömmlichen Single-Rail-Logik, bei der jedes Bit innerhalb eines Daten- oder Signalpfades physikalisch dargestellt wird durch genau einen elektrischen Knoten k eines Schaltnetzes oder Schaltwerkes, wird bei Implementierung mit einer Dual-Rail-Logik jedes Bit durch zwei Knoten k und kq dargestellt, wobei dieses Bit einen gültigen logischen Wert aufweist, wenn k dem wahren logischen Wert b dieses Bits entspricht und kq dem negierten Wert bn = not(b).in the Contrary to conventional Single-rail logic, in which every bit within a data or Signal path is physically represented by exactly one electrical Node k of a switching network or switching mechanism, is at implementation with a dual-rail logic each bit represented by two nodes k and kq, where this bit is a valid has logical value if k is the true logical value b of this Bits and kq corresponds to the negated value bn = not (b).

Eine gewünschte Invarianz der Ladungsintegrale wird nun dadurch erreicht, daß zwischen je zwei Zuständen mit gültigen logischen Werten (b, bn) = (1, 0) oder (0, 1) ein sogenannter Vorladezustand, auch Precharge genannt, eingefügt ist, für den sowohl k als auch kq auf dasselbe elektrische Potential geladen werden, also logisch ungültige Werte (1, 1) oder (0, 0) annehmen. Für einen Vorladezustand (1, 1) könnte also eine Zustandsfolge aussehen wie folgt:
(1, 1) → (0, 1) → (1, 1) → (1, 0) → (1, 1) → (1, 0) → (1, 1) → (0, 1) → ...A desired invariance of the charge integrals is now achieved by inserting a so-called precharge state, also known as precharge, between each two states with valid logic values (b, bn) = (1, 0) or (0, 1) for which both k and kq are charged to the same electrical potential, so logically invalid values (1, 1) or (0, 0) assume. For a precharge state (1, 1), a state sequence could look like this:
(1, 1) → (0, 1) → (1, 1) → (1, 0) → (1, 1) → (1, 0) → (1, 1) → (0, 1) → .. ,

Für eine jede beliebige solcher Zustandsfolgen gilt, daß bei einem Übergang (1, 1) → (b, bn) genau ein Knoten von 1 nach 0 umgeladen wird, und für alle (b, bn) → (1, 1) genau ein Knoten von 0 nach 1, unabhängig von einem logisch gültigen Wert b des in Frage stehenden Zustandsbits. Analoges gilt für Zustandsfolgen mit einem Vorladezustand (0, 0).For each one any such state sequence holds that at a transition (1, 1) → (b, bn) exactly one node is transferred from 1 to 0, and for all (b, bn) → (1, 1) exactly one node from 0 to 1, regardless of a logically valid value b of the state bit in question. The same applies to state sequences with a precharge state (0, 0).

Daraus aber folgt, daß die diesen Zustandsfolgen entsprechenden Ladungsintegrale unabhängig sind von einer Abfolge (b, bn) der logisch gültigen Werte, falls nur dafür Sorge getragen wird, daß die Knoten k und kq gleiche elektrische Kapazitäten aufweisen. Ein Stromprofil eines so implementierten Datenpfades hängt also nicht ab von zeitlichen Variationen der zu verarbeitenden Daten. Es ist somit DPA-resistent.from that but it follows that the are independent of these state sequences corresponding charge integrals of a sequence (b, bn) of the logically valid values, if only care is worn that the knots k and kq have the same electrical capacitances. A power profile a data path implemented in this way does not depend on time Variations of the data to be processed. It is thus DPA resistant.

6 zeigt eine mögliche Realisierung einer Assoziativspeicherzelle, wie sie üblicherweise eingesetzt wird. Die Assoziativspeicherzelle weist eine Speichereinrichtung 602, eine Komparatoreinrichtung 604 sowie eine Auswerteeinrichtung 606 auf. Die Speicherzelle 602 ist ausgebildet zum Empfangen eines Speichersignals b sowie eines komplementären Speichersignals bq sowie zum Speichern eines Wertes des Speichersignals b sowie des komplementären Speichersignals bq. Dazu weist die Speichereinrichtung 602 einen ersten Inverter INB sowie einen zweiten Inverter INBQ auf. Der erste Inverter INB bildet mit dem zweiten Inverter INBQ ein Latch zum Speichern des ersten Speichersignals b und des zweiten Speichersignals bq. Das Speichersignal b weist bezüglich des komplementären Speichersignals bq einen komplementären Wert auf. Das bedeutet, daß das komplementäre Speichersignal bq einen Wert logisch 0 aufweist, wenn das Speichersignal b einen Wert logisch 1 aufweist, und einen Wert logisch 1 aufweist, wenn das Speichersignal b einen Wert logisch 0 aufweist. 6 shows a possible implementation of an associative memory cell, as is commonly used. The associative memory cell has a memory device 602 , a comparator device 604 as well as an evaluation device 606 on. The memory cell 602 is configured to receive a memory signal b and a komple memory memory signal bq and for storing a value of the memory signal b and the complementary memory signal bq. For this purpose, the memory device 602 a first inverter INB and a second inverter INBQ. The first inverter INB forms a latch with the second inverter INBQ for storing the first memory signal b and the second memory signal bq. The memory signal b has a complementary value with respect to the complementary memory signal bq. This means that the complementary memory signal bq has a value of logic 0 if the memory signal b has a value of logic 1 and a value of logic 1 if the memory signal b has a value of logical 0.

Das Speichersignal b wird der Speichereinrichtung 602 über einen Transistor NTBL zugeführt. Der Transistor NTBL wird von einem Schreibsignal wl angesteuert. Bei einem aktiven Schreibsignal wl schaltet der Transistor NTBL ein Speichereingangssignal bl auf das Speichersignal b durch. Das komplementäre Speichersignal bq wird der Speichereinrichtung 602 über einen Transistor NTBLQ zugeführt. Der Transistor NTBLQ wird von dem Schreibsignal wl angesteuert und ist ausgebildet, um ein komplementäres Speichereingangssignal blq ansprechend auf ein aktives Schreibsignal wl auf das komplementäre Speichersignal bq durchzuschalten. Bei einem inaktiven Schreibsignal wl sperren die Transistoren NTBL, NTBLQ und die Speichereinrichtung 602 hält das Speichersignal b sowie das komplementäre Speichersignal bq.The memory signal b becomes the memory device 602 fed via a transistor NTBL. The transistor NTBL is driven by a write signal wl. In the case of an active write signal w1, the transistor NTBL switches on a memory input signal bl to the memory signal b. The complementary memory signal bq becomes the memory device 602 supplied via a transistor NTBLQ. The transistor NTBLQ is driven by the write signal wl and is configured to switch on a complementary memory input signal blq in response to an active write signal wl to the complementary memory signal bq. In the case of an inactive write signal w1, the transistors NTBL, NTBLQ and the memory device block 602 holds the memory signal b and the complementary memory signal bq.

Der Komparator 604 ist ausgebildet, um das Speichersignal b mit dem Speichereingangssignal bl zu vergleichen und abhängig von einem Vergleichsergebnis ein Komparatorergebnissignal H auszugeben. Ein Vergleich des Speichersignals b mit dem Speichereingangssignal bl wird vorzugsweise dann durchgeführt, wenn das Schreibsignal wl nicht aktiv ist und die Transistoren NTBL, NTBLQ das Speichereingangssignal bl und das komplementäre Speichereingangssignal blq nicht auf das Speichersignal b und das komplementäre Speichersignal bq durchschalten. In diesem Fall kann das Speichereingangssignal bl einen anderen Signalwert aufweisen als das gespeicherte Speichersignal b. Der Komparator 604 weist zwei Transistoren PEB, NEBL auf, die von dem Speichereingangssignal bl ange steuert werden, zwei Transistoren PEBQ, NEBLQ, die von dem komplementären Speichereingangssignal blq angesteuert werden, zwei Transistoren PEBL, NEB, die von dem Speichersignal b angesteuert werden, sowie zwei Transistoren PEBLQ, NEBQ, die von dem komplementären Speichersignal bq angesteuert werden.The comparator 604 is designed to compare the memory signal b with the memory input signal bl and output a comparator result signal H depending on a comparison result. A comparison of the memory signal b with the memory input signal bl is preferably carried out when the write signal wl is not active and the transistors NTBL, NTBLQ do not switch the memory input signal bl and the complementary memory input signal blq to the memory signal b and the complementary memory signal bq. In this case, the memory input signal bl may have a different signal value than the stored memory signal b. The comparator 604 has two transistors PEB, NEBL, which are controlled by the memory input signal is on, two transistors PEBQ, NEBLQ, which are driven by the complementary memory input signal blq, two transistors PEBL, NEB, which are controlled by the memory signal b, and two transistors PEBLQ , NEBQ, which are driven by the complementary memory signal bq.

Sourceanschlüsse der Transistoren PEBL, PEBLQ sind mit einem Versorgungsspannungspotential VDD und die Sourceanschlüsse der Transistoren NEBQ, NEB mit einem Massepotential VSS verbunden. Die Drainanschlüsse der Transistoren PEB, PEBQ, NEBL, NEBLQ sind mit dem Komparatorausgangssignal H verbunden. Weisen das Speichersignalpaar b, bq und das Speichereingangssignalpaar bl, blq einen gleichen Signalzustand auf, d. h. sowohl das Speichersignalpaar b, bq als auch das Speichereingangssignalpaar bl, blq weisen einen Wert auf, der einer logischen 1 entspricht bzw. einer logischen 0 entspricht, so wird das Komparatorausgangssignal H über die Transistoren PEBL, PEB bzw. die Transistoren PEBLQ, PEBQ mit dem ersten Spannungspotential VDD verbunden. Weisen das Speichersignalpaar b, bq und das Speichereingangssignalpaar bl, blq unterschiedliche Zustände auf, d. h. eines der beiden Signale b, bl entspricht einer logischen 0 und das andere einer logischen 1, so ist das Komparatorergebnissignal H über die Transistoren NEBL, NEBQ bzw. die Transistoren NEBLQ, NEB mit dem Massepotential VSS verbunden.Source connections of the Transistors PEBL, PEBLQ are at a supply voltage potential VDD and the source connections of the transistors NEBQ, NEB connected to a ground potential VSS. The drain connections of the transistors PEB, PEBQ, NEBL, NEBLQ are connected to the comparator output signal H connected. Assign the memory signal pair b, bq and the memory input signal pair bl, blq a same signal state, d. H. both the memory signal pair b, bq and the memory input signal pair bl, blq have one Value that corresponds to a logical 1 or a logical 0 corresponds, the comparator output signal H via the Transistors PEBL, PEB and the transistors PEBLQ, PEBQ with the first voltage potential VDD connected. Assign the memory signal pair b, bq and the memory input signal pair bl, blq different conditions on, d. H. one of the two signals b, bl corresponds to a logical one 0 and the other of a logical 1, then the comparator result signal H over the transistors NEBL, NEBQ and the transistors NEBLQ, NEB with connected to the ground potential VSS.

Das Komparatorausgangssignal H wird somit von dem ersten Spannungspotential VDD, das entweder direkt oder über eine weitere Schaltung (nicht gezeigt in den Figuren) mit einer ersten Spannungsversorgungseinrichtung (nicht gezeigt in 6) bzw. von dem Massepotential VSS, das entweder direkt oder über eine weitere Schaltung (nicht gezeigt in den Figuren) auf Masse (nicht gezeigt in 6) liegt, mit einer Signalspannung versorgt.The comparator output signal H is thus from the first voltage potential VDD, either directly or via another circuit (not shown in the figures) with a first voltage supply means (not shown in FIG 6 ) or ground potential VSS connected to ground either directly or via another circuit (not shown in the figures) (not shown in FIG 6 ), supplied with a signal voltage.

Die Auswerteeinrichtung 606 weist zwei Transistoren NH, PH auf, die von dem Komparatorergebnissignal H angesteuert werden. Die Auswerteeinrichtung 606 ist ausgebildet, um ein Auswertesignal hp_in zu empfangen und ein Ergebnissignal hp_out auszugeben. Zeigt das Komparatorergebnissignal H an, das Speichersignalpaar b, bq und Speichereingangssignalpaar bl, blq übereinstimmen, d. h. das Komparatorergebnissignal H ist mit dem ersten Spannungspotential VDD verbunden, so gibt der Transistor NH das Auswertesignal hp_in als Ergebnissignal hp_out aus. Ist das Komparatorergebnissignal H dagegen mit dem Massepotential VSS verbunden, d. h. das Komparatorergebnissignal H zeigt an, daß das Speichersignalpaar b, bq sowie das Speichereingangssignalpaar bl, blq nicht übereinstimmen, so zieht der Transistor PH das Ergebnissignal hp_out auf das erste Spannungspotential VDD. Das Ergebnissignal hp_out ist somit gesteuert durch das Komparatorergebnissignal H entweder mit dem Ergebnissignal hp_in oder dem ersten Spannungspotential VDD verbunden.The evaluation device 606 has two transistors NH, PH, which are driven by the comparator result signal H. The evaluation device 606 is configured to receive an evaluation signal hp_in and to output a result signal hp_out. If the comparator result signal H indicates that the memory signal pair b, bq and memory input signal pair bl, blq match, ie the comparator result signal H is connected to the first voltage potential VDD, the transistor NH outputs the evaluation signal hp_in as the result signal hp_out. On the other hand, if the comparator result signal H is connected to the ground potential VSS, ie the comparator result signal H indicates that the memory signal pair b, bq and the memory input signal pair bl, blq do not match, the transistor PH pulls the result signal hp_out to the first voltage potential VDD. The result signal hp_out is thus controlled by the comparator result signal H connected to either the result signal hp_in or the first voltage potential VDD.

Die in 6 beschriebene CAM-Zelle weist insbesondere den Nachteil auf, daß sie eine hohe Transistorzahl aufweist. Dies resultiert in einer großen CAM-Zellfläche sowie in einem erhöhten Energieverbrauch. Die Entkopplung des Komparatorergebnissignals H von dem Speichersignal b sowie dem Speichereingangssignal bl verzögert zusätzlich eine Bereitstellung des Komparatorergebnissignals H.In the 6 In particular, the described CAM cell has the disadvantage that it has a high number of transistors. This results in a large CAM cell area as well as in increased energy consumption. The decoupling of the comparator result signal H from the memory signal b as well the memory input signal bl additionally delays the provision of the comparator result signal H.

US 2 003/0097605 A1 zeigt eine Bereichszelle, die ein Speichersignal und ein komplementäres Speichersignal jeweils an den Steuereingang zweier Transistoren bereitstellt. Gesteuert durch das Speichersignal und das komplementäre Speichersignal schalten die Transistoren entweder das Signal oder dazu komplementäre Signal als Ausgangssignal durch. Die Bereichszelle ist ausgebildet zum Empfangen eines Eingangssignals. Abhängig von dem Ausgangssignal wird entweder das Eingangssignal als Ergebnissignal der Bereichszelle ausgegeben oder das Ergebnissignal wird durch den Transitor auf Masse gezogen.US 2 003/0097605 A1 shows a range cell which is a memory signal and a complementary memory signal each provides to the control input of two transistors. controlled switch through the memory signal and the complementary memory signal the transistors either the signal or complementary signal as an output signal. The area cell is designed for Receiving an input signal. Depending on the output signal is either the input signal as the result signal of the range cell output or the result signal is grounded by the Transitor drawn.

Efthymiou, A.; Garside, J.: An adaptive serial-parallel CAM Architecture for low-power cache blocks. ISLPED'02, August 12–14, 2002, Monterey, California, USA beschreibt eine Zusammenschaltung von CAM-Zellen. Eine CAM-Zelle weist eine Speicherzelle auf, die ein Speichersignal und ein dazu invertiertes Speichersignal bereitstellt, die zwei Transistoren ansteuern, die ein Vergleichssignal bzw. ein dazu komplementäres Vergleichssignal auf zwei weitere Transistoren durchschalten, die ein Ergebnissignal entweder auf ein Massepotential oder auf ein Versorgungsspannungspotential ziehen.Efthymiou, A .; Garside, J .: Adaptive serial-parallel CAM Architecture for low power cache blocks. ISLPED'02, August 12-14, 2002, Monterey, California, USA describes an interconnection of CAM cells. A CAM cell has a memory cell which is a Provides a memory signal and an inverted memory signal, driving the two transistors, a comparison signal or a thereto complementary Switching comparison signal on two more transistors, the a result signal either to a ground potential or to a Pull supply voltage potential.

Es ist die Aufgabe der vorliegenden Erfindung, eine Speicherkomparatorzelle, eine Speicherkomparatorvorrichtung, ein Verfahren zum Speichern und Vergleichen sowie ein Computerprogramm zum Ausführen des Verfahrens zum Speichern und Vergleichen zu schaffen, die eine einfache Struktur aufweisen.It the object of the present invention is a memory comparator cell, a memory comparator device, a method for storing and Compare and a computer program for performing the method for saving and to provide comparisons having a simple structure.

Diese Aufgabe wird durch eine Speicherkomparatorzelle gemäß Anspruch 1, eine Speicherkomparatorvorrichtung gemäß Anspruch 8, ein Verfahren zum Speichern und Vergleichen gemäß Anspruch 12 sowie ein Computerprogramm gemäß Anspruch 13 gelöst.These The object is achieved by a memory comparator cell according to claim 1, a memory comparator device according to claim 8, a method for storing and comparing according to claim 12 and a computer program according to claim 13 solved.

Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß sich ein Speichersignal einer Speichereinrichtung oder ein Komparatorsignal, das in einem Komparator mit dem Speichersignal verglichen wird, vorteilhafterweise als Komparatorergebnissignal nutzen läßt, um ein Vergleichsergebnis auszugeben. Eine Speicherkomparatorzelle gemäß dem erfindungsgemäßen Ansatz weist eine minimale Fläche, einen minimalen Energieumsatz sowie eine Resistenz gegenüber einer Differential-Power-Analyses auf.Of the The present invention is based on the finding that a Memory signal of a memory device or a comparator signal, which is compared in a comparator with the memory signal, advantageously as a comparator result signal can use to a Output comparison result. A memory comparator cell according to the inventive approach has a minimal area, a minimal energy expenditure as well as a resistance to one Differential power analysis on.

Insbesondere bietet keine der bekannten Lösungen von Speicherkomperatorzellen die Kombination von Vorteilen der erfindungsgemäßen Schaltung. Die erfindungsgemäße Speicherkomparatorzelle weist eine minimale Transistorzahl auf. Eine geringe Transistorzahl bedeutet eine kleine Zellfläche, die für die Speicherkomparatorzelle notwendig ist. Zusätzlich wird der Energieverbrauch reduziert. Zudem bedeutet eine Ladungsneutralität aller Vorgänge in der Speicherkomparatorzelle eine Resistenz gegenüber DPA-Angriffen. Ein weiterer wesentlicher Vorteil ist eine Reduzierung der Zeit, die im Komparator für einen Vergleich des Speichersignals mit dem Komparatorsignal benötigt wird.Especially does not offer any of the known solutions of memory capacitor cells, the combination of advantages of the circuit according to the invention. The Inventive memory comparator cell has a minimum number of transistors. A low transistor count means a small cell area, the for the Memory comparator cell is necessary. In addition, the energy consumption reduced. In addition, a charge neutrality means all processes in the memory comparator cell a resistance to DPA attacks. Another key benefit is a reduction in time the in the comparator for a comparison of the memory signal with the comparator signal is needed.

Gemäß einem weiteren Ausführungsbeispiel ist ein Versorgungsspannungspegel VDD reduziert. Dies bedeutet einen geringeren Energieumsatz und kurze Zugriffszeiten.According to one Another embodiment is a supply voltage level VDD reduced. This means one lower energy turnover and short access times.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:preferred embodiments The present invention will be described below with reference to FIG the enclosed drawings closer explained. Show it:

1 eine schematische Darstellung einer Speicherkomparatorzelle gemäß der vorliegenden Erfindung; 1 a schematic representation of a memory comparator cell according to the present invention;

2 eine schematische Darstellung eines weiteren Ausführungsbeispiels einer Speicherkomparatorzelle gemäß der vorliegenden Erfindung; 2 a schematic representation of another embodiment of a memory comparator cell according to the present invention;

3 eine detaillierte Darstellung eines Ausführungsbeispiels einer Speicherkomparatorzelle gemäß der vorliegenden Erfindung; 3 a detailed illustration of an embodiment of a memory comparator cell according to the present invention;

4 eine schematische Darstellung einer Speicherkomparatorvorrichtung gemäß der vorliegenden Erfindung; 4 a schematic representation of a memory comparator device according to the present invention;

5 ein Ablaufdiagramm der in 4 gezeigten Signale; und 5 a flow chart of in 4 shown signals; and

6 eine Speicherkomparatorzelle gemäß dem Stand der Technik. 6 a memory comparator cell according to the prior art.

In der nachfolgenden Beschreibung der bevorzugten Ausführungsbeispiele der vorliegenden Erfindung werden für die in den verschiedenen Zeichnungen dargestellten und ähnlich wirkenden Elemente gleiche oder ähnliche Bezugszeichen verwendet, wobei eine wiederholte Beschreibung dieser Elemente weggelassen wird.In the following description of the preferred embodiments of the present invention are for those in the various Drawings shown and similar acting elements same or similar Reference numeral used, with a repeated description of this Elements is omitted.

1 zeigt eine schematische Darstellung einer Speicherkomparatorzelle gemäß der vorliegenden Erfindung. Die Speicherkomparatorzelle 100 weist eine Speichereinrichtung 102 sowie einen Komparator 104 auf. Die Speichereinrichtung 102 ist ausgebildet zum Bereitstellen eines Speichersignals b sowie eines komplementären Speichersignals bq an den Komparator 104. Der Komparator 104 ist ferner ausgebildet zum Empfangen eines Komparatorsignals k sowie eines komplementären Komparatorsignals kq. Abhängig von einem Vergleichsergebnis stellt der Komparator 104 ein Komparatorergebnissignal H bereit. Gemäß dem erfindungsgemäßen Ansatz ist das Komparatorergebnissignal H kein eigenständig, in dem Komparator 104 erzeug tes Signal, sondern entspricht einem der von dem Komparator 104 empfangenen Signale b, bq, k, kq. 1 shows a schematic representation of a memory comparator cell according to the present invention. The storage comparator cell 100 has a memory device 102 and a comparator 104 on. The storage device 102 is configured to provide a memory signal b and a complementary memory signal bq to the comparator 104 , The comparator 104 is further configured to receive a comparator signal k and a complementary comparator signal kq. Depending on a comparison result represents the comparator 104 a comparator result signal H ready. According to the inventive approach, the comparator result signal H is not independent in the comparator 104 generated signal, but corresponds to one of the comparator 104 received signals b, bq, k, kq.

Die Speichereinrichtung 102 ist ausgebildet zum Speichern eines zu speichernden Wertes. Abhängig von dem in der Speichereinrichtung 102 gespeicherten Wert hat das Speichersignal b einen Zustand, der einer logischen 1 oder einer logischen 0 entspricht. Das komplementäre Speichersignal bq hat einen Zustand, der komplementär zu dem Zustand des Speichersignals b ist. Hat das Speichersignal b einen Wert logisch 1, so hat das komplementäre Speichersignal bq einen Wert logisch 0, und hat das Speichersignal b einen Wert logisch 0, so hat das komplementäre Speichersignal bq einen Wert logisch 1. Üblicherweise hat das Speichersignal b einen Wert logisch 1, wenn der in der Speichereinrichtung 102 gespeicherte Wert ebenfalls einen Wert logisch 1 aufweist, und einen Wert logisch 0, wenn der in der Speichereinrichtung 102 gespeicherte Wert einen Wert logisch 0 aufweist. Die von dem Komparator 104 empfangenen Signale k, kq sind ebenfalls komplementär zueinander. Wenn das Komparatorsignal k einen Wert logisch 0 aufweist, so weist das komplementäre Komparatorsignal kq einen Wert logisch 1 auf, und wenn das Komparatorsignal k einen Wert logisch 1 aufweist, so weist das komplementäre Komparatorsignal kq einen Wert logisch 0 auf.The storage device 102 is designed to store a value to be stored. Dependent on that in the storage device 102 stored value, the memory signal b has a state corresponding to a logical 1 or a logical 0. The complementary memory signal bq has a state that is complementary to the state of the memory signal b. If the memory signal b has a value of logic 1, then the complementary memory signal bq has a value of logic 0, and if the memory signal b has a value of logical 0, then the complementary memory signal bq has a value of logical 1. Usually, the memory signal b has a logical value of 1 when in the storage device 102 stored value also has a logical 1 value, and a logical 0 value when in the memory device 102 stored value has a value of logical 0. The one from the comparator 104 received signals k, kq are also complementary to each other. If the comparator signal k has a value of logic 0, then the complementary comparator signal kq has a value of logic 1, and if the comparator signal k has a value of logic 1, then the complementary comparator signal kq has a value of logic 0.

Der Komparator 104 ist ausgebildet zum Vergleichen des Speichersignals b mit dem Komparatorsignal k. Weisen sowohl das Speichersignal b als auch das Komparatorsignal k einen übereinstimmenden Wert auf, so zeigt das Komparatorergebnissignal H eine Übereinstimmung an. Weisen das Speichersignal b sowie das Komparatorsignal k keine Übereinstimmung auf, so zeigt das Komparatorergebnissignal H eine Nichtübereinstimmung an. Eine Übereinstimmung ist der Fall, indem sowohl das Speichersignal b als auch das Komparatorsignal k einen Wert logisch 0 oder wenn sowohl das Speichersignal b als auch das Komparatorsignal k einen Wert logisch 1 aufweisen.The comparator 104 is configured to compare the memory signal b with the comparator signal k. If both the memory signal b and the comparator signal k have a matching value, then the comparator result signal H indicates a match. If the memory signal b and the comparator signal k do not match, the comparator result signal H indicates a mismatch. A coincidence is the case where both the memory signal b and the comparator signal k have a value of logic 0 or if both the memory signal b and the comparator signal k have a value of logic 1.

Bei einer Übereinstimmung weist das Komparatorergebnissignal H typischerweise einen Wert logisch 1 auf und bei einer Nichtübereinstimmung einen Wert logisch 0. Da das Komparatorergebnissignal H nicht eigenständig in dem Komparator 104 erzeugt wird, schaltet der Komparator bei einer Übereinstimmung eines der Signale b, bq, k, kq, das einem Wert logisch 1 entspricht, auf das Komparatorergebnissignal H durch. Weisen das Speichersignal b und das Komparatorsignal k keine Übereinstimmung auf, so schaltet der Komparator 104 eines der Signale b, bq, k, kq als Komparatorergebnissignal H durch, das einem Wert logisch 0 entspricht. Alternativ wäre es möglich, daß das Komparatorergebnissignal H eine Übereinstimmung durch einen Wert logisch 0 und eine Nichtübereinstimmung durch einen Wert logisch 1 anzeigt. In diesem Fall schaltet der Komparator 104 bei einer Übereinstimmung eines der Signale b, bq, k, kq als Komparatorergebnissignal H durch, das einem Wert logisch 0 entspricht, und bei einer Nichtübereinstimmung eines der Signale b, bq, k, kq, das einem Wert logisch 1 entspricht.In a match, the comparator result signal H typically has a value of logic 1 and a value of logic 0 in the event of a mismatch. Since the comparator result signal H does not stand alone in the comparator 104 is generated, the comparator switches on a match of one of the signals b, bq, k, kq, which corresponds to a logical value of 1, to the comparator result signal H by. If the memory signal b and the comparator signal k do not match, the comparator switches 104 one of the signals b, bq, k, kq as a comparator result signal H by which corresponds to a logical 0 value. Alternatively, it would be possible for the comparator result signal H to indicate a match by a value of logical 0 and a mismatch by a value of logical 1. In this case, the comparator switches 104 in the case of a match of one of the signals b, bq, k, kq as a comparator result signal H, which corresponds to a value of logic 0, and in the case of a mismatch of one of the signals b, bq, k, kq, which corresponds to a value of logic 1.

Da das Speichersignal b und das komplementäre Speichersignal bq sowie das Komparatorsignal k und das komplementäre Komparatorsignal kq zueinander komplementär sind, genügen zum Durchführen des Vergleiches zwei Signale, nämlich das Speichersignal b oder das komplementäre Speichersignal bq und das Komperatorsignal k oder das komplementäre Komperatorsignal kq. Typischerweise wird dazu das Speichersignal b und das Komparatorsignal k verwendet. Ebenso ist zum Ausgeben des Komparatorergebnissignals H lediglich das Speichersignalpaar b, bq oder das Komperatorsignalpaar k, kq erforderlich. Typischerweise wird hierzu das Signalpaar bestehend aus Komparatorsignal k und komplementären Komparatorsignal kq eingesetzt. In diesem Fall ist entweder zusätzlich das Speichersignal b oder das komplementäre Speichersignal bq erforderlich, um im Komparator 104 den Vergleich durchführen zu können. Alternativ kann zum Erzeugen des Komparatorergebnissignals H das Signalpaar bestehend aus Speichersignal b sowie komplementären Speichersignal bq genutzt werden. In diesem Fall ist lediglich zusätzlich das Komperatorsignal k oder das komplementäre Komperatorsignal kq zum Durchführen des Vergleichs erforderlich.Since the memory signal b and the complementary memory signal bq and the comparator signal k and the complementary comparator signal kq are complementary to each other, two signals are sufficient to perform the comparison, namely the memory signal b or the complementary memory signal bq and the comparator signal k or the complementary comparator signal kq. Typically, the memory signal b and the comparator signal k are used for this purpose. Likewise, for outputting the comparator result signal H only the memory signal pair b, bq or the comparator signal pair k, kq is required. Typically, the signal pair consisting of comparator signal k and complementary comparator signal kq is used for this purpose. In this case, either the memory signal b or the complementary memory signal bq is required in addition to the comparator 104 to carry out the comparison. Alternatively, to generate the comparator result signal H, the signal pair consisting of the memory signal b and the complementary memory signal bq can be used. In this case, only the comparator signal k or the complementary comparator signal kq is additionally required for carrying out the comparison.

2 zeigt ein weiteres Ausführungsbeispiel einer Speicherkomparatorzelle 200. Eine Speichereinrichtung 202 ist in diesem Ausführungsbeispiel ausgebildet zum Empfangen eines Speichereingangssignals bl, sowie eines komplementären Speichereingangssignals blq. Das Speichereingangssignals bl sowie das komplementären Speichereingangssignals blq stellen einen zu speichernden Wert an die Speichereinrichtung 202 bereit. Die Speicherkomparatorzelle 200 weist einen Komparator 104 sowie zusätzlich eine Auswerteeinrichtung 206 sowie eine Versorgungseinrichtung 208 auf. 2 shows a further embodiment of a memory comparator cell 200 , A storage device 202 is formed in this embodiment for receiving a memory input signal bl, and a complementary memory input signal blq. The memory input signal bl and the complementary memory input signal blq supply a value to be stored to the memory device 202 ready. The storage comparator cell 200 has a comparator 104 and additionally an evaluation device 206 and a utility 208 on.

Die Auswerteeinrichtung 206 ist ausgebildet zum Empfangen des Komparatorergebnissignals H sowie eines Auswertesignals hp_in. Abhängig von dem Komparatorergebnissignal H ist die Auswerteeinrichtung 206 ausgebildet zum Ausgeben eines Ergebnissignals hp_out.The evaluation device 206 is designed to receive the comparator result signal H and an evaluation signal hp_in. Depending on the comparator result signal H, the evaluation device 206 configured to output a result signal hp_out.

Die Versorgungseinrichtung 208 ist ausgebildet, um gesteuert durch ein Haltesignal wr ein Speicherspannungspotential sVDD an die Speichereinrichtung 102 bereitzustellen.The supply device 208 is configured to supply a memory voltage potential sVDD to the memory device under the control of a hold signal wr 102 provide.

Die Auswerteeinrichtung 206 ist ausgebildet, um abhängig von dem Komparatorergebnissignal H das Auswertesignal hp_in als Ergebnissignal hp_out auszugeben. Das Ergebnissignal hp_out entspricht dem Auswertesignal hp_in in dem Fall, daß das Komparatorergebnissignal H eine Übereinstimmung zwischen Speichersignal b und Komparatorsignal k anzeigt. Für den Fall, daß das Ergebnissignal hp_out nicht dem Auswertesignal hp_in entspricht, weist das Ergebnissignal hp_out typischerweise einen definierten Wert, beispielsweise logisch 0 oder logisch 1, auf. Der definierte Wert wird von der Auswerteeinrichtung 206 bereitgestellt. Alternativ kann das Ergebnissig nal hp_out dem Auswertesignal hp_in entsprechen, wenn das Komparatorergebnissignal H keine Übereinstimmung anzeigt.The evaluation device 206 is designed to output the evaluation signal hp_in as a result signal hp_out as a function of the comparator result signal H. The result signal hp_out corresponds to the evaluation signal hp_in in the case where the comparator result signal H indicates coincidence between the memory signal b and the comparator signal k. In the event that the result signal hp_out does not correspond to the evaluation signal hp_in, the result signal hp_out typically has a defined value, for example logical 0 or logical 1. The defined value is determined by the evaluation device 206 provided. Alternatively, the result signal hp_out may correspond to the evaluation signal hp_in if the comparator result signal H indicates no match.

Die Speichereinrichtung 202 ist ausgebildet zum Speichern des zu speichernden Wertes. Zum Halten dieses Wertes empfängt die Speichereinrichtung 202 in diesem Ausführungsbeispiel das Speicherspannungspotential sVDD. Das Speicherspannungspotential sVDD entspricht üblicherweise einer Betriebsspannung oder alternativ einem Massepotential. Solange das Speicherspannungspotential sVDD an die Speichereinrichtung 202 bereitgestellt wird, hält diese den zu speichernden Wert. Soll der zu speichernde Wert in der Speichereinrichtung 202 nicht weiter gehalten werden oder durch einen neuen zu speichernden Wert ersetzt werden, so unterbricht die Versorgungseinrichtung 208, gesteuert durch das Haltesignal wr, die Bereitstellung des Speicherspannungspotentials sVDD an die Speichereinrichtung 202. Die Versorgungseinrichtung 208 ist in diesem Ausführungsbeispiel ein Schalter, der eine Einrichtung (nicht gezeigt in 2) zum Bereitstellen des Speicherspannungspotentials sVDD mit der Speichereinrichtung 202 verbindet und durch das Haltesignal wr angesteuert wird.The storage device 202 is designed to store the value to be stored. The memory device receives this value to hold this value 202 in this embodiment, the storage voltage potential sVDD. The storage voltage potential sVDD usually corresponds to an operating voltage or alternatively to a ground potential. As long as the storage voltage potential sVDD to the memory device 202 is provided, this holds the value to be stored. If the value to be stored in the memory device 202 are no longer held or replaced by a new value to be stored, so interrupts the utility 208 controlled by the hold signal wr, the provision of the memory voltage potential sVDD to the memory device 202 , The supply device 208 In this embodiment, a switch is a device (not shown in FIG 2 ) for providing the storage voltage potential sVDD with the storage device 202 connects and is controlled by the hold signal wr.

Die Auswerteeinrichtung 206 ist in diesem Ausführungsbeispiel ein Schalter, der gesteuert durch das Komparatorergebnissignal H das Auswertesignal hp_in auf das Ergebnissignal hp_out durchschaltet, wenn das das Komparatorergebnissignal H eine Übereinstimmung zwischen Speichersignal b und Komperatorsignal k aufweist.The evaluation device 206 is in this embodiment, a switch controlled by the comparator result signal H, the evaluation signal hp_in to the result signal hp_out turns on when the comparator result signal H has a match between memory signal b and comparator signal k.

3 zeigt eine detaillierte schematische Darstellung einer Speicherkomparatorzelle gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Die Speicherkomparatorzelle 300 weist eine Speichereinrichtung 302, einen Komparator 304 sowie eine Auswerteeinrichtung 306 auf. Die Speichereinrichtung 302 ist ausgebildet zum Bereitstellen eines Speichersignals b sowie eines komplementären Speichersignals bq an den Komparator 304. Das Speichersignals b sowie das komplementäre Speichersignal bq entsprechen einem, in der Speichereinrichtung 302 gespeicherten Wert. Der Komparator 304 ist ferner ausgebildet zum Empfangen des Komparatorsignals k sowie des komplementären Komparatorsignals kq sowie zum Bereitstellen des Komparatorergebnissignals H. 3 shows a detailed schematic representation of a memory comparator cell according to another embodiment of the present invention. The storage comparator cell 300 has a memory device 302 , a comparator 304 as well as an evaluation device 306 on. The storage device 302 is configured to provide a memory signal b and a complementary memory signal bq to the comparator 304 , The memory signal b and the complementary memory signal bq correspond to one in the memory device 302 stored value. The comparator 304 is further adapted to receive the comparator signal k and the complementary comparator signal kq and to provide the comparator result signal H.

Die Speichereinrichtung 302 weist einen ersten Speichertransistor P1, einen zweiten Speichertransistor P2, einen dritten Speichertransistor N1 sowie einen vierten Speichertransistor N2 auf. Der erste Speichertransistor P1 sowie der dritte Speichertransistor N1 werden durch das Speichersignal b angesteuert. Der zweite Speichertransistor P2 sowie der vierte Speichertransistor N2 werden durch das komplementäre Speichersignal bq angesteuert. Das Speichersignal b ist ferner mit den Drainanschlüssen des zweiten Transistors P2 sowie des vierten Transistors N2 und das komplementäre Speichersignal bq ist mit den Drainanschlüssen des ersten Transistors P1 sowie des dritten Transistors N1 verbunden. Die Sourceanschlüsse des ersten Speichertransistors P1 sowie des zweiten Speichertransistors P2 sind mit dem Speicherspannungspotential sVDD und die Sourceanschlüsse des dritten Speichertransistors N1 sowie des vierten Speichertransistors N2 sind mit einem Massepotential VSS verbunden. Der erste Speichertransistor P1 und der dritte Speichertransistor N1 bilden zusammen einen Inverter bezüglich des Speichersignals b und der zweite Speichertransistor P2 sowie der vierte Speichertransistor N2 bilden zusammen einen Inverter bezüglich des komplementären Speichersignals bq. Die Speichereinrichtung 302 bildet ein Latch zum Halten des Speichersignals b sowie des komplementären Speichersignals bq.The storage device 302 has a first memory transistor P1, a second memory transistor P2, a third memory transistor N1 and a fourth memory transistor N2. The first memory transistor P1 and the third memory transistor N1 are driven by the memory signal b. The second memory transistor P2 and the fourth memory transistor N2 are driven by the complementary memory signal bq. The memory signal b is further connected to the drains of the second transistor P2 and the fourth transistor N2 and the complementary memory signal bq is connected to the drains of the first transistor P1 and the third transistor N1. The sources of the first memory transistor P1 and the second memory transistor P2 are connected to the memory voltage potential sVDD and the sources of the third memory transistor N1 and the fourth memory transistor N2 are connected to a ground potential VSS. The first memory transistor P1 and the third memory transistor N1 together form an inverter with respect to the memory signal b, and the second memory transistor P2 and the fourth memory transistor N2 together form an inverter with respect to the complementary memory signal bq. The storage device 302 forms a latch for holding the memory signal b and the complementary memory signal bq.

Der Komparator 304 weist einen ersten Komparatortransistor NC sowie einen zweiten Komparatortransistor NCQ auf. Der erste Komparatortransistor NC wird von dem Speichersignal b angesteuert und der zweite Komparatortransistor NCQ wird von dem komplementären Speichersignal bq angesteuert. Der Sourceanschluss des ersten Komparatortransistors NC ist ausgebil det zum Empfangen des Komparatorsignals k und der Sourceanschluss des zweiten Komparatortransistors NCQ ist ausgebildet zum Empfangen des komplementären Komparatorsignals kq. Die Drainanschlüsse des ersten Komparatortransistors NC sowie des zweiten Komparatortransistors NCQ sind ausgebildet zum Ausgeben des Komparatorergebnissignals H.The comparator 304 has a first comparator transistor NC and a second comparator transistor NCQ. The first comparator transistor NC is driven by the memory signal b and the second comparator transistor NCQ is driven by the complementary memory signal bq. The source terminal of the first comparator transistor NC is ausgebil det for receiving the comparator signal k and the source terminal of the second comparator transistor NCQ is adapted to receive the complementary comparator signal kq. The drain terminals of the first comparator transistor NC and of the second comparator transistor NCQ are designed to output the comparator result signal H.

Die Auswerteeinrichtung 306 weist einen ersten Auswertetransistor NH sowie einen zweiten Auswertetransistor PH auf. Die Auswertetransistoren NH, PH werden von dem Komparatorergebnissignal H angesteuert. Der erste Komparatortransistor NH ist an dem Sourceanschluss mit einer Auswertesignalleitung zum Empfangen des Auswertesignals hp_in verbunden und an dem Drainanschluss mit einer Ergebnissignalleitung zum Ausgeben des Ergebnissignals hp_out. Der zweite Komparatortransistor PH ist an dem Sourceanschluss mit einem Auswertespannungspotential rVDD verbunden und an dem Drainanschluss mit dem Ergebnissignal hp_out.The evaluation device 306 has a first evaluation transistor NH and a second evaluation transistor PH. The evaluation transistors NH, PH are driven by the comparator result signal H. The first comparator transistor NH is at the source terminal to an evaluation signal line for receiving the evaluation signal hp_in and at the drain terminal to a result signal line for outputting the result signal hp_out. The second comparator transistor PH is connected at the source terminal with an evaluation voltage potential rVDD and at the drain terminal with the result signal hp_out.

Die Speicherkomparatorzelle 300 weist ferner einen ersten Schreibtransistor NTB sowie einen zweiten Schreibtransistor NTBQ auf. Die Schreibtransistoren NTB, NTBQ werden von einem Schreib-/Lesesignal wl angesteuert. Gesteuert durch das Schreib-/Lesesignal wl schaltet der Schreibtransistor NTB das Speichereingangssignal bl auf das Speichersignal b und der zweite Schreibtransistor NTBQ das komplementäre Speichereingangssignal blq auf das komplementäre Speichersignal bq durch. In diesem Ausführungsbeispiel ist das Komparatorsignal k mit dem Speichereingangssignal bl sowie das komplementäre Komparatorsignal kq mit dem komplementären Speichereingangssignal blq verbunden.The storage comparator cell 300 also has a first write transistor NTB and a second write transistor NTBQ. The write transistors NTB, NTBQ are driven by a read / write signal wl. Controlled by the read / write signal wl, the write transistor NTB switches the memory input signal bl to the memory signal b and the second write transistor NTBQ the complementary memory input signal blq to the complementary memory signal bq. In this embodiment, the comparator signal k is connected to the memory input signal bl and the complementary comparator signal kq to the complementary memory input signal blq.

3 zeigt somit eine erfindungsgemäße CAM-Zelle. Sie besteht zum einen aus einer 6-Transistor-RAM-Zelle (RAM; RAM = random access memory) bestehend aus den Transistoren NTB, NTBQ, N1, N2, P1, P2, wobei aber die Source-Terminals der p-Kanal-Transistoren P1 und P2 nicht mit einer Versorgungsspan nung VDD verbunden sind, sondern mit dem Knoten sVDD (einem schaltbaren VDD), das über einen weiteren p-Kanal-Transistor (gezeigt in 4 als Transistor PsDD) mit VDD verbunden werden kann. Der Transistor PsDD könnte auch Teil der in 3 gezeigten CAM-Zelle sein, liegt in dem in 4 gezeigten Ausführungsbeispiel aber außerhalb eines Speicherzellenfeldes und ist damit für alle einem Datenwort zugeordneten Zellen zuständig. 3 thus shows a CAM cell according to the invention. It consists on the one hand of a 6-transistor RAM cell (random access memory RAM) consisting of the transistors NTB, NTBQ, N1, N2, P1, P2, but the source terminals of the p-channel transistors P1 and P2 are not connected to a supply voltage VDD, but to the node sVDD (a switchable VDD) connected via another p-channel transistor (shown in FIG 4 as transistor PsDD) can be connected to VDD. The transistor PsDD could also be part of the 3 be shown in the CAM cell, lies in the in 4 but shown outside of a memory cell array and is thus responsible for all a data word associated cells.

Weiter enthält die CAM-Zelle eine Komparatorschaltung, bestehend aus den n-Kanal-Transistoren NC, NCQ, dem Hit-Path-Transistor NH sowie einem Vorladetransistor PH, dessen Source mit dem auf reduziertem Versorgungspotential liegenden Knoten rVDD verbunden ist. Das Komparatorspannungspotential rVDD weist im Vergleich zum Speicherspannungspotential sVDD ein geringeres Spannungspotential auf.Further contains the CAM cell is a comparator circuit consisting of the n-channel transistors NC, NCQ, the hit-path transistor NH and a precharge transistor PH whose source with the reduced Supply potential lying node rVDD is connected. The comparator voltage potential rVDD has sVDD compared to the storage voltage potential lower voltage potential.

Wie 3 zu entnehmen ist, entspricht das Komparatorergebnissignal H entweder dem Komparatorsignal k oder dem komplementären Komparatorsignal kq. Weist das Speichersignal b einen Wert logisch 1 auf, so schaltet der erste Komparatortransistor NC das Komparatorsignal k auf das Komparatorergebnissignal H durch. Weist das Komparatorsignal k ebenfalls einen Wert logisch 1 auf, so stimmen Speichersignal b und Komparatorsignal k überein und das Komparatorergebnissignal H zeigt diese Übereinstimmung dadurch an, daß es ebenfalls den Wert logisch 1 des Komparatorsignals k aufweist. Weist das Komparatorsignal k dagegen einen Wert logisch 0 auf, so weist das Komparatorergebnissignal H ebenfalls den Wert logisch 0 des Komparatorsignals k auf und zeigt damit an, daß Speichersignal b und Komparatorsignal k nicht übereinstimmen. Weist das Speichersignal b einen Wert logisch 0 auf, so sperrt der erste Komparatortransistor NC. In diesem Fall weist das komplementäre Speichersignal bq den Wert logisch 1 auf und verbindet somit das komplementäre Komparatorsignal kq mit dem Komparatorergebnissignal H. Weist das komplementäre Komparatorsignal kq einen Wert logisch 1 auf, so stimmen komplemen täres Speichersignal bq und komplementäres Komparatorsignal kq überein und das Komparatorergebnissignal H weist einen Wert logisch 1 auf. Weist das komplementäre Komparatorsignal kq dagegen eine Wert logisch 0 auf, so zeigt das Komparatorergebnissignal H eine Nichtübereinstimmung durch einen logischen Wert 0 auf, der dem logischen Wert des komplementären Komparatorsignals kq entspricht.As 3 can be seen, the comparator result signal H corresponds to either the comparator signal k or the complementary comparator signal kq. If the memory signal b has a value of logic 1, then the first comparator transistor NC switches the comparator signal k to the comparator result signal H. If the comparator signal k likewise has a value of logic 1, then the memory signal b and the comparator signal k coincide and the comparator result signal H indicates this coincidence by also having the value logic 1 of the comparator signal k. On the other hand, if the comparator signal k has a value of logic 0, then the comparator result signal H also has the value logic 0 of the comparator signal k, indicating that the memory signal b and the comparator signal k do not coincide. If the memory signal b has a value of logic 0, then the first comparator transistor NC blocks. In this case, the complementary memory signal bq has the value logic 1 and thus connects the complementary comparator signal kq with the comparator result signal H. If the complementary comparator signal kq has a logic 1 value, then the complementary memory signal bq and the complementary comparator signal kq are equal and the comparator result signal H has a logical 1 value. On the other hand, if the complementary comparator signal kq has a value of logic 0, the comparator result signal H indicates a mismatch by a logic value 0 which corresponds to the logical value of the complementary comparator signal kq.

4 zeigt eine Speicherkomparatorvorrichtung gemäß der vorliegenden Erfindung. Gemäß diesem Ausführungsbeispiel weist die Speicherkomparatorvorrichtung acht Speicherkomparatorzellen 300 auf, wie sie anhand von 3 beschrieben ist. Aus Gründen der Übersichtlichkeit sind in 4 lediglich drei Speicherkomparatorzellen 300a, 300b, 300c gezeigt und bezeichnet. Die Speicherkomparatorzellen 300a, 300b, 300c sind mit CAM Cell-Bit 0, CAM Cell-Bit 1, CAM Cell-Bit 7 bezeichnet. Jedes Speichereingangssignal bl sowie jedes komplementäre Speichereingangssignal blq der Speicherkomparatorzellen 300a, 300b, 300c wird von einem Speichereingangsbussignal bl<0-7> bzw. einem komplementären Speicherbussignal blq<0-7> bereitgestellt. Ein Schreib-/Lesesignal wl wird an alle Speicherkomparatorzellen 300a, 300b, 300c bereitgestellt. Die Auswertesignalleitung der ersten Speicherkomparatorzelle 300a ist mit dem Massepotential VSS verbunden, so daß das Auswertesignal hp_in1 der ersten Speicherkomparatorzelle 300a einen logischen Wert 0 aufweist. Die Ergebnissignalleitung der ersten Speicherkomparatorzelle 300a ist mit der Auswertesignalleitung der zweiten Speicherkomparatorzelle 300b verbunden, so daß das Ergebnissignal hp_out1 der ersten Speicherkomparatorzelle 300a dem Auswertesignal hp_in2 der zweiten Speicherkomparatorzelle 300b entspricht. Ebenso sind die weiteren benachbarten Speicherkomparatorzellen miteinander verbunden. Das Ergebnissignal hp_out7 der achten Speicherkomparatorzelle 300c steuert als Ausgangssignal hitq7 einen ersten Inverter bestehend aus den Invertertransistoren PHIT, NHIT an. Das invertierte Ausgangssignal hit des ersten Inverters steuert wiederum einen zweiten Inverter bestehend aus den Invertertransistoren PHITQ, NHITQ an. Die Ausgangssignale hit, hitq steuern wiederum Transistoren PFB0, PFB1 an, die das Versorgungsspannungspotential VDD auf das Ausgangssignal hitq7 sowie das invertierte Ausgangssignal hit durchschalten können. Der Spannungstransistor PsDD schaltet, gesteuert durch das Schreibsignal wr, das Versorgungsspannungspotential VDD auf das Speicherspannungspotential sVDD durch oder nicht. Das Auswertepotential rVDD0 wird von dem zweiten Spannungstransistor NrDD0 von dem Versorgungsspannungspotential VDD abgeleitet. 4 shows a memory comparator device according to the present invention. According to this embodiment, the memory comparator device has eight memory comparator cells 300 on how they are based on 3 is described. For clarity, in 4 only three memory comparator cells 300a . 300b . 300c shown and marked. The memory comparator cells 300a . 300b . 300c are labeled CAM Cell Bit 0, CAM Cell Bit 1, CAM Cell Bit 7. Each memory input signal bl and each complementary memory input signal blq of the memory comparator cells 300a . 300b . 300c is provided by a memory input bus signal bl <0-7> or a complementary memory bus signal blq <0-7>. A read / write signal wl is sent to all memory comparator cells 300a . 300b . 300c provided. The evaluation signal line of the first memory comparator cell 300a is connected to the ground potential VSS, so that the evaluation signal hp_in1 of the first memory comparator cell 300a has a logical value of 0. The result signal line of the first memory comparator cell 300a is connected to the evaluation signal line of the second memory comparator cell 300b connected so that the result signal hp_out1 of the first memory comparator cell 300a the evaluation signal hp_in2 of the second memory comparator cell 300b equivalent. Similarly, the other adjacent storage comparator cells are interconnected. The result signal hp_out7 of the eighth memory comparator cell 300c controls as output signal hitq7 a first inverter consisting of the inverter transistors PHIT, NHIT. The inverted output signal hit of the first inverter in turn drives a second inverter consisting of the inverter transistors PHITQ, NHITQ. The Output signals hit, hitq in turn drive transistors PFB0, PFB1, which can switch on the supply voltage potential VDD to the output signal hitq7 and the inverted output signal hit. The voltage transistor PsDD, controlled by the write signal wr, turns on or off the supply voltage potential VDD to the storage voltage potential sVDD. The evaluation potential rVDD0 is derived from the second voltage transistor NrDD0 from the supply voltage potential VDD.

Durch die serielle Verschaltung der Speicherkomparatorzellen 300a, 300b, 300c über die Auswertesignal hp_in sowie die Ergebnissignale hp_out zeigt das Ausgangssignal hitq7 an, ob alle der in den Speicherkomparatorzellen 300a, 300b, 300c durchgeführten Vergleiche eine Übereinstimmung der Speichersignale b mit den Komparatorsignalen k anzeigen oder ob einer dieser Vergleiche eine Nichtübereinstimmung anzeigt. Im Falle einer Übereinstimmung in allen acht Speicherkomparatorzellen 300a, 300b, 300c weist das Ausgangssignal hitq7 das Massepotential VSS auf. Bei einer Nichtübereinstimmung in einer der Speicherkomparatorzellen 300a, 300b, 300c weist das Ausgangssignal hitq7 ein Potential auf, das dem Auswertepotential rVDD0 entspricht.Through the serial connection of the memory comparator cells 300a . 300b . 300c Via the evaluation signal hp_in and the result signals hp_out, the output signal hitq7 indicates whether all of them are in the memory comparator cells 300a . 300b . 300c comparisons indicate a match of the memory signals b with the comparator signals k or whether one of these comparisons indicates a mismatch. In case of a match in all eight memory comparator cells 300a . 300b . 300c the output signal hitq7 has the ground potential VSS. If there is a mismatch in one of the memory comparator cells 300a . 300b . 300c the output signal hitq7 has a potential which corresponds to the evaluation potential rVDD0.

4 zeigt eine Verschaltung von in diesem Beispiel acht CAM-Zellen 300a, 300b, ..., 300c sowie eine aus den Transistoren NrDD0, NrDD1, PsDD und den Transistoren NHIT, NHITQ, PHIT, PHITQ, PFB0, PFB1 bestehende Schaltung zur Versorgung der CAM-Zellen 300a, 300b, ..., 300c mit sVDD und rVDD sowie zur Verarbeitung des Acht-Bit-Komparator-Ausgangssignals hitq7. 4 shows an interconnection of eight CAM cells in this example 300a . 300b , ..., 300c and a circuit for supplying the CAM cells composed of the transistors NDD0, NDDD1, PsDD and the transistors NHIT, NHITQ, PHIT, PHITQ, PFB0, PFB1 300a . 300b , ..., 300c with sVDD and rVDD and to process the eight-bit comparator output hitq7.

Eine Funktionsweise der in den 3 und 4 angegebenen Schaltungen wird nun mit den in 5 dargestellten zeitlichen Signalverläufen erläutert.An operation of the in the 3 and 4 specified circuits will now use the in 5 illustrated temporal waveforms explained.

5 zeigt einen zeitlichen Verlauf des Schreibsignals wr, das das Speicherspannungspotential sVDD ansteuert. Ferner ist das Schreib-/Lesesignal wl gezeigt, das alle der in 4 gezeigten Speicherkomparatorzellen ansteuert. Zeitliche Abläufe des Speichereingangssignals sowie des komplementären Speichereingangssignals der achten, der in 4 gezeigten Speicherkomparatorzellen sind in 5 mit /v(bl<7>) sowie mit /v(blq<7>) gekennzeichnet. Das Speichersignal sowie das zugehörige komplementäre Speichersignal sowie das Komparatorergebnissignal der achten Speicherkomparatorzelle sind in 5 mit /Xcc7/v(b), /Xcc7/v(bq), /Xcc7/v(H) bezeichnet. Die mit /v(bl<0>) und /v(blq<0>) gekennzeichneten Signalverläufe stehen für das Speichereingangssignal sowie das komplementäre Speichereingangssignal der ersten Speicherkomparatorzelle gemäß 4. Dementsprechend stehen die durch /Xcc0/v(b), /Xcc0/v(bq) und /Xcc0/v(H) für das Speichersignal, das komplementäre Speichersignal sowie das Komparatorausgangssignal der ersten Speicherzelle. Der mit /v(hitq7) gekennzeichnete Signalverlauf entspricht dem in 4 gezeigten Ausgangssignal hitq7 und ein mit /v(hit) gekennzeichneter Signalverlauf entspricht dem in 4 gezeigten Signal des invertierten Ausgangssignals hit. 5 shows a time course of the write signal wr, which drives the storage voltage potential sVDD. Furthermore, the read / write signal wl is shown, all of the in 4 drives shown storage comparator cells. Timing of the memory input signal as well as the complementary memory input signal of the eighth, in 4 shown storage comparator cells are in 5 marked with / v (bl <7>) and with / v (blq <7>). The memory signal as well as the associated complementary memory signal and the comparator result signal of the eighth memory comparator cell are in 5 denoted by / Xcc7 / v (b), / Xcc7 / v (bq), / Xcc7 / v (H). The signal waveforms identified by / v (bl <0>) and / v (blq <0>) correspond to the memory input signal and the complementary memory input signal of the first memory comparator cell 4 , Accordingly, the / Xcc0 / v (b), / Xcc0 / v (bq) and / Xcc0 / v (H) represent the memory signal, the complementary memory signal and the comparator output of the first memory cell. The waveform marked with / v (hitq7) is the same as in 4 shown output signal hitq7 and with / v (hit) signal waveform corresponds to that in 4 shown signal of the inverted output signal hit.

Die zeitlichen Signalverläufe sind in eine Mehrzahl von Zeitintervallen, nämlich einem Entladeintervall PD, einem Schreibintervall WR, einem Vergleichsintervall AA, einem Vorladeintervall PC sowie einem Leseintervall RD unterteilt. Die Vergleichsintervalle AA sind entsprechend einem Vergleichsergebnis entweder als AA(hit) oder als AA(miss) bezeichnet.The temporal waveforms are in a plurality of time intervals, namely a discharge interval PD, a write interval WR, a comparison interval AA, a Subcharge interval PC and a reading interval RD divided. The Comparison intervals AA are according to a comparison result either AA (hit) or AA (miss).

Das Entladezeitintervall PD bezeichnet ein Zeitintervall, in dem die Bitleitungen bl<7:0>, blq<7:0>, die den Speichereingangssignalen b bzw. den komplementären Speichereingangssignalen der Speicherkomperatorzellen, auf das niedrige Versorgungspotential VSS, das typischerweise einem Massepotential entspricht, entladen werden. Die Wortleitung wl, die das Schreib-/Lesesignal überträgt, liegt ebenfalls auf dem niedrigen Versorgungspotential VSS, d. h. die Zellknoten b und bq aller CAM-Zellen sind von den Bitleitungen bl<7:0> und blq<7:0> isoliert. Außerdem ist mit dem Schreibsignal wr auf dem niedrigen Versorgungspotential VSS das schaltbare Speicherspannungspotential sVDD über den in 4 gezeigten Transistor PsDD mit dem Versorgungsspannungspotential VDD verbunden, d. h. die dadurch rückgekoppelten Inverter des Speicherteils der CAM-Zellen halten das in der Zelle gespeicherte Bit. Ein solcher Vorladezustand bzw. Vorentladezustand der Bitleitungen bl<7:0> und blq<7:0> dient einer Vorbereitung des CAM. für einen folgenden Schreibzugriff oder einen folgenden assoziativen Zugriff. Ein Schreibzugriff ist dabei ein Zugriff, bei dem ein neuer zu speichernder Wert in die Speichereinrichtung geschrieben wird, und ein assoziativer Zugriff ist ein Zugriff, bei dem Speichersignal b mit dem Komparatorsignal k verglichen wird.The discharge time interval PD denotes a time interval in which the bit lines bl <7: 0>, blq <7: 0> which discharge the memory input signals b or the complementary memory input signals of the memory capacitor cells to the low supply potential VSS, which typically corresponds to a ground potential become. The word line w1 which transmits the read / write signal is also at the low supply potential VSS, ie the cell nodes b and bq of all the CAM cells are isolated from the bit lines bl <7: 0> and blq <7: 0>. In addition, with the write signal wr at the low supply potential VSS, the switchable storage voltage potential sVDD is higher than that in 4 shown transistor PsDD connected to the supply voltage potential VDD, that is, the feedback of the memory portion of the CAM cells retained thereby hold the bit stored in the cell. Such a precharge state or pre-discharge state of the bit lines bl <7: 0> and blq <7: 0> serves to prepare the CAM. for a subsequent write access or associative access. A write access is an access in which a new value to be stored is written into the memory device, and an associative access is an access in which memory signal b is compared with the comparator signal k.

Das Schreibintervall WR bezeichnet ein Zeitintervall, in dem ein Schreibzugriff auf die CAM-Zellen durchgeführt wird. Sowohl das Schreib-/Lesesignal wl als auch das Schreibsignal wr werden zunächst auf das Versorgungsspannungspotential VDD gesetzt, wodurch zum einen die Zellknoten b und bq, die dem Speichersignal bzw. dem komplementären Speichersignal entsprechen, aller CAM-Zellen mit den Bitleitungen bl<7:0> bzw. blq<7:0>, die dem Speichereingangssignal bzw. dem komplementären Speichereingangssignal entsprechen, verbunden werden, und zum anderen die Rückkopplung im Speicherteil der CAM-Zellen abgeschaltet wird. Dies wiederum hat zur Folge, daß sowohl das Speichersignal b als auch das komplementäre Speichersignal bq zunächst auf dem niedrigen Versorgungsspannungspotential VSS zu liegen kommen.The write interval WR denotes a time interval in which write access to the CAM cells is performed. Both the read / write signal w1 and the write signal wr are initially set to the supply voltage potential VDD, whereby, on the one hand, the cell nodes b and bq, which correspond to the memory signal or the complementary memory signal, of all the CAM cells with the bit lines bl <7: 0> or blq <7: 0>, which correspond to the memory input signal or the complementary memory input signal, respectively, and, on the other hand, the feedback in Memory part of the CAM cells is turned off. This in turn has the consequence that both the memory signal b and the complementary memory signal bq initially come to lie on the low supply voltage potential VSS.

Nun werden die zu schreibenden Daten an die Bitleitungen bl<7:0> und blq<7:0> angelegt und auf die Knoten b, bq übertragen, d. h. der an einer Speichereingangsleitung bl<j> bzw. der an dem Speichersignal b liegende Wert des Potentials wird komplementär zu dem an dem komplementären Speichereingangssignal blq<j> bzw. dem komplementären Speichersignal bq liegenden. Komplementär bedeutet in diesem Fall ein Paar von Potentialwerten (VDDx, VSS) bzw. (VSS, VDDx) für alle (bl<j>, blq<j>), j = 0, 1, ..., 7, wobei VDDx Werte annehmen kann zwischen VDD und VDD–VTH_n, mit einer Einsatzspannung VTH_n eines n-Kanal-Transistors. Schließlich werden das Schreib/Lesesignal wl und das Schreibsignal wr auf VSS gesetzt, d. h. die Speichersignale b und die komplementären Speichersignal bq werden von den Bitleitungen bl<7:0> sowie blq<7:0> isoliert, und die Rückkopplung des Speicherteils der CAM-Zellen wird wieder aktiviert, wodurch (b, bq) auf (VDD, VSS) oder (VSS, VDD) zu liegen kommen.Now the data to be written are applied to the bit lines bl <7: 0> and blq <7: 0> and transferred to the nodes b, bq, ie the value lying on a memory input line bl <j> or the value lying on the memory signal b of the potential is complementary to that at the complementary memory input signal blq <j> and the complementary memory signal bq lying. Complementary in this case means a pair of potential values (VDDx, VSS) and (VSS, VDDx) for all (bl <j>, blq <j>), j = 0, 1, ..., 7, where VDDx values can assume between VDD and VDD-VTH _n , with a threshold voltage VTH _{n of} an n-channel transistor. Finally, the write / read signal wl and the write signal wr are set to VSS, ie, the memory signals b and the complementary memory signals bq are isolated from the bit lines bl <7: 0> and blq <7: 0>, and the feedback of the memory portion of the CAM Cells are reactivated, causing (b, bq) to be (VDD, VSS) or (VSS, VDD).

In dem in 5 gezeigten Schreibintervall WR wird in die achte Speicherkomparatorzelle ein Wert logisch 1 und in die erste Speicherkomparatorzelle ein Wert logisch 1 geschrieben.In the in 5 Write interval WR shown in the eighth memory comparator cell is a value of logic 1 and written into the first memory comparator cell a logical 1 value.

Nach dem Schreibintervall folgt ein zweites Entladeintervall PD. In dem nachfolgenden Vergleichsintervall AA(hit) wird ein assoziativer Zugriff auf die CAM-Zellen durchgeführt. Dabei bleiben das Schreibsignal wl und das Schreib-/Lesesignal wr auf dem niedrigen Versorgungsspannungspotential VSS, d. h. die Knoten b, bq bleiben von den Bitleitungen bl<7:0> und blq<7:0> isoliert, und die Rückkopplung des Speicherteils der CAM-Zellen bleibt aktiv. Die Bits eines Suchworts werden an die Bitleitungen bl<7:0> und blq<7:0> angelegt, d. h. der an dem Knoten bl<j> liegende Wert des Potentials wird komplementär zu dem an dem Knoten blq<j> liegenden, und die an den Knoten bl<j>, blq<j> liegenden Werte werden in jeder CAM-Zelle mit den Knoten b und bq verglichen. Für bl<j> = VDDx und b = VDD oder blq<j> = VDDx und bq = VDD stimmt das gespeicherte Bit überein mit dem entsprechenden Bit des Suchworts, einer der beiden Transistoren NC, NCQ (gezeigt in 3) wird leitend und es wird das Komparatorergebnissignal H = VDDx, d. h. auch der Transistor NH wird leitend, während der Transistor PH abschaltet. Falls also das, entsprechend zuAfter the write interval, a second discharge interval PD follows. In the following comparison interval AA (hit), an associative access to the CAM cells is performed. At this time, the write signal wl and the write / read signal wr remain at the low supply voltage potential VSS, ie, the nodes b, bq remain isolated from the bit lines bl <7: 0> and blq <7: 0>, and the feedback of the memory portion of the CAM Cells remains active. The bits of a search word are applied to the bit lines bl <7: 0> and blq <7: 0>, ie the value of the potential lying at the node bl <j> becomes complementary to that at the node blq <j> the values lying at the nodes bl <j>, blq <j> are compared in each CAM cell with the nodes b and bq. For bl <j> = VDDx and b = VDD or blq <j> = VDDx and bq = VDD, the stored bit matches the corresponding bit of the search word, one of the two transistors NC, NCQ (shown in FIG 3 ) becomes conductive and it becomes the comparator result signal H = VDDx, ie also the transistor NH becomes conductive, while the transistor PH shuts off. So if that, according to

4, aus acht Bit bestehende Suchwort vollständig übereinstimmt mit dem in den acht Speicherkomparatorzellen gespeicherten Wort, wird der Knoten hitq7 leitend verbunden mit VSS, d. h. hit kommt auf VDD zu liegen, wodurch ein Treffer angezeigt wird. 4 8-bit search word completely matches the word stored in the eight memory comparator cells, node hitq7 becomes conductively connected to VSS, ie hit comes to lie on VDD, indicating a hit.

Andernfalls bleibt mindestens einer der Transistoren NH, der acht Speicherkomparatorzellen gesperrt und damit das Ausgangssignal hitq7 verbunden mit rVDD0 sowie das invertierte Ausgangssignal hit auf VSS.Otherwise remains at least one of the transistors NH, the eight memory comparator cells locked and thus the output hitq7 connected to rVDD0 and the inverted output hit VSS.

Wie 5 zu entnehmen ist, zeigen sowohl das Komparatorergebnissignal H der ersten Speicherzelle als auch der achten Speicherzelle ein positives Vergleichsergebnis an.As 5 2, both the comparator result signal H of the first memory cell and the eighth memory cell indicate a positive comparison result.

In dem nachfolgenden Vorladeintervall PC werden die Bitleitungen bl<7:0>, blq<7:0> auf das Spannungspotential VDDx vorgeladen. Die Wortleitung des Schreib-/Lesesignals wl der CAM-Zellen liegt auf dem niedrigen Versorgungspotential VSS, d. h. die Zellknoten b, bq aller CAM-Zellen sind von den Bitleitungen bl<7:0>, blq<7:0> isoliert. Außerdem ist mit dem Haltesignal wr auf dem niedrigen Spannungsversorgungspotential VSS der Knoten sVDD über den Transistor PsDD mit dem Versorgungsspannungspotential VDD verbunden, d. h. die dadurch zurückgekoppelten Inverter des Speicherteils der CAM-Zellen halten das in der Zelle gespeicherte Bit.In In the subsequent precharge interval PC, the bit lines bl <7: 0>, blq <7: 0> become the voltage potential VDDx summoned. The word line of the read / write signal wl the CAM cells is at the low supply potential VSS, d. H. the cell nodes b, bq of all the CAM cells are from the bit lines bl <7: 0>, blq <7: 0> isolated. Besides that is with the hold signal wr at the low power supply potential VSS the node sVDD via the transistor PsDD is connected to the supply voltage potential VDD, d. H. the linked back Inverters of the memory portion of the CAM cells hold the bit stored in the cell.

Dieser Vorladezustand der Bitleitungen bl<7:0>, blq<7:0> dient einer Vorbereitung der CAM-Zelle für einen folgenden Lesezugriff.This Precharge state of the bit lines bl <7: 0>, blq <7: 0> is used for preparation the CAM cell for a following read access.

In dem Leseintervall RD wird ein Lesezugriff auf die CAM-Zellen durchgeführt. Mit dem Schreib-/Lesesignal wl auf dem Versorgungsspannungspotential VDD werden die Zellknoten b, bq aller CAM-Zellen mit den Bitleitungen bl<7:0>, blq<7:0> verbunden, während mit dem Haltesignal wr auf dem niedrigen Versorgungsspannungspotential VSS die Rückkopplung im Spei cherteil der CAM-Zellen aktiv bleibt. Dadurch kann jeweils eine der Bitleitungen bl<j> oder blq<j> über die Transistoren NTB oder NTBQ auf das niedrige Versorgungsspannungspotential VSS entladen werden: die in den CAM-Zellen gespeicherte Information wird auf die Bitleitungen bl<7:0>, blq<7:0> übertragen.In read interval RD is read-accessed to the CAM cells. With the write / read signal wl at the supply voltage potential VDD become the cell nodes b, bq of all the CAM cells with the bitlines bl <7: 0>, blq <7: 0> connected while using the hold signal wr at the low supply voltage potential VSS the feedback in the memory part of the CAM cells remains active. This can each one of the bit lines bl <j> or blq <j> via the transistors NTB or NTBQ be discharged to the low supply voltage potential VSS: the information stored in the CAM cells is transferred to the bit lines bl <7: 0>, blq <7: 0>.

Das in 5 gezeigte Vergleichsintervall AA(miss) zeigt einen assoziativen Speicherzugriff, bei dem das Suchwort nicht mit den in den Speicherkomparatorzellen gespeicherten Wort übereinstimmt. Wie 5 zu entnehmen ist, zeigt das Komparatorergebnissignal H der achten Speicherzelle einen positiven Vergleichswert an. Da jedoch die erste Speicherzelle, deren Signalverlauf auch in 5 gezeigt ist, ein negatives Vergleichsergebnis aufweist, zeigt das Ausgangssignal hitq7 keine Übereinstimmung des Suchworts mit dem gespeicherten Wort auf.This in 5 Comparative interval AA (miss) shown shows an associative memory access in which the search word does not match the word stored in the memory comparator cells. As 5 can be seen, the comparator result signal H of the eighth memory cell indicates a positive comparison value. However, since the first memory cell whose waveform is also in 5 is shown having a negative comparison result, the output signal hitq7 does not match the search word with the stored word.

Dem Vergleichsintervall AA(miss) folgen ein weiteres Entladeintervall PD, ein weiteres Vergleichsintervall AA(hit) und ein weiteres Entladeintervall PD.the Comparison interval AA (miss) is followed by another discharge interval PD, another comparison interval AA (hit) and another discharge interval PD.

In dem in 4 gezeigten Ausführungsbeispiel kann einer Gefahr einer undefinierten Ansteuerung der Transistoren PHIT und NHIT ausreichend begegnet werden, falls der Transistor PFB0 im Vergleich zu den Auswertetransistoren NH(7:0) hinreichend schwach (im Sinne der Stromergiebigkeit) dimensioniert ist.In the in 4 In the embodiment shown, a risk of undefined control of the transistors PHIT and NHIT can be adequately counteracted if the transistor PFB0 is dimensioned sufficiently weak (in terms of current yield) compared to the evaluation transistors NH (7: 0).

Abhängig von den Gegebenheiten kann das erfindungsgemäße Verfahren in Hardware oder in Software implementiert werden. Die Implementierung kann auf einem digitalen Speichermedium, insbesondere einer Diskette oder CD mit elektronisch auslesbaren Steuersignalen erfolgen, die so mit einem programmierbaren Computersystem zusammenwirken können, daß das entsprechende Verfahren ausgeführt wird. Allgemein besteht die Erfindung somit auch in einem Computerprogrammprodukt mit einem auf einem maschinenlesbaren Träger gespeicherten Programmcode zur Durchführung des erfindungsgemäßen Verfahrens, wenn das Computerprogrammprodukt auf einem Rechner abläuft. In anderen Worten ausgedrückt kann die Erfindung somit als ein Computerprogramm mit einem Programmcode zur Durchführung des Verfahrens realisiert werden, wenn das Computerprogramm auf einem Computer abläuft.Depending on the circumstances, the inventive method in hardware or be implemented in software. The implementation can be done on one digital storage medium, in particular a floppy disk or CD with electronically readable control signals, which are so with a programmable computer system can interact, that the appropriate procedure accomplished becomes. Generally, the invention thus also consists in a computer program product with a program code stored on a machine-readable carrier to carry out of the method according to the invention, when the computer program product runs on a computer. In in other words The invention can thus be used as a computer program with a program code for execution the process can be realized when the computer program is up a computer expires.

100100: SpeicherkomparatorzelleSpeicherkomparatorzelle
102102: Speichereinrichtungmemory device
104104: Komparatorcomparator
bb: Speichersignalmemory signal
bqbq: komplementäres Speichersignalcomplementary memory signal
kk: Komparatorsignalcomparator
kqkq: komplementäres Komparatorsignalcomplementary comparator signal
HH: KomparatorergebnissignalKomparatorergebnissignal
200200: SpeicherkomparatorzelleSpeicherkomparatorzelle
206206: Auswerteeinrichtungevaluation
208208: Versorgungseinrichtungsupply
wrwr: Haltesignalstop signal
sVDDSVDD: SpeicherspannungspotentialMemory voltage potential
hp_inhp_in: Auswertesignalevaluation signal
hp_outhp_out: Ergebnissignalresult signal
300300: SpeicherkomparatorzelleSpeicherkomparatorzelle
302302: Speichereinrichtungmemory device
304304: Komparatorcomparator
306306: Auswerteeinrichtungevaluation
P1, P2P1, P2: Speichertransistorenmemory transistors
N1, N2N1, N2: Speichertransistorenmemory transistors
NC, NCQNC, NCQ: Komparatortransistorencomparator transistors
NH, PHNH, PH: AuswertetransistorenAuswertetransistoren
NTB, NTBQNTB, NTBQ: Schreibtransistorenwrite transistors
300a-c300a-c: SpeicherkomparatorzellenSpeicherkomparatorzellen
hitq7hitq7: Ausgangssignaloutput
hithit: invertiertes Ausgangssignalinverted output
PHIT,PHIT,: NHIT InvertertransistorenNHIT inverter transistors
PHITQPHITQ: Invertertransistorinverter transistor
NHITQNHITQ: Invertertransistorinverter transistor
PsDDPSDD: VersorgungsspannungstransistorSupply voltage transistor
NrDD0NrDD0: VersorgungsspannungstransistorSupply voltage transistor
NrDD1, PFB0, PFB1NrDD1, PFB0, PFB1: Transistorentransistors
PDPD: Vorladeintervallprecharge
WRWR: Schreibintervallwriting interval
AAAA: Vergleichsintervallcomparison interval
PCPC: Entladeintervalldischarge interval
RDRD: Leseintervallread interval
602602: Speichereinrichtungmemory device
604604: Komparatorcomparator
606606: Auswerteeinrichtungevaluation

Claims

Memory comparator cell ( 100 ; 200 ; 300 ) having the following features: a memory device ( 102 ; 202 ; 302 ) for providing a memory signal (b) in response to a stored value; a comparator ( 104 ; 304 ) for comparing the memory signal with a comparator signal (k), the memory device being designed to supply the memory signal (b) and a complementary memory signal (bq), or in addition to the comparator signal a complementary comparator signal (kq) being fed to the comparator, and wherein the comparator is designed to output the memory signal or the complementary memory signal or the comparator signal or the complementary comparator signal as a comparator result signal (H) depending on a comparison result; and wherein the memory device ( 102 ; 302 ) with a supply device ( 208 ) configured to supply the memory means with a storage voltage potential (sVDD) for holding the stored value; furthermore with an evaluation device ( 206 ; 306 ) for receiving an evaluation signal (hp_in) having a ground potential (VSS), wherein the evaluation device is configured to output the evaluation signal (hp_in) as a result signal (hp_out) when the comparator result signal (H) has a first logical value and further is configured to output a first supply voltage potential (rVDD) as a result signal (hp_out) when the comparator result signal (H) has a second logical value, wherein the first supply voltage potential (rVDD), the storage voltage potential (sVDD) and the ground potential (VSS) are different and wherein the first supply voltage potential has a lower voltage value than the storage voltage potential and wherein the ground potential has a lower voltage value than the supply voltage potential.

Memory comparator cell ( 100 ; 200 ; 300 ) according to claim 1, wherein the comparator ( 104 ; 304 ) is designed to output the memory signal (b) or the complementary memory signal (bq) or the comparator signal (k) or the complementary comparator signal (kq) as a comparator result signal (H) in the case of a match of memory signal (b) and comparator signal (k) that has the first logical value.

Memory comparator cell ( 100 ; 200 ; 300 ), according to one of claims 1 or 2, wherein the comparator ( 104 ; 304 ) is configured to output the memory signal (b) or the complementary memory signal (bq) or the comparator signal (k) or the complementary comparator signal (kq) as a comparator result signal (H) if the memory signal (b) and the comparator signal (k) do not match having the second logical value.

Memory comparator cell ( 200 ; 300 ) according to one of claims 1 to 3, wherein the supply device ( 208 ) in order to supply the memory device with the memory voltage potential (sVDD) for holding the stored value in response to a hold signal (wr) and is further configured to supply the memory voltage potential to the memory device (controlled by the hold signal). 202 ) to interrupt when the value to be stored in the memory device is not kept or should be replaced by a new value to be stored.

Memory comparator cell ( 300 ) according to one of claims 1 to 4, wherein the comparator ( 304 ) comprises a first switch (NC) and a second switch (NCQ), wherein the first switch is adapted to output the comparator signal (k) as the comparator result signal (H) under control of the memory signal (b), and wherein the second switch is formed to output the complementary comparator signal (kq) as the comparator result signal (H) under the control of the complementary memory signal (bq).

Memory comparator cell ( 300 ) according to claim 5, wherein the first switch (NC) is a first transistor and wherein the second switch (NCQ) is a second transistor.

Memory comparator cell ( 300 ) according to one of claims 1 to 6, wherein the memory device ( 302 ) has a first inverter with a first memory transistor (P1) and a second memory transistor (N1) and a second inverter with a third memory transistor (P2) and a fourth memory transistor (N2), wherein the drains of the first and the second memory transistor, the complementary memory signal (bq) and the drain terminals of the third and fourth memory transistors provide the memory signal (b).

Memory comparator cell ( 300 ) according to one of claims 1 to 7, comprising a first write transistor (NTB) and a second write transistor (NTBQ), wherein the first write transistor and the second write transistor are adapted to controlled by a write / read signal (wl) the value to be stored to the storage device ( 302 ).

Memory comparator device comprising: a first memory comparator cell ( 300a ) according to any one of claims 1 to 8; and a second memory comparator cell ( 300b ) according to any one of claims 1 to 8; wherein the first memory comparator cell is configured to receive a first evaluation signal (hp_in1) that provides the ground potential (VSS) to the first memory comparator cell, and wherein the second memory comparator cell is configured to generate a first result signal (hp_out1) of the first memory comparator cell as a second one Evaluation signal (hp_in2) to receive, wherein the first result signal (hp_out1) has either the ground potential or the first supply voltage potential.

Memory comparator device according to claim 9, which has an evaluation circuit with a device for amplifying the Having the result signal of the second memory comparator cell.

Memory comparator device according to a the claims 9 or 10, wherein the evaluation circuit is a device (NrDD0) for providing the first supply voltage potential (rVDD) and means (PsDD) for providing the storage voltage potential (sVDD).

Method for storing and comparing with the following steps: supplying a storage device ( 102 ; 302 ) having a storage voltage potential (sVDD) for holding the stored value; Providing a memory signal (b) dependent on the stored value by the memory means; Supplying a comparator signal; Supplying a complementary memory signal (bq) by the memory means or providing a complementary comparator signal (kq) adjacent to the comparator signal; and comparing the memory signal with the comparator signal by a comparator ( 104 ; 304 ); and outputting the memory signal or the complementary memory signal or the comparator signal or the complementary comparator signal as a comparator result signal (H) by the comparator as a function of the comparison result; Receiving an evaluation signal (hp_in), which has a ground potential (VSS), by an evaluation device ( 206 ; 306 outputting the evaluation signal (hp_in) as a result signal (hp_out) when the comparator result signal (H) has a first logical value and outputting a first supply voltage potential (rVDD) as the result signal (hp_out) if the comparator result signal (H) has a second logical value Value, wherein the first supply voltage potential (rVDD), the storage voltage potential (sVDD) and the ground potential (VSS) are different and wherein the first supply voltage potential has a lower voltage value than the storage voltage potential and wherein the ground potential has a lower voltage value than the supply voltage potential.

Computer program with a program code for carrying out the Process according to claim 12, when the computer program runs on a computer