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Die
vorliegende Erfindung betrifft allgemein eine Speichervorrichtung
zur Datenspeicherung, und betrifft insbesondere eine Speichervorrichtung
mit einer Einrichtung zur Identifikation fehlerhafter Speicherzellen
eines Hauptspeicherzellenfelds.
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Spezifisch
betrifft die vorliegende Erfindung eine Speichervorrichtung zur
Datenspeicherung mit einem Hauptspeicherzellenfeld, das Speicherzellen aufweist,
einer Adressierungseinheit zur Adressierung der Speicherzellen des
Hauptspeicherzellenfelds mittels eines Adressierungssignals, und
einer Speichersteuereinheit, die eine Ansteuereinheit zur Ansteuerung
des Hauptspeicherzellenfelds mit einem Spaltenadresssignal, einem
Zeilenadresssignal und einem Speicherbank-Auswahlsignal, die aus dem Adressierungssignal
erhalten werden, und eine Korrekturlogikeinheit zur Identifikation
mindestens einer fehlerhaften Speicherzelle in dem Hauptspeicherzellenfeld
aufweist.
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Speichervorrichtungen,
deren Speicherzellenfelder aus DRAM-Komponenten ausgebildet sind, werden
bevorzugt als Arbeitsspeicher in Computersystemen eingesetzt. Derartige
DRAM-Module weisen
den Vorteil auf, dass sie bei geringen Kosten hergestellt werden
können,
wobei die in den Speicherzellen gespeicherten Daten in einem bestimmten
Zyklus wiederaufgefrischt werden müssen.
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In
heutigen Computersystemen werden Speichermodule mit bis zu 64 Datenleitungen
eingesetzt, wobei in speziellen Systemen, die eine hohe Zuverlässigkeit
der Datenspeicherung erfordern, bis zu 72 Datenleitungen eingesetzt
werden. Hierbei werden 64 Datenleitungen für eine eigentliche Datenübertragung
zwischen dem Speicherzellenfeld und externen Schaltungseinheiten
eingesetzt, während die
verbliebenen acht Datenleitungen zur Durchführung einer Fehlerkorrektur
mittels einer Korrekturlogikeinheit verwendet werden.
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Diese
zusätzlichen
acht Datenleitungen werden von dem Computersystem für Paritätsprüfungen eingesetzt.
Hiermit wird sichergestellt, dass Daten bei einer Übertragung
zwischen dem Speicherzellenfeld und dem Computersystem oder im Speicherzellenfeld
bzw. in der Speichervorrichtung selbst nicht verändert werden. Werden Speichermodule
bzw. Speichervorrichtungen eingesetzt, die eine Korrekturlogikeinheit
aufweisen, dann können
Einzelfehler (SBF: Single Bit Fehler) von einer Speichersteuereinheit,
(d.h. einem Speicher-Controller), der zwischen einer Prozessoreinheit
und dem Speicherzellenfeld angeordnet ist, auf einfache Weise erkannt
und auch korrigiert werden. Auf diese Weise muss ein Lesebetrieb
eines Lesens von in dem Speicherzellenfeld gespeicherten Daten bei
einem Auftreten eines Einzelfehlers nicht wiederholt werden.
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In
dem Fall, dass mehr als ein einzelner Fehler (SBF) erkannt wird,
ist eine Korrektur nicht möglich,
was dazu führt,
dass der Lesebetrieb eines Auslesens von in dem Speichermodul gespeicherten
Daten wiederholt werden muss.
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Bei
herkömmlichen
Speichervorrichtungen ist es somit erforderlich, dass Fehler, die
bei einem Übertragen
von Daten auftreten, sofort korrigiert werden. Können derartige Fehler nicht
sofort korrigiert werden, muss ein Lesebetrieb im Allgemeinen wiederholt
werden. Auftretende Fehler, die durch eine physikalisch defekte
Speicherzelle, d.h. eine fehlerhafte Speicherzelle entstehen, können durch
die Korrekturlogikeinheit in nachteiliger Weise nicht korrigiert werden.
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Herkömmliche
Verfahren zur Beseitigung derartiger Fehler beruhen auf einem Austausch
der gesamten Speichervorrichtung. In nachteilige Weise kann eine
defekte Speicherzelle in einem Speicherzellenfeld einer Speichervorrichtung
zu nicht definierten Zuständen
des Computersystems führen.
Ist eine Speicherzelle eines Speicherzellenfelds in einer herkömmlichen
Speichervorrichtung defekt, so muss die gesamte Speichervorrichtung
in unzweckmäßiger Weise
manuell ausgetauscht werden. Hieraus ergeben sich die Nachteile,
dass das Computersystem während
des Austauschs nicht verfügbar
ist und dass durch den Austausch hohe Kosten entstehen.
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Weiterhin
ist es unzweckmäßig, dass,
obwohl der Großteil
des Speicherzellenfelds fehlerfrei ist, die gesamte Speichervorrichtung
ausgetauscht werden muss, was zu einer weiteren Kostenerhöhung führt.
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4 zeigt eine herkömmliche
Speichervorrichtung mit ihren wesentlichen Komponenten, d.h. einem
Controller C und einem Speicherzellenfeld S. Über eine CPU (Central Processing
Unit, zentrale Verarbeitungseinheit) wird dem Speicher-Controller C
eine CPU-Adresse zugeführt,
die in dem gezeigten Beispiel 32-Bit-breit
ist. Anschließend
erfolgt eine Splitberechnung, d.h. aus der CPU-Adresse werden ein
Zeilenadresssignal RAS, ein Spaltenadresssignal CAS und ein Speicherbank-Auswahlsignal BS
erhalten.
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Die
Signale werden in einer Multiplexiereinheit M gemultiplext und als
eine SDRAM-Adresse dem Speicherzellenfeld S zugeführt. Bei
einem Auslesen von SDRAM-Daten aus dem Speicherzellenfeld S, das,
wie obenstehend beschrieben, 72-Bitbreit erfolgt, werden in einer
Fehlerkorrekturcode-Einheit ECC (Error Correction Code = Fehlerkorrekturcode)
Fehler in Speicherzellen des Speicherzellenfelds S erfasst. Treten
Einzelfehler (SBF) auf, so können
diese korrigiert werden und ein Lesebetrieb muss nicht wiederholt
werden. Wird in der Fehlerkorrekturcode-Einheit mehr als ein Fehler
erkannt, so muss der Lesebetrieb wiederholt werden. In nachteiliger
Weise ist es nicht möglich,
physikalisch fehlerhafte Speicherzellen in dem Speicherzellenfeld S
zu kompensieren. Ein Fehlerkor rektursignal F bzw. ein Fehler-Marker
(Error Flag) wird aus der Fehlerkorrekturcode-Einheit ECC ausgegeben
und steht einer Weiterverarbeitungseinheit (nicht gezeigt) zur Verfügung.
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Der
wesentliche Nachteil der in 4 gezeigten
herkömmlichen
Speichervorrichtung besteht darin, dass ein Auftreten eines physikalischen
Fehlers, d.h. eine physikalisch fehlerhafte Speicherzelle in dem
Speicherzellenfeld, zu der Notwendigkeit führt, die gesamte Speichervorrichtung
auszutauschen.
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Es
ist daher eine Aufgabe der vorliegenden Erfindung, eine Speichervorrichtung
und ein Verfahren zur Datenspeicherung anzugeben, bei welchen eine
oder mehrere defekte Speicherzellen eines Speicherzellenfelds der
Speichervorrichtung unter Aufrechterhaltung eines zuverlässigen Betriebs
des Gesamtsystems ersetzt werden können.
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Diese
Aufgabe wird erfindungsgemäß durch eine
Speichervorrichtung zur Datenspeicherung mit den Merkmalen des Patentanspruchs
1 gelöst.
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Ferner
wird die Aufgabe durch ein im Patentanspruch 7 angegebenes Verfahren
gelöst.
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Weitere
Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
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Der
Kern der Erfindung besteht darin, in einer in der Speichervorrichtung
enthaltenen Speichersteuereinheit eine Reservespeicher-Verwaltungseinheit
zur Verwaltung eines Reserve-Speicherzellenfelds,
das fehlerfreie Speicherzellen aufweist, bereitzustellen, wobei
die Speichersteuereinheit der Speichervorrichtung weiter eine Bestimmungseinheit
zur Bestimmung einer fehlerfreien Speicherzelle in dem Reserve-Speicherzellenfeld
umfasst, die geeignet ist, eine von einer Korrekturlogikeinheit
identifizierte fehlerhafte Speicherzel le zu ersetzen, wobei eine
in der Speichersteuereinheit bereitgestellte Adressumsetzungseinheit
die Adresse der von der Bestimmungseinheit bestimmten fehlerfreien
Speicherzelle des Reserve-Speicherzellenfelds einer von der Korrekturlogikeinheit
identifizierten fehlerhaften Speicherzelle des Speicherzellenbereichs
zuordnet.
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Es
ist somit ein Vorteil der vorliegenden Erfindung, dass bei einem
Auftreten eines Fehlers in einer Speicherzelle des Speicherzellenfelds,
d.h. bei einem Vorhandensein einer fehlerhaften Speicherzelle in
dem Speicherzellenfeld nicht die gesamte Speichervorrichtung ausgetauscht
werden muss.
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Somit
besteht der Vorteil, dass das gesamte Computersystem, welches mit
der Speichervorrichtung zusammenwirkt, verfügbar bleibt und einen sicheren
und zuverlässigen
Betrieb ausführen
kann. Weiterhin führt
das erfindungsgemäße Ersetzen
einer fehlerhaften Speicherzelle zu einer Kostenverringerung, da
eine neue Speichervorrichtung bzw. ein neues Speichermodul nicht
erforderlich ist.
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Weiterhin
ist es ein Vorteil der erfindungsgemäßen Speichervorrichtung, dass
die Funktionsfähigkeit
der Speichervorrichtung unverändert
erhalten bleibt.
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Die
erfindungsgemäße Speichervorrichtung zur
Datenspeicherung weist im Wesentlichen auf:
- a)
ein Hauptspeicherzellenfeld, das Speicherzellen aufweist;
- b) eine Adressierungseinheit zur Adressierung der Speicherzellen
des Hauptspeicherzellenfelds mittels eines Adressierungssignals;
und
- c) eine Speichersteuereinheit, die eine Ansteuereinheit zur
Ansteuerung des Hauptspeicherzellenfelds mit einem Spaltenadresssignal,
einem Zeilenadresssignal und einem Speicherbank- Auswahlsignal, die aus dem Adressierungssignal
erhalten werden, und eine Korrekturlogikeinheit zur Identifikation
mindestens einer fehlerhaften Speicherzelle in dem Hauptspeicherzellenfeld
aufweist, wobei die Speichersteuereinheit weiter eine Reservespeicher-Verwaltungseinheit zur
Verwaltung eines Reservespeicher-Speicherzellenfelds, das fehlerfreie
Speicherzellen aufweist, eine Bestimmungseinheit zur Bestimmung einer
fehlerfreien Speicherzelle in dem Reserve-Speicherzellenfeld, die geeignet ist,
die von der Korrekturlogikeinheit identifizierte fehlerhafte Speicherzelle
zu ersetzen, und eine Adressierungseinheit zur Umsetzung der Adresse
der von der Korrekturlogikeinheit identifizierten fehlerhaften Speicherzelle
des Speicherzellenbereichs aufweist, derart, dass die Adressumsetzungseinheit
die Adresse der von der Bestimmungseinheit bestimmten fehlerfreien
Speicherzelle des Reserve-Speicherzellenfelds einer von der Korrekturlogikeinheit
identifizierten fehlerhaften Speicherzelle des Speicherzellenbereichs
zuordnet.
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Ferner
weist das erfindungsgemäße Verfahren
zum Speichern von Daten in einer Speichervorrichtung im Wesentlichen
die folgenden Schritte auf:
- a) Bereitstellen
eines Hauptspeicherzellenfelds, das Speicherzellen aufweist;
- b) Adressieren der Speicherzellen des Hauptspeicherzellenfelds
mittels eines von einer Adressierungseinheit bereitgestellten Adressierungssignals;
- c) Ansteuern des Hauptspeicherzellenfelds mit mittels einer
Ansteuereinheit aus dem Adressierungssignal erhaltenen Spaltenadress-,
Zeilenadress- und Speicherbank-Auswahlsignalen; und
- d) Identifizieren mindestens einer fehlerhaften Speicherzelle
in dem Hauptspeicherzellenfeld mittels einer Korrekturlogik einheit,
wobei eine fehlerfreie Speicherzelle in einem Reserve-Speicherzellenfeld
mittels einer Bestimmungseinheit bestimmt wird, die geeignet ist,
die von der Korrekturlogikeinheit identifizierte fehlerhafte Speicherzelle
zu ersetzen, und wobei die Adresse der von der Korrekturlogikeinheit
identifizierten fehlerhaften Speicherzelle des Hauptspeicherzellenfelds derart
umgesetzt wird, dass die Adresse der von der Bestimmungseinheit
bestimmten fehlerfreien Speicherzelle des Reserve-Speicherzellenfelds einer
von der Korrekturlogikeinheit identifizierten fehlerhaften Speicherzelle
des Hauptspeicherzellenbereichs mittels einer Adressumsetzungseinheit
zugeordnet wird.
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In
den Unteransprüchen
finden sich vorteilhafte Weiterbildungen und Verbesserungen des
jeweiligen Gegenstandes der Erfindung.
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Gemäß einer
bevorzugten Weiterbildung der vorliegenden Erfindung ist das Reserve-Speicherzellenfeld
als ein Teil des Hauptspeicherzellenfelds bereitgestellt, wobei
die fehlerfreie Speicherzelle, die geeignet ist, die von der Korrekturlogikeinheit
identifizierte fehlerhafte Speicherzelle zu ersetzen, in dem Hauptspeicherzellenfeld
enthalten ist.
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In
vorteilhafter Weise fällt
eine Bereitstellung eines Reserve-Speicherzellenfelds in dem Hauptspeicherzellenfeld
nicht besonders ins Gewicht, da derzeitige Speicherzellenfelder
eine große
Speichertiefe aufweisen. Vorzugsweise beträgt die Größe des Reserve-Speicherzellenfelds
weniger als 1% der Größe des Hauptspeicherzellenfelds.
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Gemäß einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
das Reserve-Speicherzellenfeld getrennt von dem Hauptspeicherzellenfeld
bereitgestellt, wobei die fehlerfreie Speicherzelle, die geeignet
ist, die von der Korrekturlogikeinheit identifizierte fehlerhafte
Speicherzelle zu ersetzen, außerhalb
des Hauptspeicherzellenfelds bereitgestellt ist.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
die Adressumsetzungseinheit als eine Nachschlagtabelleneinheit ausgebildet.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
der Ansteuereinheit der Speichersteuereinheit eine Multiplexiereinheit
zur Multiplexierung der von der Ansteuereinheit ausgegebenen Spaltenadress-,
Zeilenadress- und Speicherbank-Auswahlsignale und zur Ausgabe eines
Hauptspeicheradressierungssignals nachgeschaltet.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird
die Adresse der fehlerhaften Speicherzelle in dem Hauptspeicherzellenfeld
durch die Korrekturlogikeinheit bestimmt.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung gibt
die Bestimmungseinheit ein Ersatzadressierungssignal an die Adressumsetzungseinheit
aus.
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Ausführungsbeispiele
der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden
Beschreibung näher
erläutert.
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In
den Zeichnungen zeigen:
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1 schematisch
einen Zuordnungsschritt zum Zuordnen der Adresse einer fehlerfreien
Speicherzelle eines vom System nicht adressierbaren Speicherzellenfelds
zu einer identifizierten fehlerhaften Speicherzelle gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung;
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2 schematisch
einen weiteren Zuordnungsschritt zum Zuordnen der Adresse einer
fehlerfreien Speicherzelle eines Reserve-Speicherzellenfelds zu
einer identifizierten fehlerhaften Speicherzelle, gemäß einem
weiteren bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung;
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3 ein
Blockbild einer Speichersteuereinheit mit angeschlossener Adressierungseinheit
und einem Hauptspeicherzellenfeld gemäß der vorliegenden Erfindung;
und
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4 eine
herkömmliche
Speichervorrichtung.
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In
den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche
Komponenten oder Schritte.
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1 zeigt
ein Hauptspeicherzellenfeld 101, das beispielsweise als
ein Hauptspeicher eines Computersystems ausgebildet ist. Das Hauptspeicherzellenfeld 101 weist
eine Anzahl n von Speicherzellen 103 auf. In dem in 1 gezeigten
Ausführungsbeispiel
beträgt
die Speichertiefe 4 GByte (232), wobei der
gesamte Adressraum von dem Speichermodul abgedeckt wird. Architekturbedingt
blenden Systemkomponenten, wie beispielsweise eine Grafikkarte, ihren „On-board"-Speicher in den
Adressierungsbereich der Prozessoreinheit des Computersystems ein,
damit die Prozessoreinheit auf diese Systemkomponenten zugreifen
kann.
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Derartige
Systemkomponenten sind beispielsweise durch eine Systemspeichereinheit 202 ausgebildet.
Der unterhalb der Systemspeichereinheit 202 liegende Bereich
des Hauptspeicherzellenfelds 101 kann vom System nicht
mehr verwendet werden, d.h. es ergibt sich ein vom System nicht adressierbares
Speicherzellenfeld 203. Sämtliche Zugriffsbefehle auf
dieses, vom System nicht adressierbare Speicherzellenfeld 203 werden
von einer Systemsteuereinheit 100 (unter Bezugnahme auf 3 beschrieben)
auf die entsprechende Systemkomponente bzw. eine Peripheriekomponente
umgeleitet (in den 1 und 2 bezeichnet
durch einen Zuordnungsschritt Z), hier dargestellt durch eine Systemspeichereinheit 202,
wie beispielsweise eine Grafikkarte. Die Speichersteuereinheit 100,
die eine Information aufweist, welcher Bereich des Hauptspeicherzellenfelds 101 durch
welchen Peripheriespeicher verdeckt ist, kann diese Information
wiederum dazu benutzen, um Adressen von fehlerhaften Speicherzellen 103b umzuleiten.
Nach außen
entsteht hinsichtlich des Betriebsverhaltens des Computersystems
kein Defizit, da das vom System nicht adressierbare Speicherzellenfeld 203 ohnehin
nicht zur Datenspeicherung genutzt werden kann.
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Es
wird hierbei angenommen, dass das vom System nicht adressierbare
Speicherzellenfeld 203 mindestens eine fehlerfreie Speicherzelle 103a aufweist.
Wird durch die Speichersteuereinheit 100 bestimmt, dass
das Hauptspeicherzellenfeld 101 eine fehlerhafte Speicherzelle 103b enthält, so wird
einer fehlerfreien Speicherzelle 103a in dem vom System nicht
adressierbaren Speicherzellenfeld 203, welches unterhalb
der Systemspeichereinheit 202 liegt, die Adresse der fehlerhaften
Speicherzelle 103b zugeordnet. Durch eine derartige, neue
Adresszuordnung, die von der Speichersteuereinheit 100 durchgeführt wird,
kann die Speichervorrichtung in der vom Betriebssystem vorgesehenen
Weise weiterverwendet werden, d.h. aus der Sicht der Prozessoreinheit bzw.
des Betriebssystems bleibt diese Adressumordnung verborgen.
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2 zeigt
ein weiteres Beispiel des erfindungsgemäßen Ersetzens fehlerhafter
Speicherzellen 103b.
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Im
Gegensatz zu dem in 1 veranschaulichten Verfahren
ist in dem in 2 veranschaulichten Verfahren
angenommen, dass ein Teil des Hauptspeicherzellenfelds 101 als
ein Reserve-Speicherzellenfeld 201 ausgebildet
ist, das ausschließlich
fehlerfreie Speicherzellen 103a enthält, die zur Reparatur fehlerhafter
Speicherzellen 103b in dem Hauptspeicherzellenfeld 101 zur
Verfügung
stehen. Die Bereitstellung eines Reserve-Speicherzellenfelds 201 in dem
Bereich des Hauptspeicherzellenfelds 101 nimmt nur einen
kleinen Teil des Speicherbereichs des Hauptspeicherzellenfelds 101 in
Anspruch.
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Typischerweise
beträgt
die Größe des Reserve-Speicherzellenfelds 201 weniger
als 1% der Größe des Hauptspeicherzellenfelds 101.
Da moderne Computersysteme (Server) über einen sehr großen Speicherausbau,
bzw. eine große
Speichertiefe verfügen
(z.B. einige GByte) fällt
die durch die Bereitstellung des Reserve-Speicherzellenfelds 201 hervorgerufene
Reduzierung des Hauptspeicherzellenfelds 101 bei einem
Betrieb des Computersystems nicht ins Gewicht. Die Speichersteuereinheit 100 (siehe 3)
arbeitet in diesem, durch die Bereitstellung des Reserve-Speicherzellenfelds 201 geringfügig reduzierten
Speicherbereich in einem regulären Betrieb.
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Wird
durch die Speichersteuereinheit 100 eine fehlerhafte Speicherzelle 103b in
dem Hauptspeicherzellenfeld 101 festgestellt, so wird diese Speicherzelle 103b durch
eine fehlerfreie Speicherzelle 103a des Reserve-Speicherzellenfelds 201 ausgetauscht.
Hierbei wird von der Speichersteuereinheit 100 eine Adressumleitung
bereitgestellt, wie in 2 durch den Zuordnungsschritt
Z veranschaulicht ist und untenstehend unter Bezugnahme auf 3 beschrieben
werden wird. Bei einem Versuch eines Schreibens in die oder eines
Lesens aus der Speicherzelle 103b (defekte Speicherzelle)
werden die Adressen auf eine fehlerfreie Speicherzelle 103a in
dem Reserve-Speicherzellenfeld 201 umgelenkt.
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3 zeigt
ein Blockbild der erfindungsgemäßen Speichersteuereinheit 100,
an welche ein Hauptspeicherzellenfeld 101 einerseits und
eine Adressierungseinheit 102 andererseits angeschlossen
sind. Die Adressierungseinheit 102 erzeugt ein Adressierungssignal 110,
das zur Adressierung von Speicher zellen 103 in dem Speicherzellenfeld 101 zunächst der
Speichersteuereinheit 100 zugeführt wird. Die Speichersteuereinheit 100 weist
eine Adressumsetzungseinheit 105 auf, die in der Lage ist,
eine Veränderung
einer Adresszuordnung vorzunehmen, wie untenstehend beschrieben
werden wird.
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Vorzugsweise
entspricht die Adressumsetzungseinheit 105 einer Nachschlagtabelleneinheit,
in welcher eine vorgebbare Adresse einer spezifischen Speicherzelle
zugeordnet ist. Ein von der Adressumsetzungseinheit 105 ausgegebenes
Adressierungssignal 110 wird einer Ansteuereinheit 106 zugeführt, welche
das der Adressumsetzungseinheit 105 zugeführte Adressierungssignal 110 in
ein Spaltenadresssignal 111, ein Zeilenadresssignal 112 und
ein Speicherbank-Auswahlsignal 113 umsetzt. Wie dem Fachmann
bekannt ist, lassen sich durch diese drei Signale beliebige Speicherzellen
in dem Hauptspeicherzellenfeld 101 adressieren.
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Zur
Gewinnung eines Hauptspeicheradressierungssignals 117 werden
das Spaltenadresssignal 111, das Zeilenadresssignal 112 und
das Speicherbank-Auswahlsignal in einer Multiplexiereinheit 109 multiplexiert.
Werden Signale bzw. Daten aus dem Hauptspeicherzellenfeld 101 ausgelesen
(beispielsweise SDRAM-Daten),
so steht hier eine 72-Bit-breite Datenleitung zur Verfügung, wobei
64 Datenleitungen zur Übertragung
der gespeicherten Daten dienen, und die verbleibenden acht Datenleitungen
zum Betrieb einer Korrekturlogik eingesetzt werden. Die ausgelesenen
Daten werden einer Korrekturlogikeinheit 104 der Speichersteuereinheit 100 zugeführt.
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Die
Korrekturlogikeinheit 104 dient zur Identifikation mindestens
einer fehlerhaften Speicherzelle 103b in dem Hauptspeicherzellenfeld 101 (vergl.
Erläuterungen
zu den 1 und 2 obenstehend). Wird mittels
der Korrekturlogikeinheit 104 eine fehlerhafte Speicherzelle 103b in
dem Hauptspeicherzellenfeld 101 festgestellt, so wird aus
der Korrekturlogikeinheit 104 ein Fehlersignal 114 ausgegeben.
Dieses Fehler signal 114 wird einer der Korrekturlogikeinheit 104 nachgeschalteten
Bestimmungseinheit 108 zugeführt.
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In
der Bestimmungseinheit 108 wird eine Bestimmung einer fehlerfreien
Speicherzelle 103a in dem Reserve-Speicherzellenfeld 201 (2)
oder dem vom System nicht adressierbaren Speicherzellenfeld 203 (1)
durchgeführt,
wobei die durch die Bestimmungseinheit 108 bestimmte fehlerfreie
Speicherzelle 103a dazu geeignet sein muss, die von der Korrekturlogikeinheit 104 identifizierte
fehlerhafte Speicherzelle zu ersetzen. Nach einer Bestimmung einer
entsprechend geeigneten, fehlerfreien Speicherzelle 103a durch
die Bestimmungseinheit 108 wird ein Bestimmungssignal 115 aus
der Bestimmungseinheit 108 ausgegeben. Das aus der Bestimmungseinheit 108 ausgegebene
Bestimmungssignal 115 wird einer Reservespeicher-Verwaltungseinheit 107 zugeführt, die
eine Verwaltung eines Reserve-Speicherzellenfelds 201,
das fehlerfreie Speicherzellen 103a aufweist, verwaltet.
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Es
sei darauf hingewiesen, dass zur Ausführung des erfindungsgemäßen Verfahrens
ein Reserve-Speicherzellenfeld 201 einerseits als ein separater
Bereich des Hauptspeicherzellenfelds 101 ausgelegt sein
kann, wie in 2 beschrieben.
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Andererseits
ist es möglich,
dass das Reserve-Speicherzellenfeld 201 durch
das vom System nicht adressierbare Speicherzellenfeld 203 gebildet ist,
wie in 1 veranschaulicht. Bei einem wie in 1 gezeigt
eingesetzten Verfahren entspricht somit das Reserve-Speicherzellenfeld 201 dem
vom System nicht adressierbaren Speicherzellenfeld 203.
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In
der Reservespeicher-Verwaltungseinheit 107 wird einer fehlerfreien
Speicherzelle 103a, die entweder in dem vom System nicht
adressierbaren Speicherzellenfeld 203 oder dem Reserve-Speicherzellenfeld 201 bereitgestellt
wird, die Adresse der fehlerhaften Speicherzelle 103b des
Hauptspeicherzellenfelds 101 zugeordnet, derart, dass in
der Reservespei cher-Verwaltungseinheit 107 ein Ersatzadressierungssignal 116 erzeugt
und zu der Adressumsetzungseinheit 105 ausgegeben wird.
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Auf
der Grundlage des Ersatzadressierungssignals 116 erfolgt
in der Adressumsetzungseinheit 105 nunmehr eine neue Adresszuordnung,
wie obenstehend beschrieben. Insbesondere ist die Adressumsetzungseinheit 105 als
eine Nachschlagtabelleneinheit ausgebildet, in welcher eine neue
Adresszuordnung derart durchgeführt
wird, dass die Adressumsetzungseinheit 105 die Adresse
der von der Bestimmungseinheit bestimmten fehlerfreien Speicherzelle 103a des
Reserve-Speicherzellenfelds 201 oder des vom System nicht
adressierbaren Speicherzellenfelds 203 einer von der Korrekturlogikeinheit 109 identifizierten
fehlerhaften Speicherzelle 103b des Hauptspeicherzellenfelds 101 zuordnet.
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Durch
die erfindungsgemäße Speichervorrichtung
ist es somit möglich,
einen sicheren und zuverlässigen
Betrieb eines Computersystems aufrecht zu erhalten, wobei ein eine
fehlerhafte Speicherzelle 103b aufweisendes Hauptspeicherzellenfeld 101 nicht
ausgetauscht werden muss.
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In
vorteilhafter Weise arbeitet die Speichersteuereinheit 100 im
regulären
Betrieb und greift auf die fehlerhafte Speicherzelle 103b des
Hauptspeicherzellenfelds 101 nicht mehr zu, da eine Adressumleitung
von der Speichersteuereinheit 100 selbst durchgeführt wird.
Das heißt,
die Adressen einer defekten bzw. fehlerhaften Speicherzelle 103b werden auf
Adressen einer fehlerfreien Speicherzelle 103a in einem
Reserve-Speicherzellenbereich 201 oder
in einem vom System nicht adressierbaren Speicherzellenfeld 203 umgelenkt.
Die neue Adresszuordnung wird hierbei von der Speichersteuereinheit 100 übernommen,
so dass aus Sicht des Prozessors bzw. des Betriebssystems eine derartige
Adressumordnung verborgen bleibt.
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Bezüglich der
in 4 dargestellten, herkömmlichen Speichervorrichtung
zur Datenspeicherung wird auf die Beschreibungseinleitung verwiesen.
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Obwohl
die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele
beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise
modifizierbar.
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Auch
ist die Erfindung nicht auf die genannten Anwendungsmöglichkeiten
beschränkt.
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Bezugszeichenliste
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In
den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche
Komponenten oder Schritte.
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- 100
- Speichersteuereinheit
- 101
- Hauptspeicherzellenfeld
- 102
- Adressierungseinheit
- 103
- Speicherzellen
- 103a
- Fehlerfreie
Speicherzelle
- 103b
- Fehlerhafte
Speicherzelle
- 104
- Korrekturlogikeinheit
- 105
- Adressumsetzungseinheit
- 106
- Ansteuereinheit
- 107
- Reservespeicher-Verwaltungseinheit
- 108
- Bestimmungseinheit
- 109
- Multiplexiereinheit
- 110
- Adressierungssignal
- 111
- Spaltenadresssignal
- 112
- Zeilenadresssignal
- 113
- Speicherbank-Auswahlsignal
- 114
- Fehlersignal
- 115
- Bestimmungssignal
- 116
- Ersatzadressierungssignal
- 117
- Hauptspeicheradressierungssignal
- 201
- Reserve-Speicherzellenfeld
- 202
- Systemspeichereinheit
- 203
- vom
System nicht adressierbares Speicherzellenfeld
- Z
- Zuordnungsschritt