Die
vorliegende Erfindung betrifft das Verarbeiten von digitalen Hochgeschwindigkeitssignalen und,
im besonderen, aber nicht ausschließlich, das Verarbeiten von
digitalen Hochgeschwindigkeitssignalen, um Takt- und/oder Datensignale
aus empfangenen Hochgeschwindigkeitssignalen zurückzugewinnen.The
The present invention relates to the processing of high-speed digital signals and
in particular, but not exclusively, the processing of
digital high-speed signals to clock and / or data signals
recover from received high speed signals.
Die
Zurückgewinnung
eines Taktsignals aus einem seriellen Datenstrom erfordert das Verriegeln (Abtasten)
von Daten sowohl an den ansteigenden als auch an den abfallenden
Taktflanken, wobei die Datenabtastwerte dann verarbeitet werden,
um ein zurückgewonnenes
Taktsignal zu erzeugen.The
recovery
a clock signal from a serial data stream requires locking (sampling)
data on both rising and falling
Clock edges, where the data samples are then processed,
a recovered one
To generate clock signal.
Wenn
die Frequenz des zurückgewonnenen Taktsignals
(Taktfrequenz) hoch ist und an die maximale Operationsgeschwindigkeit
der Schaltungselemente grenzt, die die Taktrückgewinnungsschaltungsanordnung
bilden, ergeben sich, wie folgt, verschiedene Konstruktionsprobleme.If
the frequency of the recovered clock signal
(Clock frequency) is high and to the maximum operating speed
of the circuit elements adjacent to the clock recovery circuitry
form, arise as follows, various design problems.
Erstens
wird die Taktrückgewinnungsschaltungsanordnung
Signale erfordern, die sich zu gewissen, wohldefinierten Momenten
verändern.
Es kann erforderlich sein, den Moment, zu dem sich ein Steuersignal
wie etwa ein Rücksetzsignal
verändert,
mit einer Genauigkeit von einem halben Taktzyklus oder weniger zu
steuern. Eine Standardrücksetzschaltung,
deren Einsatz in solch einer Taktrückgewinnungsschaltungsanordnung
zuvor in Betracht gezogen wurde, ist aus zwei Master-Slave-Verriegelungen
gebildet. Es ist jedoch herausgefunden worden, daß es bei
solch einer zuvor in Betracht gezogenen Rücksetzschaltung bei Frequenzen,
die an die Grenze der Technik stoßen, nicht möglich ist
zu garantieren, in welcher Hälfte
des Taktzyklus ein Rücksetzsignal,
das durch die Rücksetzschaltung
erzeugt wird, von einem logischen Zustand in den anderen umgeschaltet
wird. Dieses Problem ergibt sich deshalb, weil die Schaltzeit einer
Master-Slave-Verriegelung auf
Grund von Herstellungs- oder Verarbei tungstoleranzen, Spannungsspielräumen und
Temperaturabweichungen (der sogenannten PVT-Abweichung) variiert.First
becomes the clock recovery circuitry
Require signals that are at certain, well-defined moments
change.
It may be necessary, the moment when a control signal
such as a reset signal
changed
with an accuracy of half a clock cycle or less
Taxes. A standard reset circuit,
their use in such clock recovery circuitry
previously considered, is made up of two master-slave latches
educated. However, it has been found that it does
such a previously considered reset circuit at frequencies,
which come to the limit of technology is not possible
to guarantee in which half
the clock cycle a reset signal,
that through the reset circuit
is generated, switched from one logical state to the other
becomes. This problem arises because the switching time of a
Master-slave lock on
Reason of manufacturing or processing tolerances, voltage margins and
Temperature deviations (the so-called PVT deviation) varies.
Zweitens
ist die Verarbeitung der obenerwähnten
Datenabtastwerte auch bei sehr hohen Taktfrequenzen problematisch.
Diese Verarbeitung wird im allgemeinen durch eines von zwei verschiedenen
Verfahren ausgeführt.
Bei dem ersten Verfahren werden die Abtastwerte während der
zweiten Hälfte
des Taktzyklus geprüft,
und das Resultat des Vergleichs wird am Ende des Taktzyklus (d.
h., bei der nächsten
ansteigenden Taktflanke) selbst verriegelt. Bei dem zweiten Verfahren
werden die Datenabtastwerte am Ende des Taktzyklus (d. h., bei der nächsten ansteigenden
Taktflanke) von einem ersten Satz von Verriegelungen zu einem zweiten
Satz von Verriegelungen unverarbeitet weitergeleitet. Die Datenabtastwerte
können
dann während
des nächsten Taktzyklus
geprüft
werden. In diesem Fall sind jetzt beide Abtastwerte an der ansteigenden
Taktflanke ausgerichtet.Secondly
is the processing of the above mentioned
Data samples are problematic even at very high clock frequencies.
This processing is generally done by one of two different ones
Procedure executed.
In the first method, the samples during the
second half
checked the clock cycle,
and the result of the comparison is made at the end of the clock cycle (i.e.
h., at the next
rising clock edge) itself locked. In the second method
At the end of the clock cycle (i.e., at the next rising
Clock edge) from a first set of latches to a second one
Set of locks forwarded unprocessed. The data samples
can
then while
the next clock cycle
checked
become. In this case, both samples are now at the rising one
Clock edge aligned.
Bei
beiden der obigen Verfahren müssen
die Daten, die bei der abfallenden Taktflanke abgetastet werden,
von einer Verriegelung zu einer anderen Verriegelung innerhalb eines
halben Taktzyklus übertragen
werden. Bei Frequenzen, die an die Grenze der Technik stoßen, kann
dies sehr schwierig sein.at
Both of the above methods need
the data sampled at the falling clock edge
from one lock to another lock within one
transmitted half clock cycle
become. At frequencies that reach the limit of technology can
this will be very difficult.
Drittens
ist es in einer Taktrückgewinnungsschaltungsanordnung
manchmal auch erforderlich, eine Zirkulationssteuerfolge (z. B.
0111, 1011, 1101, 1110, 0111, ...) an den Ausgängen eines Steuerregisters
zu erzeugen. Die Steuerregisterausgänge werden zum Beispiel verwendet,
um verschiedene jeweilige Verriegelungen freizugeben. In der Praxis
kann die Zirkulationssteuerfolge jedoch verfälscht werden, mit dem Resultat,
daß die
Freigabe der verschiedenen Verriegelungen nicht mehr korrekt ausgeführt wird.
Bei Steuerregistern, die eine kleine Bitanzahl haben (z. B. vier
Bits oder weniger), kann die Korrektheit der tatsächlichen
individuellen Steuerzustände (z.
B. 0111, 1011, etc.) explizit detektiert und geprüft werden.
Wenn die Länge
der Steuerfolge jedoch zunimmt (zum Beispiel auf 8 Bits oder mehr),
wird die Detektion der korrekten Steuerzustände schwieriger. Im besonderen
ist eine höhere
Anzahl von Gattern erforderlich, um die Schaltungsanordnung zum
Prüfen
der Korrektheit der Steuerzustände
zu implementieren, was unvermeidlich zu erhöhten Belastungen an den Steuerregisterausgängen führt. Bei
Frequenzen, die die Grenze der Technik erreichen, muß solch eine
erhöhte
Belastung vermieden werden, falls dies überhaupt möglich ist.thirdly
it is in clock recovery circuitry
sometimes also required, a circulation control sequence (e.g.
0111, 1011, 1101, 1110, 0111, ...) at the outputs of a control register
to create. The control register outputs are used, for example,
to release various respective locks. In practice
However, the circulation control sequence can be falsified, with the result that
that the
Release of the various locks is no longer performed correctly.
For control registers that have a small number of bits (for example, four
Bits or less), the correctness of the actual
individual control states (eg.
B. 0111, 1011, etc.) are explicitly detected and tested.
If the length
however, the control sequence increases (for example to 8 bits or more),
the detection of the correct control states becomes more difficult. In particular
is a higher one
Number of gates required to complete the circuitry
Check
the correctness of the tax states
to implement, which inevitably leads to increased loads on the control register outputs. at
Frequencies reaching the limit of technology must have such a
increased
Stress should be avoided, if at all possible.
Aus
der DE 692 13 047
T2 ist ein Phasen/Frequenzkomparator für Taktrückgewinnungssysteme mit Phasenvergleichseinrichtungen
bekannt. Die EP 0 034
321 A1 beschreibt eine Schaltungsabordnung zur Gewinnung
eines taktgebundenen Signals. Die US
4 422 176 beschreibt einen phasensensitiven Detektor und
die EP 0 942 533 A2 beschreibt
eine Synchronisationsschaltung. Eine Taktrückgewinnungsschaltung mit den
Merkmalen des Anspruchs 1 der vorliegenden Erfindung ist diesen Entgegenhaltungen
jedoch nicht zu entnehmen.From the DE 692 13 047 T2 For example, a phase / frequency comparator for clock recovery systems with phase comparators is known. The EP 0 034 321 A1 describes a circuit arrangement for obtaining a clock-tied signal. The US 4,422,176 describes a phase-sensitive detector and the EP 0 942 533 A2 describes a synchronization circuit. However, a clock recovery circuit having the features of claim 1 of the present invention is not apparent from these references.
Gemäß einem
ersten Aspekt der vorliegenden Erfindung ist eine Taktrückgewinnungsschaltungsanordnung
vorgesehen, die betriebsfähig
ist, um eine Wiederholungsfolge von N Zyklen auszuführen, wobei
N ≥ 2 ist,
mit: N Anstiegflankenverriegelungen, die jeweils zum Empfangen eines
Stroms von seriellen Daten verbunden sind und jeweils bei einer ansteigenden
Flanke eines verschiedenen von den N Zyklen der Wiederholungsfolge
getriggert werden, um einen Anstiegflankenabtastwert der Daten zu
entnehmen; N Abfallflankenverriegelungen, die jeweils zum Empfangen
des Datenstroms verbunden sind und jeweils bei einer abfallenden
Flanke eines verschiedenen von den N Zyklen der Wiederholungsfolge
getriggert werden, um einen Abfallflankenabtastwert der Daten zu
entnehmen; und ein Abtastwertverarbeitungsmittel zum Verarbeiten
der Abtastwerte, um ein Taktsignal aus dem Datenstrom zurückzugewinnen.According to a first aspect of the present invention, there is provided a clock recovery circuit operable to execute a repetition sequence of N cycles, where N ≥ 2, comprising: N rising edge latches each for receiving a current of serial data are connected and are each triggered on a rising edge of a different one of the N cycles of the repetition sequence to extract a rising edge sample of the data; N falling edge latches, each connected to receive the data stream and each triggered on a falling edge of a different one of the N cycles of repetition, to extract a falling edge sample of the data; and sample processing means for processing the samples to recover a clock signal from the data stream.
In
solch einer Taktrückgewinnungsschaltungsanordnung
brauchen die Daten, die bei der abfallenden Taktflanke abgetastet
werden, von einer Verriegelung zu einer anderen Verriegelung nicht
innerhalb eines halben Zyklus übertragen
zu werden, und es stehen bis zu N – 0,5 Zyklen zur Verfügung. Wenn
N zum Beispiel 4 ist, stehen bis zu 3,5 Zyklen zum Ausführen solch
einer Übertragung
zur Verfügung.In
such clock recovery circuitry
need the data sampled at the falling clock edge
not from one lock to another lock
transmitted within half a cycle
and there are up to N - 0.5 cycles available. If
For example, if N is 4, then there are up to 3.5 cycles to execute such
a transmission
to disposal.
In
solch einer Taktrückgewinnungsschaltungsanordnung
muß die
Freigabe von Signalen, die zum Triggern der Anstiegflanken- und
Abfallflankenverriegelungen benötigt
werden, akkurat gesteuert werden. In einer Ausführungsform hat deshalb die Taktrückgewinnungsschaltungsanordnung:
einen Controller zum Erzeugen von N Ausgangssignalen, wobei jedes
Ausgangssignal einen aktiven Zustand in einem individuell entsprechenden
der N Zyklen der Wiederholungsfolge und einen inaktiven Zustand
in jedem nichtentsprechenden Zyklus der Folge hat; und N Verarbeitungsschaltungen,
die jeweils einen Eingang zum Empfangen eines verschiedenen der
N Ausgangssignale haben und jeweils eine der Anstiegflankenverriegelungen
und eine der Abfallflankenverriegelungen umfassen und ferner einen
Freigabesignalgenerator umfassen, der eine Signalerzeugungsschaltungsanordnung
hat, der betreibbar ist, um ansprechend auf das von der Verarbeitungsschaltung
empfangene Ausgangssignal ein Freigabesignal für die Anstiegsflanakenverriegelung
zu erzeugen, die in einer vorbestimmten Hälfte eines Zyklus vor der ansteigenden
Flanke aktiv wird, welche jene Verriegelung triggert, und ein Freigabesignal
für die
Abfallflankenverriegelung, die in einer vorbestimmten Hälfte eines
Zyklus vor der abfallenden Kante aktiv wird, welche jene Verriegelung
triggert.In
such clock recovery circuitry
must the
Enabling signals used to trigger the rising edge and
Waste flank locks needed
be controlled accurately. In one embodiment, therefore, the clock recovery circuitry has:
a controller for generating N output signals, each one
Output signal an active state in an individually corresponding
of the N cycles of repetition and an inactive state
in each non-corresponding cycle of the sequence; and N processing circuits,
each having an input for receiving a different one of
N have output signals and one each of the rising edge interlocks
and one of the falling edge latches, and further comprises
Enable signal generator comprising signal generation circuitry
which is operable to be responsive to that of the processing circuitry
received output signal enable signal for the rising flanakenverriegelung
to generate in a predetermined half of a cycle before the rising
Edge, which triggers that lock, and an enable signal
for the
Waste flank locking occurring in a predetermined half of a
Cycle before the falling edge becomes active, which locks
triggers.
In
dieser Ausführungsform ändern die
Freigabesignale garantiert den Zustand in besonderen halben Zyklen
(z. B. in den dritten und vierten halben Zyklen nach der Arbeitsflan ke),
d.h. zu den richtigen Zeiten, die nur durch einen halben Taktzyklus
voneinander getrennt sind, ungeachtet von PVT-Abweichungen.In
this embodiment change the
Release signals guarantees the condition in special half cycles
(eg in the third and fourth half cycles after the working flank),
i.e. at the right times, only by half a clock cycle
regardless of PVT deviations.
Gemäß einer
Ausführungsform
der Erfindung umfaßt
der Freigabesignalgenerator in jeder Verarbeitungsschaltung:
ein
erstes getaktetes Element, das zum Empfangen eines Taktsignals und
des von der Verarbeitungsschaltung empfangenen Ausgangssignal verbunden ist
und durch das Taktsignal umschaltbar ist zwischen einem ansprechbaren
Zustand, in dem das Element als Reaktion auf eine Änderung
logischen Zusatnds des Ausgangssignals betriebsfähig ist, um einen logischen
Zustand eines synchronisierten Signals, das durch dieses erzeugt
wird, zu verändern,
und einem nichtansprechbaren Zustand, bei dem keine Zustandsveränderung
des synchronisierten Signals erfolgt; und
ein zweites getaktetes
Element, das angeschlossen ist zum Empfangen dieses Taktsignals
und des synchronisierten Signals und zum Anwenden des Freigabesignals
auf eine der Anstiegsflankenverrigelung und der Abfallflankenverriegelung
der Verarbeitungsschaltung, und durch das Taktsignal schaltbar ist
zwischen einem ansprechenden Zustand, in dem das Element als Reaktion
auf die Zustandsänderung
in dem synchronisierten Signal betriebsfähig ist, um einen logischen
Zustand des Freigabesignals zu ändern,
das der genannten einen Verriegelung zugeführt wird, und einem nichtansprechenden
Zustand, in dem keine Zustandsänderung
in dem Freigabesignal auftritt, und
ein drittes getaktetes
Element, das angeschlossen ist zum Empfang des Taktsignals und des
Freigabesignals, das auf eine der Verriegelungen angewendet wird,
und zum Anwenden des Freigabesignals auf die andere der Anstiegsflankenverriegelung
bzw. der Abfallflankenverriegelung der Verarbeitugnsschaltung, und
durch das Taktsignal schaltbar ist zwischen einem ansprechenden
Zustand, in dem das Element als Reaktion auf die genannte Zustandsänderung
in dem genannten Freigabesignal, das der einen Verriegelung zugeführt wird,
betriebsfähig
ist, um einen logischen Zusand des der anderen Verriegelung zugeführten Freigabesignals
zu ändern
und einem nichtansprechenden Zustands, in dem keine Zustandsänderung
des Freigabesignals auftritt,
worin dann, wenn das Taktsignal
einen ersten logischen Zustand hat, jedes der ersten und dritten
getakteten Elemente einen nichtansprechenden Zustand hat, und das
zweite getaktete Element den ansprechenden Zustand hat, wenn das
genannte Taktsignal einen zweiten logischen Zustand hat, jedes der ersten
und dritten getakteten Elemente den genannten ansprechenden Zustand
hat und das genannte zweite getaktete Element den nichtansprechenden Zustand
hat.According to one embodiment of the invention, the enable signal generator in each processing circuit comprises:
a first clocked element connected to receive a clock signal and the output signal received from the processing circuit and switchable by the clock signal between an addressable state in which the element is operable in response to a change in logic output of the output signal to a logic state a synchronized signal generated thereby, and an unresponsive state in which no state change of the synchronized signal occurs; and
a second clocked element connected to receive this clock signal and the synchronized signal and to apply the enable signal to one of the rising edge latch and the falling edge latch of the processing circuit, and switchable by the clock signal between a responsive state in which the element is triggered in response to the clock signal State change in the synchronized signal is operable to change a logic state of the enable signal supplied to said one latch and a non-responsive state in which no state change occurs in the enable signal, and
a third clocked element connected to receive the clock signal and the enable signal applied to one of the latches and to apply the enable signal to the other of the rising edge latch of the processing circuit, and switchable between the one by the clock signal A state in which the element is operative in response to said state change in said enable signal applied to one latch to change a logic state of the enable signal applied to the other latch and a non-responsive state in which no state change of the enable signal occurs
wherein, when the clock signal has a first logic state, each of the first and third clocked elements has a non-responsive state, and the second clocked element has the responsive state when said clock signal has a second logic state, each of the first and third clocked ones Elements has said responsive state and said second clocked element has the non-responsive state.
In
solch einer Signalerzeugungsschaltungsanordnung tritt die Zustandsveränderung
des der einen Verriegelung zugeführten
Freigabesignals garantiert immer in einem Teil eines Taktzyklus
auf, ungeachtet von PVT-Abweichungen. Zum Beispiel ist es möglich zu
garantieren, daß das
eine Verriegelung freigebende Signal seinen logischen Zustand immer in
der ersten Hälfte
des Taktzyklus verändern
wird. Diese Garantie ist auch dann möglich, wenn das von der Verarbeitungsschaltung
empfangene Signal nicht garantiert werden kann, daß eine Zustandsveränderung
in einer besonderen Hälfte
eines Zyklus erfolgt, weil zum Beispiel bei hohen Frequenzen und
bei PVT-Abweichung ein Master/Slave- oder vollverriegelungselement,
das zum Erzeugen des Ausgangssignals verwendet wird, eine Schaltzeit,
die auf jeder Seite abweichen kann, von 50 % der Taktperiode hat.In such a signal generating circuit arrangement, the state change of the latching enable signal ga occurs always responds in one part of a clock cycle, regardless of PVT deviations. For example, it is possible to guarantee that the latch enable signal will always change its logic state in the first half of the clock cycle. This guarantee is possible even if the signal received by the processing circuit can not be guaranteed to undergo a state change in a particular half of a cycle because, for example, at high frequencies and PVT deviation, a master / slave or full interlock element is used to generate the output signal, a switching time that may differ on each side, has 50% of the clock period.
In
einer Ausführungsform
ist jedes der ersten und zweiten getakteten Elemente ein transparentes oder
Halbverriegelungselement, zum Beispiel eine transparente pegelempfindliche
Verriegelung. Solch ein transparentes oder Halbverriege lungselement hat
eine kürzere
Schaltzeit als ein Master/Slave- oder Vollverriegelungselement,
so daß es
selbst bei sehr hohen Frequenzen noch möglich ist zu garantieren, daß die Schaltzeit
des transparenten oder Halbverriegelungselementes kleiner als ein
halber Taktzyklus sein wird.In
an embodiment
each of the first and second timed elements is a transparent or
Half-locking element, for example a transparent level-sensitive
Locking. Such a transparent or Halbverriege has management element
a shorter one
Switching time as a master / slave or full locking element,
so that it
Even at very high frequencies is still possible to guarantee that the switching time
the transparent or half-locking element is smaller than one
half clock cycle will be.
Wenn
ein getaktetes Element, das das Ausgangssignal erzeugt, schnell
nach einer Arbeitsflanke des Taktsignals (z. B. nach einer ansteigenden Flanke)
umschaltet, kann die Zustandsveränderung des
Ausgangssignals in dem ersten halben Zyklus nach der Arbeitsflanke
auftreten. In diesem Fall ist das erste getaktete Element jedoch
in dem nichtansprechbaren Zustand, so daß bis zu dem zweiten halben
Zyklus nach der Arbeitsflanke keine Veränderung des synchronisierten
Signals auftritt. In jenem zweiten halben Zyklus ist das zweite
getaktete Element in dem nichtansprechbaren Zustand, so daß bis zu
dem dritten halben Zyklus im Anschluß an die Arbeitsflanke keine
Veränderung
des eine-Verriegelung-Freigabesignals
auftritt.If
a clocked element that generates the output signal, fast
after a working edge of the clock signal (eg after a rising edge)
switches, the state change of the
Output signal in the first half cycle after the working edge
occur. In this case, however, the first clocked element is
in the non-responsive state, so that up to the second half
Cycle after the working edge no change of the synchronized
Signal occurs. In that second half-cycle is the second
clocked element in the non-responsive state, so that up to
the third half cycle following the working edge no
change
the one-lock enable signal
occurs.
Wenn
sich andererseits das Ausgangssignal bis zu dem zweiten halben Zyklus
im Anschluß an
die Arbeitsflanke nicht verändert
(da die Schaltzeit des getakteten Elementes, welches es hervorbringt,
langsam ist), ist das erste getaktete Element schon in dem ansprechbaren
Zustand, wenn die Veränderung auftritt.
In diesem Fall tritt die Zustandsveränderung des synchronisierten
Signals in dem zweiten halben Zyklus nach der Arbeitsflanke auf,
mit dem Resultat, daß dann,
wie in dem schnellen Fall, das eine Verriegelung freigebende Signal
den Zustand in dem dritten halben Zyklus nach der Arbeitsflanke
verändert.If
on the other hand, the output signal until the second half cycle
in connection to
the working edge has not changed
(since the switching time of the clocked element which produces it,
slow), the first timed element is already in the addressable one
State when the change occurs.
In this case, the state change of the synchronized occurs
Signal in the second half cycle after the working edge,
with the result that then,
as in the fast case, the latch releasing signal
the state in the third half cycle after the working edge
changed.
In
dieser Ausführungsform
kann auch garantiert werden, daß die
Veränderung
des der anderen Verriegelung zugeführten Freigabesignals in dem vierten
halben Zyklus im Anschluß an
die Arbeitsflanke auftritt. Das dritte getaktete Element ist vorzugsweise
ein transparentes oder Halbverriegelungselement.In
this embodiment
can also be guaranteed that the
change
of the other latch supplied enable signal in the fourth
half cycle following
the working edge occurs. The third clocked element is preferably
a transparent or half-locking element.
Es
ist eine Verifizierungsschaltungsanordnung vorgesehen, zur Verbindung
mit einem Zirkulationssteuerregister, um zu verifizieren, daß ein vorbestimmtes
N-Bit-Steuermuster durch das Register korrekt zirkuliert, wobei
das Register N Speicherelemente jeweils zum Speichern von einem
Bit des Steuermusters hat und ein Bit des Steuermusters einen ersten
Wert hat und jedes andere Bit einen zweiten Wert hat, welche Verifizierungsschaltungsanordnung
umfaßt:
ein erstes Prüfmittel,
das mit einem ersten Satz aus zwei oder mehr konsekutiven Speicherelementen
des Registers operativ verbunden ist, zum Erzeugen eines ersten
Prüfsignals,
das einen ersten Zustand hat, wenn irgendeines der Speicherelemente des
ersten Satzes den ersten Wert hat, und einen zweiten Zustand hat,
wenn alle Speicherelemente des ersten Satzes den zweiten Wert haben;
ein zweites Prüfmittel,
das mit den verbleibenden Speicherelementen des Registers operativ
verbunden ist, die einen zweiten Satz aus zwei oder mehr konsekutiven Speicherelementen
bilden, zum Erzeugen eines zweiten Prüfsignals, das einen ersten
Zustand hat, wenn irgendeines der Speicherelemente des zweiten Satzes
den ersten Wert hat, und einen zweiten Zustand hat, wenn alle Speicherelemente
des zweiten Satzes den zweiten Wert haben; und ein Detektionsmittel
desselben Zustandes, das mit den ersten und zweiten Prüfmitteln
verbunden ist, zum Erzeugen eines Detektionssignals, das angibt,
daß das
Steuermuster inkorrekt ist, wenn die ersten und zweiten Prüfsignale
denselben Zustand haben.It
Verification circuitry is provided for connection
with a circulation control register to verify that a predetermined
N-bit control pattern correctly circulated through the register, wherein
the register N storage elements each for storing one
Bit of the control pattern has a first and a bit of the control pattern
Has value and every other bit has a second value, which verification circuitry
comprising:
a first tester,
that with a first set of two or more consecutive storage elements
the register is operatively connected to generate a first
test signal,
which has a first state when any of the memory elements of the
first sentence has the first value, and has a second state,
if all memory elements of the first set have the second value;
a second test equipment,
this is operational with the remaining memory elements of the register
connected to a second set of two or more consecutive storage elements
form, for generating a second test signal, the first
State if any of the memory elements of the second set
has the first value, and has a second state if all memory elements
of the second set have the second value; and a detection means
the same condition with the first and second test equipment
connected to generate a detection signal indicating
that this
Control pattern is incorrect when the first and second test signals
have the same condition.
Solch
eine Verifizierungsschaltungsanordnung kann einfach unter Verwendung
von einfachen Kombinationslogikgattern wie etwa von UND- oder NAND-Gattern
und einem Exklusiv-ODER-Gatter
implementiert werden. Ferner kann die Belastung, die dem Zirkulationssteuerregister
durch die Schaltungsanordnung auferlegt wird, wünschenswert niedrig sein, so
daß eine
Hochgeschwindigkeitsoperation nicht gefährdet wird.Such
Verification circuitry can be easily made using
of simple combinational logic gates such as AND or NAND gates
and an exclusive-OR gate
be implemented. Furthermore, the load that is the circulation control register
is imposed by the circuitry, desirably low, so
that one
High-speed operation is not endangered.
Solch
ein Zirkulationssteuerregister kann zum Beispiel in Verbindung mit
dem obenerwähnten Controller
in einer Taktrückgewinnungsschaltungsanordnung
verwendet werden, die den vollständigen zweiten
Aspekt der Erfindung verkörpert,
oder mit einem Zähler
(der unten beschrieben ist) in einer Datensynchronisationsschaltungsanordnung,
die einen vierten Aspekt der vorliegenden Erfindung verkörpert.Such
For example, a circulation control register may be used in conjunction with
the above-mentioned controller
in clock recovery circuitry
to be used, which is the complete second
Embodied aspect of the invention,
or with a counter
(described below) in a data synchronization circuitry,
which embodies a fourth aspect of the present invention.
Als
Beispiel wird nun Bezug auf die beiliegenden Zeichnungen genommen,
in denen:When
Example, reference is now made to the accompanying drawings,
in which:
1 ein
Beispiel für
eine zuvor in Betracht gezogene Signalerzeugungsschaltungsanordnung zur
Verwendung in einer Taktrückgewinnungsschaltungsanordnung
zeigt; 1 shows an example of previously considered signal generation circuitry for use in clock recovery circuitry;
2 ein
Zeitlagendiagramm ist, das Wellenformen zeigt, die in der Schaltungsanordnung
von 1 erzeugt werden, wenn sie in Gebrauch ist; 2 is a timing diagram showing waveforms used in the circuitry of FIG 1 be generated when it is in use;
3 eine
Signalerzeugungsschaltungsanordnung zeigt, die nicht die vorliegende
Erfindung verkörpert; 3 a signal generating circuit arrangement not embodying the present invention;
4 und 5 Zeitlagendiagramme
sind, die Wellenformen zeigen, die in der Schaltungsanordnung von 3 erzeugt
werden, wenn sie in Gebrauch ist; 4 and 5 Timing diagrams are showing waveforms used in the circuitry of 3 be generated when it is in use;
6 Teile
der Taktrückgewinnungsschaltungsanordnung
zeigt, die einen ersten Aspekt der vorliegenden Erfindung verkörpert; 6 Showing portions of the timing recovery circuitry embodying a first aspect of the present invention;
7 ein
Schaltungsdiagramm ist, das eine mögliche Implementierung eines
Zirkulationssteuerregisters in der Schaltungsanordnung von 6 zeigt; 7 FIG. 12 is a circuit diagram illustrating one possible implementation of a circulation control register in the circuitry of FIG 6 shows;
8 ein
Schaltungsdiagramm ist, das eine mögliche Implementierung eines
Freigabesignalgenerators in der Schaltungsanordnung von 6 zeigt; 8th FIG. 12 is a circuit diagram illustrating one possible implementation of an enable signal generator in the circuitry of FIG 6 shows;
9 ein
Schaltungsdiagramm ist, das eine mögliche Implementierung einer
Anstiegflankenverriegelung in der Schaltungsanordnung von 6 zeigt; 9 FIG. 12 is a circuit diagram illustrating one possible implementation of a rising edge latch in the circuitry of FIG 6 shows;
10 ein
Schaltungsdiagramm ist, das eine mögliche Implementierung einer
Abfallflankenverriegelung in der Schaltungsanordnung von 6 zeigt; 10 FIG. 12 is a circuit diagram illustrating one possible implementation of falling edge latching in the circuitry of FIG 6 shows;
11(A) und (B) Zeitlagendiagramme sind, die Wellenformen
zeigen, die in der Schaltungsanordnung von 6 erzeugt
werden, wenn sie in Gebrauch ist; 11 (A) and (B) are timing diagrams showing waveforms used in the circuitry of FIG 6 be generated when it is in use;
12 eine
Verifizierungsschaltungsanordnung zeigt. 12 shows a verification circuitry.
Die
zuvor in Betracht gezogene Signalerzeugungsschaltungsanordnung 10,
die in 1 gezeigt ist, umfaßt ein erstes Verriegelungselement 12 und ein
zweites Verriegelungselement 14. Jedes der Verriegelungselemente 12 und 14 ist
zum Beispiel ein bei positiver Flanke getriggertes Master/Slave-D-Typ-Verriegelungselement.The previously considered signal generation circuitry 10 , in the 1 is shown comprises a first locking element 12 and a second locking element 14 , Each of the locking elements 12 and 14 is, for example, a positive edge triggered master / slave D-type latch.
Jedes
der Verriegelungselemente 12 und 14 hat einen
Takteingang C, der verbunden ist, um ein Taktsignal CLK zu empfangen.
Jedes Verriegelungselement 12 und 14 hat auch
einen Rücksetzeingang R,
der verbunden ist, um ein L-aktives asynchrones Rücksetzsignal
ARST zu empfangen. Das Rücksetzsignal
ARST ist bezüglich
des Taktsignals CLK asynchron. Das erste Verriegelungselement 12 hat
einen Dateneingang D, der verbunden ist, um auf dem logischen Pegel
H (logische 1) zu sein. Das zweite Verriegelungselement 14 hat
einen Dateneingang D, der mit einem Datenausgang Q des ersten Verriegelungselementes 12 verbunden
ist, um von ihm ein erstes getaktetes Rücksetzsignal RCK1 zu empfangen.
Ein zweites getaktetes Rücksetzsignal
RCK2 wird an einem Datenausgang Q des zweiten Verriegelungselementes 14 erzeugt.Each of the locking elements 12 and 14 has a clock input C which is connected to receive a clock signal CLK. Each locking element 12 and 14 also has a reset input R which is connected to receive an L-active asynchronous reset signal ARST. The reset signal ARST is asynchronous with respect to the clock signal CLK. The first locking element 12 has a data input D connected to be at logical level H (logic 1). The second locking element 14 has a data input D which is connected to a data output Q of the first locking element 12 is connected to receive from it a first clocked reset signal RCK1. A second clocked reset signal RCK2 is applied to a data output Q of the second latching element 14 generated.
Das
zweite getaktete Rücksetzsignal
RCK2 wird zum Beispiel als Rücksetzsignal
zum Zurücksetzen
einer Taktrückgewinnungsschaltungsanordnung verwendet,
die Freigabesignale zum Bewirken des Abtastens von Daten eines ankommenden
seriellen Datenstroms erzeugt. In solch einer Schaltungsanordnung
muß das
Entfernen des Rücksetzsignals
bezüglich
des Taktsignals CLK akkurat gesteuert werden.The
second clocked reset signal
For example, RCK2 is used as a reset signal
to reset
a clock recovery circuitry used
the enable signals for effecting the sampling of incoming data
generated serial data stream. In such a circuit arrangement
that must be
Removing the reset signal
in terms of
of the clock signal CLK are accurately controlled.
Unter
Bezugnahme auf 2 wird nun die Operation der
Signalerzeugungsschaltungsanordnung von 1 beschrieben.
In 2 wird angenommen, daß das asynchrone Rücksetzsignal
ARST anfangs auf dem logischen Zustand L (aktiv) ist und dann entfernt
wird. Da das ARST-Signal ein asynchrones Signal ist, kann es an
jedem Punkt während eines
Zyklus des Taktsignals CLK entfernt werden. Bei dem in 2 gezeigten
Beispiel wird das ARST-Signal in einem beliebigen Moment im Taktzyklus
0 entfernt. Bei der ersten ansteigenden Flanke R1 im Anschluß an die
Entfernung des ARST-Signals wird der Zustand H am D-Eingang des
ersten Verriegelungselementes 12 unmittelbar vor der ansteigenden
Flanke R1 bei der anstei genden Flanke R1 verriegelt und von dem
Q-Ausgang des ersten Verriegelungselementes 12 ausgegeben.
Das erste getaktete Rücksetzsignal
RCK1 verändert
sich deshalb während
des Zyklus 1 von dem Zustand L auf den Zustand H. Der neue Zustand
H am D-Eingang des zweiten Verriegelungselementes 14 gerade
vor der nächsten
ansteigenden Flanke R2 wird bei jener ansteigenden Flanke R2 durch
das zweite Verriegelungselement 14 verriegelt. Der resultierende
verriegelte Zustand H erscheint am Q-Ausgang des zweiten Verriegelungselementes 14 später während des Zyklus
2 und sieht das zweite getaktete Rücksetzsignal RCK2 vor. Als
Reaktion auf das Entfernen des ARST-Signals im Zyklus 0 verändert sich
daher das zweite getaktete Rücksetzsignal
RCK2 von dem Zustand L auf den Zustand H zu einer Zeit während des Zyklus
2, die mit dem Taktsignal CLK synchron ist.With reference to 2 Now, the operation of the signal generation circuitry of 1 described. In 2 It is assumed that the asynchronous reset signal ARST is initially at the logic state L (active) and then removed. Since the ARST signal is an asynchronous signal, it can be removed at any point during one cycle of the CLK clock signal. At the in 2 As shown, the ARST signal is removed at any moment in clock cycle 0. At the first rising edge R1 following the removal of the ARST signal, state H becomes the D input of the first latch element 12 locked in front of the rising edge R1 at the rising flank R1 and from the Q output of the first locking element 12 output. The first clocked reset signal RCK1 therefore changes during the cycle 1 from the state L to the state H. The new state H at the D input of the second locking element 14 just before the next rising edge R2 is at that rising edge R2 by the second locking element 14 locked. The resulting locked state H appears at the Q output of the second locking element 14 later during cycle 2 and provides the second clocked reset signal RCK2. In response to the removal of the ARST signal in cycle 0, therefore, the second clocked reset signal RCK2 changes from the state L to the state H at a time during the cycle 2, which is synchronous with the clock signal CLK.
Übrigens
ist der Grund zum Einsatz zweier seriell verbundener Verriegelungselemente 12 und 14 in
der Signalerzeugungsschaltungsanordnung 10 von 1 wie
folgt. Falls nur das erste Verriegelungselement 12 vorgesehen
würde,
um das Ausgangssignal der Schaltungsanordnung zu erzeugen (d. h.,
das Ausgangssignal wäre
das Signal RCK1 anstelle des Signals RCK2), könnte es möglich sein, daß das Signal
ARST vor einer vorbestimmten minimalen Aufbauzeit des ersten Verriegelungselementes 12 vor
der nächsten
ansteigenden Flanke (z. B. R1 in 2) entfernt
wird. In diesem Fall kann das Signal RCK1 einen sogenannten metastabilen
Zustand annehmen, bei dem es zwischen den Zuständen L und H bleibt oder zwei
entgegengesetzte Zustandsveränderungen
im Anschluß an
die ansteigende Taktflanke erlebt. Indem das zweite Verriegelungselement 14 vorgesehen
wird, um das Signal RCK1 gerade vor der folgenden ansteigenden Flanke
zu verriegeln, ist die Wahrscheinlichkeit extrem hoch, daß das Signal
RCK2 ein unverfälschtes
Signal sein wird, selbst wenn der minimalen Aufbauzeit des ersten
Verriegelungselementes 12 nicht entsprochen wird.Incidentally, the reason for using two serially connected locking elements 12 and 14 in the signal generation circuitry 10 from 1 as follows. If only the first locking element 12 would be provided to produce the output of the circuitry (ie, the output signal would be the signal RCK1 instead of the signal RCK2), it might be possible for the signal ARST to be before a predetermined minimum setup time of the first latch 12 before the next rising edge (eg R1 in 2 ) Will get removed. In this case, signal RCK1 may assume a so-called metastable state where it remains between states L and H or undergoes two opposite state changes subsequent to the rising clock edge. By the second locking element 14 is provided to lock the signal RCK1 just before the following rising edge, the probability is extremely high that the signal RCK2 will be an unaltered signal, even if the minimum build time of the first locking element 12 is not met.
Bei
Frequenzen, die sich der Grenze der Schaltungstechnik nähern, die
zur Konstruktion der Signalerzeugungsschaltungsanordnung 10 zum
Einsatz kommt, muß damit
gerechnet werden, daß die Schaltzeit
von jedem der Verriegelungselemente 12 und 14 dicht
bei einer Hälfte
einer Taktzyklusperiode liegt oder diese überschreiten kann. Dies bedeutet, daß es in 2 nicht
möglich
ist zu garantieren, in welcher Hälfte
des Zyklus 2 sich das Signal RCK2 von dem Zustand L auf den Zustand
H verändern wird,
in Anbetracht von allen möglichen
PVT- und anderen Abweichungen. Es gibt jedoch einige Anwendungen,
bei denen es von entscheidender Bedeutung ist, garantieren zu können, in
welchem halben Zyklus das Signal RCK2 den Zustand verändern wird.
Solche Anwendungen enthalten eine Taktrückgewinnungsschaltungsanordnung.At frequencies approaching the limit of the circuitry used to construct the signal generation circuitry 10 is used, it must be expected that the switching time of each of the locking elements 12 and 14 close to or exceeding one half of a clock cycle period. This means that it is in 2 It is not possible to guarantee in which half of cycle 2 the signal RCK2 will change from state L to state H, considering all possible PVT and other deviations. However, there are some applications where it is crucial to be able to guarantee in which half cycle the RCK2 signal will change state. Such applications include clock recovery circuitry.
Eine
verbesserte Signalerzeugungsschaltungsanordnung ist in 3 gezeigt.
Obwohl die Schaltung der 3 nicht die Erfindung verkörpert, ist
ihre Beschreibung nützlich
zum Verständnis
der Ausführungsformen
der Erfindung, die unten in Verbindung mit den 6 bis 11 beschrieben werden. In 3 sind
Komponenten der Schaltungsanordnung 20, die dieselben wie
die Komponenten der Signalerzeugungsschaltungsanordnung 10 von 1 sind oder
diesen entsprechen, mit denselben Bezugszeichen versehen, und eine
Beschreibung von ihnen wird weggelassen.An improved signal generation circuitry is disclosed in U.S. Patent Nos. 4,135,774 3 shown. Although the circuit of the 3 does not embody the invention, its description is useful for understanding the embodiments of the invention described below in connection with FIGS 6 to 11 to be discribed. In 3 are components of the circuit arrangement 20 which are the same as the components of the signal generation circuitry 10 from 1 are the same as or corresponding to the same reference numerals, and a description thereof will be omitted.
In 3 sind
die ersten und zweiten Verriegelungselemente 12 und 14 vorhanden
und so verbunden, wie es zuvor unter Bezugnahme auf 1 beschrieben
wurde, um eine Eingangsschaltung 10 zu bilden. Das zweite
getaktete Rücksetzsignal RCK2
wird verwendet, um ein erstes synchronisiertes Signal S1 vorzusehen.
Die Schaltungsanordnung von 3 umfaßt ferner
ein drittes Verriegelungselement 22 und ein viertes Verriegelungselement 24. Die
dritten und vierten Verriegelungselemente 22 und 24 sind
Halb- (oder transparente) Verriegelungselemente, die jeweils einen
Dateneingang D und einen Datenausgang Q haben.In 3 are the first and second locking elements 12 and 14 present and connected as previously described with reference to 1 was described to an input circuit 10 to build. The second clocked reset signal RCK2 is used to provide a first synchronized signal S1. The circuit arrangement of 3 further comprises a third locking element 22 and a fourth locking element 24 , The third and fourth locking elements 22 and 24 are half (or transparent) interlocking elements, each having a data input D and a data output Q.
Das
dritte Verriegelungselement 22 hat einen L-aktiven Takteingang
CL, während
das vierte Verriegelungselement 24 einen H-aktiven Takteingang
CH hat. Somit hat das dritte Verriegelungselement 22 einen
ansprechbaren (offenen) Zustand, wenn sein Takteingang CL den L-Zustand
hat. In diesem ansprechbaren Zustand verändert der Datenausgang Q den
Zustand als Reaktion auf Zustandsveränderungen des Dateneingangs
D. Wenn der CL-Eingang den H-Zustand hat, ist das dritte Verriegelungselement 22 in
einem nichtansprechbaren (geschlossenen) Zustand, bei dem der Datenausgang
Q den Zustand als Reaktion auf Zustandsveränderungen am Dateneingang D
nicht verändert.The third locking element 22 has an L-active clock input CL, while the fourth locking element 24 has an H-active clock input CH. Thus, the third locking element 22 an addressable (open) state when its clock input CL has the L state. In this addressable state, the data output Q changes the state in response to state changes of the data input D. When the CL input has the high state, the third latch element is 22 in an unresponsive (closed) state, in which the data output Q does not change the state in response to state changes at the data input D.
Das
vierte Verriegelungselement 24 hat andererseits den ansprechbaren
(offenen) Zustand, wenn sein Takteingang CH den H-Zustand hat, und sonst
den nichtansprechbaren (geschlossenen) Zustand.The fourth locking element 24 on the other hand, has the addressable (open) state when its clock input CH has the high state and otherwise the non-accessible (closed) state.
Der
Dateneingang D des dritten Verriegelungselementes 22 ist
mit dem Datenausgang Q des zweiten Verriegelungselementes 14 verbunden,
um von ihm das erste synchronisierte Signal S1 (das zweite getaktete
Rücksetzsignal
RCK2) zu empfangen. Der Dateneingang D des vierten Verriegelungselementes 24 ist
mit dem Datenausgang Q des dritten Verriegelungselementes 22 verbunden,
um von ihm ein zweites synchronisiertes Signal S2 zu empfangen.
Ein drittes synchronisiertes Signal S3 wird am Datenausgang Q des
vierten Verriegelungselementes 24 erzeugt. Die CL- und
CH-Takteingänge der
Verriegelungselemente 22 und 24 sind zum Empfangen
des Taktsignals CLK verbunden.The data input D of the third locking element 22 is with the data output Q of the second locking element 14 connected to receive the first synchronized signal S1 (the second clocked reset signal RCK2) from it. The data input D of the fourth locking element 24 is with the data output Q of the third locking element 22 connected to receive from him a second synchronized signal S2. A third synchronized signal S3 is at the data output Q of the fourth locking element 24 generated. The CL and CH clock inputs of the locking elements 22 and 24 are connected to receive the clock signal CLK.
Unter
Bezugnahme auf 4 und 5 wird nun
die Operation der Signalerzeugungsschaltungsanordnung 20 von 3 beschrieben. 4 betrifft
den Fall, bei dem die Schaltungsanordnung (im besonderen die ersten
und zweiten Verriegelungselemente 12 und 14 der
Eingangsschaltung 10) auf Grund von Verarbeitungstoleranzen,
Spannungsspielräumen
und Temperaturabweichungen (PVT-Abweichungen) schnelle Schalt zeiten
hat. 5 betrifft den Fall, bei dem die Signalerzeugungsschaltungsanordnung 20 aus
PVT-Gründen langsame
Schaltzeiten hat.With reference to 4 and 5 now becomes the operation of the signal generation circuitry 20 from 3 described. 4 relates to the case where the circuit arrangement (in particular the first and second locking elements 12 and 14 the input circuit 10 ) has fast switching times due to processing tolerances, voltage margins and temperature deviations (PVT deviations). 5 relates to the case where the signal generation circuitry 20 due to PVT reasons has slow switching times.
Sowohl
in 4 als auch in 5 wird angenommen,
daß das
asynchrone Rücksetzsignal
ARST während
eines Taktzyklus 0 des Taktsignals CLK entfernt wird. wie in der
Schaltungsanordnung von 1 verändern sich die Signale RCK1
und S1 (RCK2) während
der Taktzyklen 1 bzw. 2 von dem L- auf den H-Zustand. In dem schnellen
Fall (4) ist ersichtlich, daß sich das Signal S1 eine Zeit
tearly vor der abfallenden Flanke F2 im
Zyklus 2 auf den H-Zustand verändert.
Wenn die Frequenz des Taktsignals CLK zum Beispiel 622 MHz beträgt, kann
tearly 0,36 ns ausmachen. So erfolgt in
dem schnellen Fall die Veränderung
des Signals S1 bequem in der ersten Hälfte des Taktzyklus 2.As well in 4 as well as in 5 It is assumed that the asynchronous reset signal ARST is removed during a clock cycle 0 of the clock signal CLK. as in the circuit arrangement of 1 The signals RCK1 and S1 (RCK2) change from L to H during clock cycles 1 and 2, respectively. In the fast case ( 4 ) it can be seen that the signal S1 changes to the H state a time t early before the falling edge F2 in the cycle 2. For example, if the frequency of the clock signal CLK is 622 MHz, t early may be 0.36 ns. Thus, in the fast case, the change of the signal S1 is conveniently made in the first half of the clock cycle 2.
Andererseits
ist in dem langsamen Fall (5) ersichtlich,
daß die
längeren
Schaltzeiten bedeuten, daß sich
das Signal S1 erst eine zeit tlate nach der
abfallenden Flanke F2 in dem Taktzyklus 2 von dem L- auf den H-Zustand
verändert.
Zum Beispiel kann tlate 0,03 ns betragen,
wenn sich die Taktfrequenz auf 622 MHz beläuft. So erfolgt die Zustandsveränderung
von S1 in diesem Fall in der zweiten Hälfte des Taktzyklus 2.On the other hand, in the slow case ( 5 ) It can be seen that the longer switching times mean that the signal S1 changes only a time t late after the falling edge F2 in the clock cycle 2 from the L to the H state. For example, t late may be 0.03 ns when the clock frequency is 622 MHz. Thus, the state change of S1 in this case occurs in the second half of the clock cycle 2.
In
dem Fall, wenn sich S1 in der ersten Hälfte des Taktzyklus 2 auf den
H-Zustand verändert
(d. h., in dem schnellen Fall von 4), breitet
sich jene Zustandsveränderung
nicht durch das dritte Verriegelungselement 22 aus, das
bis zu der abfallenden Flanke F2 in dem nichtansprechbaren Zustand
bleibt. Dies bedeutet, daß sich
das zweite synchronisierte Signal S2 erst kurze Zeit thl3 nach
der abfallenden Flanke F2 von dem L- auf den H-Zustand verändert, welche
kurze Zeit thl3 der Schaltzeit des dritten
Verriegelungselementes 22 entspricht. Jene Veränderung von
S2 breitet sich jedoch nicht unmittelbar durch das vierte Verriegelungselement 24 aus,
da jenes Verriegelungselement bis zu der ansteigenden Flanke R3 zu
Beginn des Taktzyklus 3 in dem nichtansprechbaren Zustand ist. So
verändert
sich das Signal S3 erst kurze Zeit thl4 nach
der ansteigenden Flanke R3 von dem L- auf den H-Zustand, wobei jene
kurze Zeit thl4 der Schaltzeit des vierten
Verriegelungselementes 24 entspricht. Da die Schaltzeit
thl4 des vierten Verriegelungselementes 24 klein
ist, im Vergleich zu den Schaltzeiten tfl1,
tfl2 der ersten und zweiten Verriegelungselemente 12 und 14,
kann garantiert werden, daß das
Signal S3 den Zustand in der ersten Hälfte des Taktzyklus 3 verändert. Zum
Beispiel kann in dem schnellen Fall (4) die Zustandsveränderung von
S3 eine Zeit tfast wie etwa 0,41 ns vor
der abfallenden Flanke F3 des Taktzyklus 3 erfolgen, wenn die Taktfrequenz
622 MHz beträgt.In the case when S1 changes to the H state in the first half of the clock cycle 2 (ie, in the fast case of 4 ), that state change does not propagate through the third locking element 22 which remains in the non-responsive state until the falling edge F2. This means that the second synchronized signal S2 changes only a short time t hl3 after the falling edge F2 from the L to the H state, which short time t hl3 the switching time of the third locking element 22 equivalent. However, that change of S2 does not propagate directly through the fourth locking element 24 because that latching element is in the non-responsive state until the rising edge R3 at the beginning of the clock cycle 3. Thus, the signal S3 changes only a short time t hl4 after the rising edge R3 from the L to the H state, wherein that short time t hl4 the switching time of the fourth locking element 24 equivalent. Since the switching time t hl4 of the fourth locking element 24 is small, compared to the switching times t fl1 , t fl2 of the first and second locking elements 12 and 14 , it can be guaranteed that the signal S3 changes the state in the first half of the clock cycle 3. For example, in the fast case ( 4 ), the state change of S3 occurs a time t almost like about 0.41 ns before the falling edge F3 of the clock cycle 3 when the clock frequency is 622 MHz.
In
dem langsamen Fall, bei dem sich das Signal S1 nach der abfallenden
Flanke F2 im Taktzyklus 2 verändert,
breitet sich jene Veränderung
während
der zweiten Hälfte
des Taktzyklus 2 sofort durch das dritte Verriegelungselement 22 aus,
da das Verriegelungselement 22 zu dieser Zeit in dem ansprechbaren
Zustand ist. So verändert
sich das Signal S2 während
der zweiten Hälfte
des Taktzyklus 2 von dem L- auf den H-Zustand. Zu dieser Zeit ist
das vierte Verriegelungselement 24 jedoch noch in dem nichtansprechbaren
Zustand, so daß sich
das Signal S3 von seinem Anfangszustand L nicht verändert. Die
Veränderung
des Signals S3 von dem L- auf den H-Zustand erfolgt erst nach der
ansteigenden Flanke R3, wenn das vierte Verriegelungselement 24 in
den ansprechbaren Zustand eintritt. Die Verzögerung der Zustandsveränderung
des Signals S3 nach der ansteigenden Flanke R3 wird durch die Schaltzeit
thl4 des vierten Verriegelungselementes 24 bestimmt. Selbst
in dem langsamsten Fall, wie in 5 gezeigt, ist
jene Schaltzeit thl4 niedrig genug, um zu
garantieren, daß die
Zustandsveränderung
innerhalb der ersten Hälfte
des Taktzyklus 3 auftritt, d. h., eine Zeit tslow vor der
abfallenden Flanke F3. Zum Beispiel beträgt tslow 0,11
ns, wenn die Taktfrequenz 622 MHz ausmacht.In the slow case in which the signal S1 changes after the falling edge F2 in the clock cycle 2, that change propagates immediately through the third latch element during the second half of the clock cycle 2 22 out, because the locking element 22 is in the responsive state at this time. Thus, during the second half of the clock cycle 2, the signal S2 changes from the L to the H state. At this time, the fourth locking element is 24 but still in the non-responsive state, so that the signal S3 does not change from its initial state L. The change of the signal S3 from the L to the H state takes place only after the rising edge R3, when the fourth locking element 24 enters the addressable state. The delay of the state change of the signal S3 after the rising edge R3 is determined by the switching time t hl4 of the fourth locking element 24 certainly. Even in the slowest case, like in 5 shown, that switching time t hl4 is low enough to guarantee that the state change occurs within the first half of the clock cycle 3, ie, a time t slow before the falling edge F3. For example, t slow is 0.11 ns when the clock frequency is 622 MHz.
Daher
ermöglicht
es die Schaltungsanordnung von 3, daß das Signal
S3 am Ausgang der Signalerzeugungsschaltungsanordnung den Zustand
garantiert innerhalb der ersten Hälfte eines Taktzyklus verändert, ungeachtet
von Schaltzeitabweichungen der Verriegelungselemente auf Grund von
PVT- und anderen Abweichungen.Therefore, the circuit arrangement of 3 in that the signal S3 at the output of the signal generating circuit arrangement guarantees to change the state within the first half of a clock cycle, irrespective of switching time deviations of the interlocking elements due to PVT and other deviations.
In
der Schaltungsanordnung von 3 soll garantiert
sein, daß die
Zustandsveränderung
des Endausgangssignals (S3) der Signalerzeugungsschaltungsanordnung
den Zustand innerhalb der ersten Hälfte eines Taktzyklus verändert. Falls
andererseits garantiert sein soll, daß die Zustandsveränderung
in der zweiten Hälfte
eines Taktzyklus erfolgt, kann ein weiteres Verriegelungselement
nach den dritten und vierten Verriegelungselementen 22 und 24 verbunden
werden, um ein viertes synchronisiertes Signal zu erzeugen, welches
weitere Verriegelungselement einen L-aktiven Takteingang CL hat. Diese
Möglichkeit
wird später
unter Bezugnahme auf 8 beschrieben.In the circuit arrangement of 3 Let it be guaranteed that the state change of the final output signal (S3) of the signal generation circuitry changes the state within the first half of a clock cycle. On the other hand, if it is to be guaranteed that the state change takes place in the second half of a clock cycle, another locking element may follow the third and fourth locking elements 22 and 24 are connected to produce a fourth synchronized signal, which further locking element has an L-active clock input CL. This possibility will be discussed later with reference to 8th described.
Ähnlich erfolgen
in der Schaltungsanordnung von 3 alle Zustandsveränderungen
von L auf H, aber dies ist nicht unbedingt erforderlich. Beliebige
Zustandsveränderungen
können
bei jedem der Signale RCK1 und S1 bis S3 bewirkt werden. Ferner
ist es in der Eingangsschaltung 10 nicht unbedingt erforderlich,
das zweite Verriegelungselement 14 in allen Fällen vorzusehen.
Falls das erste Verriegelungselement 12 eine Schaltungsanordnung
zum Minimieren oder Eliminieren irgendeines metastabilen Zustandes
an seinem Ausgang RCK1 hat, kann jener Ausgang direkt mit dem D-Eingang
des dritten Verriegelungselementes 22 verbunden werden
und kann das zweite Verriegelungselement 14 weggelassen
werden.Similarly, in the circuit arrangement of 3 all state changes from L to H, but this is not essential. Any state changes can be effected on each of the signals RCK1 and S1 to S3. Furthermore, it is in the input circuit 10 not essential, the second locking element 14 to be provided in all cases. If the first locking element 12 has circuitry for minimizing or eliminating any meta-stable state at its output RCK1, that output can be directly connected to the D input of the third latch 22 can be connected and the second locking element 14 be omitted.
Anstelle
der Halbverriegelungselemente kann irgendein geeignetes getaktetes
Element verwendet werden, das eine Schaltzeit hat, die garantiert
schnell genug ist, um eine Veränderung
des synchronisierten Signals, das es erzeugt, innerhalb des geforderten
Teils eines Taktzyklus zu bewirken, wie zum Beispiel eine Schaltzeit,
die unter einem halben Zyklus liegt.Instead of the half-locking elements For example, any suitable clocked element may be used that has a switching time that is guaranteed to be fast enough to cause a change in the synchronized signal that it generates within the required part of a clock cycle, such as a switching time that is less than half a cycle lies.
Als
nächstes
werden unter Bezugnahme auf 6 bis 11 Teile einer Taktrückgewinnungsschaltungsanordnung 30 erläutert, die
einen ersten Aspekt der vorliegenden Erfindung verkörpert.Next, referring to 6 to 11 Parts of a clock recovery circuitry 30 which embodies a first aspect of the present invention.
Unter
Bezugnahme zuerst auf 6 umfaßt die Taktrückgewinnungsschaltungsanordnung 30 ein Zirkulationssteuerregister 32 mit
vier Speicherelementen 340 , 341 , 342 und 343 . Jedes Speicherelement 340 bis 343 kann
einen 1-Bit-Wert speichern, der als Ausgangssignal B0 bis B3 des
betreffenden Speicherelementes ausgegeben wird.Referring first to 6 includes the clock recovery circuitry 30 a circulation control register 32 with four memory elements 34 0 . 34 1 . 34 2 and 34 3 , Each storage element 34 0 to 34 3 may store a 1-bit value output as output B0 to B3 of the memory element concerned.
Die
Taktrückgewinnungsschaltungsanordnung 30 von 6 hat
auch vier Verarbeitungsschaltungen 360 bis 363 , wobei jede Verarbeitungsschaltung
einem der Speicherelemente 340 bis 343 des Zirkulationssteuerregisters 32 entspricht.The clock recovery circuitry 30 from 6 also has four processing circuits 36 0 to 36 3 wherein each processing circuit is one of the memory elements 34 0 to 34 3 of the circulation control register 32 equivalent.
Jede
Verarbeitungsschaltung 36 umfaßt einen Freigabesignalgenerator 38,
eine Anstiegflankenverriegelung 40 und eine Abfallflankenverriegelung 42.
Der Freigabesignalgenerator 38 in jeder Verarbeitungsschaltung 36 hat
einen Eingang, der verbunden ist, um das Ausgangssignal B0 bis B3
des entsprechenden Speicherelementes 340 bis 343 zu empfangen. Der Freigabesignalgenerator 38 hat auch
einen ersten Ausgang, an dem ein Anstiegflankenfreigabesignal ENr
erzeugt wird, und einen zweiten Ausgang, an dem ein Abfallflankenfreigabesignal ENf
erzeugt wird.Each processing circuit 36 includes a release signal generator 38 , a rising edge interlock 40 and a trailing edge lock 42 , The enable signal generator 38 in each processing circuit 36 has an input connected to the output B0 to B3 of the corresponding memory element 34 0 to 34 3 to recieve. The enable signal generator 38 Also has a first output at which a rising edge enable signal ENr is generated and a second output at which a falling edge enable signal ENf is generated.
Die
Anstieg- und Abfallflankenverriegelungen 40 und 42 in
jeder Verarbeitungsschaltung haben jeweils einen Dateneingang D,
der verbunden ist, um einen seriellen Datenstrom DIN zu empfangen.
Die Anstiegflankenverriegelung 40 hat einen Freigabeeingang
E, der verbunden ist, um das Anstiegflankenfreigabesignal ENr des
Freigabesignalgenerators 38 in ihrer Verarbeitungsschaltung
zu empfangen. Die Abfallflan kenverriegelung 42 hat einen
Freigabeeingang E, der verbunden ist, um das Abfallflankenfreigabesignal
ENf zu empfangen, das durch den Freigabesignalgenerator 38 ihrer
Verarbeitungsschaltung 36 erzeugt wird. Die Anstiegflankenverriegelung 40 hat
einen Datenausgang Q, an dem ein Anstiegflankendatenabtastwert Dr
erzeugt wird. Die Abfallflankenverriegelung 42 hat einen
Datenausgang Q, an dem ein Abfallflankendatenabtastwert Df erzeugt
wird. Die Datenabtastwerte Dr0 bis Dr3 und Df0 bis Df3, die durch
die verschiedenen Verarbeitungsschaltungen 360 bis 363 erzeugt werden, werden durch weitere
Schaltungen (nicht gezeigt) innerhalb der Taktrückgewinnungsschaltungsanordnung verwendet,
um ein Taktsignal aus dem seriellen Datenstrom DIN zurückzugewinnen.The rise and fall edge latches 40 and 42 in each processing circuit each have a data input D connected to receive a serial data stream DIN. The rising edge lock 40 has an enable input E connected to the rising edge enable signal ENr of the enable signal generator 38 in their processing circuit. The waste flange lock 42 has an enable input E connected to receive the falling edge enable signal ENf generated by the enable signal generator 38 their processing circuitry 36 is produced. The rising edge lock 40 has a data output Q at which a rising edge data sample Dr is generated. The waste flank lock 42 has a data output Q at which a falling edge data sample Df is generated. The data samples Dr0 to Dr3 and Df0 to Df3 generated by the various processing circuits 36 0 to 36 3 are generated by other circuitry (not shown) within the clock recovery circuitry to recover a clock signal from the serial data stream DIN.
7 zeigt
ein Beispiel für
die Struktur des Zirkulationssteuerregisters 32. Bei dem
Beispiel von 7 ist das Steuerregister 32 aus
ersten, zweiten, dritten und vierten Verriegelungselementen 52, 54, 56 und 58 gebildet.
In dieser Ausführungsform
ist jedes Verriegelungselement 52, 54, 56 und 58 ein
bei positiver Flanke getriggertes Master/Slave-D-Typ-Verriegelungselement. Jedes Verriegelungselement
hat einen Dateneingang D, einen Datenausgang Q und einen Takteingang
C. Der Dateneingang D des ersten Verriegelungselementes 52 ist mit
dem Datenausgang Q des vierten Verriegelungselementes 58 verbunden.
Der Dateneingang des zweiten Verriegelungselementes 54 ist
mit dem Datenausgang Q des ersten Verriegelungselementes 52 verbunden.
Der Dateneingang D des dritten Verriegelungselementes 56 ist
mit dem Datenausgang Q des zweiten Verriegelungselementes 54 verbunden. Der
Dateneingang D des vierten Verriegelungselementes 58 ist
mit dem Datenausgang Q des dritten Verriegelungselementes 56 verbunden.
Die jeweiligen Takteingänge
C von allen vier Verriegelungselementen sind verbunden, um ein Taktsignal
CLK zu empfangen. 7 shows an example of the structure of the circulation control register 32 , In the example of 7 is the tax register 32 of first, second, third and fourth locking elements 52 . 54 . 56 and 58 educated. In this embodiment, each locking element 52 . 54 . 56 and 58 a positive edge triggered master / slave D-type locking element. Each locking element has a data input D, a data output Q and a clock input C. The data input D of the first locking element 52 is with the data output Q of the fourth locking element 58 connected. The data input of the second locking element 54 is with the data output Q of the first locking element 52 connected. The data input D of the third locking element 56 is with the data output Q of the second locking element 54 connected. The data input D of the fourth locking element 58 is with the data output Q of the third locking element 56 connected. The respective clock inputs C of all four latch elements are connected to receive a clock signal CLK.
Das
erste Verriegelungselement 52 in 7 hat einen
L-aktiven Rücksetzeingang
R, während
jedes der zweiten bis vierten Verriegelungselemente 54, 56 und 58 einen
L-aktiven Voreinstellungseingang P hat. Der Rücksetzeingang R des ersten
Verriegelungselementes 52 und die jeweiligen Voreinstellungseingänge P der
zweiten bis vierten Verriegelungselemente 54, 56 und 58 sind
verbunden, um ein Rücksetzsignal
zu empfangen, das bei diesem Beispiel das synchronisierte Signal
S3 ist, das durch die Signalerzeugungsschaltungsanordnung von 3 erzeugt
wird.The first locking element 52 in 7 has an L-active reset input R during each of the second to fourth locking elements 54 . 56 and 58 has an L-active preset input P. The reset input R of the first locking element 52 and the respective preset inputs P of the second to fourth locking elements 54 . 56 and 58 are connected to receive a reset signal, which in this example is the synchronized signal S3 generated by the signal generating circuitry of FIG 3 is produced.
Bei
der Implementierung des Steuerregisters 32 von 7 sieht
jedes Verriegelungselement eines der Speicherelemente 340 bis 343 des
Steuerregisters 32 vor. So wird die Ausgabe B0 des Speicherelementes 340 in 6 am Datenausgang
Q des ersten Verriegelungselementes 52 vorgesehen. Ähnlich sehen
die Datenausgänge
Q der zweiten bis vierten Verriegelungselemente 54, 56 und 58 jeweilig
die Ausgaben B1, B2 und B3 des Steuerregisters 32 vor.In the implementation of the control register 32 from 7 sees each locking element of one of the memory elements 34 0 to 34 3 of the control register 32 in front. Thus, the output B0 of the memory element becomes 34 0 in 6 at the data output Q of the first locking element 52 intended. Similarly, the data outputs Q of the second to fourth latch elements 54 . 56 and 58 respectively the outputs B1, B2 and B3 of the control register 32 in front.
Bei
Betrieb des Steuerregisters 32 von 7 wird das
Register initialisiert, indem das Signal S3 in den aktiven Zustand
(L) versetzt wird. Als Resultat wird der Datenausgang Q des ersten
Verriegelungselementes 52 in den L-Zustand versetzt, während der Q-Ausgang
von jedem der zweiten bis vierten Verriegelungselemente 54, 56 und 58 in
den H-Zustand versetzt wird. Daher werden die Ausgangssignale B0 bis
B3 auf "0111" gesetzt, wie in 6 gezeigt.When operating the control register 32 from 7 the register is initialized by putting the signal S3 in the active state (L). As a result, the data output Q of the first latch element becomes 52 while the Q output of each of the second through fourth latch elements is off 54 . 56 and 58 in the H state is offset. Therefore, the output signals B0 to B3 are set to "0111" as in 6 shown.
Nachdem
das Signal S3 entfernt ist (auf den H-Zustand verändert wurde),
zirkuliert das Muster "0111" als Reaktion auf
jede ansteigende Flanke des CLK-Signals durch die Verriegelungselemente 52, 54, 56 und 58.
So ergibt sich für
die Ausgangssignale B0 bis B3 "1011", "1101", "1110" und dann wieder "0111" auf wiederholende
Weise. Im besonderen hat jedes Ausgangssignal B0 bis B3 den L-Zustand
immer während
eines von vier Taktzyklen, und während einer
Folge von vier konsekutiven Zyklen nehmen die vier verschiedenen
Ausgangssignale der Reihe nach den L-Zustand an.After the signal S3 is removed (changed to the H state), the pattern "0111" circulates through the latch elements in response to each rising edge of the CLK signal 52 . 54 . 56 and 58 , Thus, for the output signals B0 to B3, "1011", "1101", "1110" and then again "0111" are obtained in a repetitive manner. In particular, each output signal B0 to B3 always has the L state during one of four clock cycles, and during a sequence of four consecutive cycles, the four different output signals sequentially assume the L state.
Als
nächstes
wird unter Bezugnahme auf 8 ein Beispiel
für die
Implementierung des Freigabesignalgenerators 38 in jeder
Verarbeitungsschaltung 360 bis 363 erläutert. Bei dem Beispiel von 8 wird
angenommen, daß der
Freigabesignalgenerator 38 der Freigabesignalgenerator
der ersten Verarbeitungsschaltung 360 ist,
der das Ausgangssignal B0 des Zirkulationssteuerregisters 32 empfängt. Die
Freigabesignalgeneratoren in den übrigen Verarbeitungsschaltungen 361 bis 363 sind
genauso wie der Freigabesignalgenerator 38 von 8 gebildet, empfangen
aber statt dessen die Ausgangssignale B1 bis B3.Next, referring to 8th an example of the implementation of the enable signal generator 38 in each processing circuit 36 0 to 36 3 explained. In the example of 8th It is assumed that the enable signal generator 38 the enable signal generator of the first processing circuit 36 0 is the output B0 of the circulation control register 32 receives. The enable signal generators in the remaining processing circuits 36 1 to 36 3 are the same as the enable signal generator 38 from 8th formed, but instead receive the output signals B1 to B3.
Der
Freigabesignalgenerator 38 von 8 basiert
auf der Signalerzeugungsschaltungsanordnung von 3 und
umfaßt
jeweilige erste, zweite und dritte Verriegelungselemente 62, 64 und 66.
In diesem Fall wird die Eingangsschaltung 10 von 3 nicht
verwendet. Das erste Verriegelungselement 62 von 8 entspricht
dem dritten Verriegelungselement 22 von 3;
das zweite Verriegelungselement 64 von 8 entspricht
dem vierten Verriegelungselement 24 von 3;
das dritte Verriegelungselement 66 von 8 ist
ein zusätzliches
Verriegelungselement, das in 3 nicht
vorhanden ist. Dieses zusätzliche
Verriegelungselement ist auch ein Halb-(oder transparentes) Verriegelungselement.The enable signal generator 38 from 8th based on the signal generation circuitry of 3 and includes respective first, second and third locking elements 62 . 64 and 66 , In this case, the input circuit 10 from 3 not used. The first locking element 62 from 8th corresponds to the third locking element 22 from 3 ; the second locking element 64 from 8th corresponds to the fourth locking element 24 from 3 ; the third locking element 66 from 8th is an additional locking element that in 3 not available. This additional locking element is also a half (or transparent) locking element.
Jedes
Verriegelungselement 62, 64 und 66 hat
einen Dateneingang D und einen Datenausgang Q. Die ersten und dritten
Verriegelungselemente 62 und 66 haben jeweils
einen L-aktiven
Takteingang CL, und das zweite Verriegelungselement 64 hat
einen H-aktiven Takteingang CH. Der Dateneingang D des ersten Verriegelungselementes 62 ist
zum Empfangen des Ausgangssignals B0 des Zirkulationssteuerregisters
verbunden. Der Dateneingang D des zweiten Verriegelungselementes 64 ist
mit dem Datenausgang Q des ersten Verriegelungselementes 62 verbunden,
um von ihm ein getaktetes Ausgangs signal BCK0 zu empfangen. Der
Dateneingang D des dritten Verriegelungselementes 66 ist
mit dem Datenausgang Q des zweiten Verriegelungselementes 64 verbunden.
Das obenerwähnte
Anstiegflankenfreigabesignal ENr0 wird an dem Datenausgang Q des zweiten
Verriegelungselementes 64 erzeugt, und das obenerwähnte Abfallflankenfreigabesignal
ENf0 wird an dem Datenausgang Q des dritten Verriegelungselementes 66 erzeugt.
Der Takteingang CL oder CH von jedem Verriegelungselement 62, 64 und 66 ist zum
Empfangen des Taktsignals CLK verbunden. Es ist ersichtlich, daß das Signal
B0 in 8 dem ersten synchronisierten Signal S1 in 3 entspricht;
das Signal BCK0 dem zweiten synchronisierten Signal S2 in 3 entspricht;
und das Signal ENr0 dem dritten synchronisierten Signal S3 in 3 entspricht.Each locking element 62 . 64 and 66 has a data input D and a data output Q. The first and third locking elements 62 and 66 each have an L-active clock input CL, and the second locking element 64 has an H-active clock input CH. The data input D of the first locking element 62 is connected to receive the output signal B0 of the circulation control register. The data input D of the second locking element 64 is with the data output Q of the first locking element 62 connected to receive from him a clocked output signal BCK0. The data input D of the third locking element 66 is with the data output Q of the second locking element 64 connected. The above-mentioned rising edge enable signal ENr0 is applied to the data output Q of the second latching element 64 and the above-mentioned falling edge enable signal ENf0 is applied to the data output Q of the third latch element 66 generated. The clock input CL or CH of each locking element 62 . 64 and 66 is connected to receive the clock signal CLK. It can be seen that the signal B0 in 8th the first synchronized signal S1 in 3 corresponds; the signal BCK0 the second synchronized signal S2 in 3 corresponds; and the signal ENr0 the third synchronized signal S3 in 3 equivalent.
Bevor
die Operation des Freigabesignalgenerators von 8 beschrieben
wird, wird unter Bezugnahme auf 9 und 10 ein
Beispiel für
die Implementierung der Anstiegflankenverriegelung 40 und
der Abfallflankenverriegelung 42 in der Verarbeitungsschaltung 360 erläutert, so daß die Operation der
Verarbeitungsschaltung 360 insgesamt
erklärt werden
kann.Before the operation of the enable signal generator of 8th is described with reference to 9 and 10 an example of the implementation of the rising edge interlock 40 and the trailing edge interlock 42 in the processing circuit 36 0 explained, so that the operation of the processing circuit 36 0 overall can be explained.
In 9 ist
die Anstiegflankenverriegelung 40 ein bei positiver Flanke
getriggertes Master-Slave-D-Typ-Flipflop. Das Flipflop 40 hat
einen Dateneingang D, der den seriellen Datenstrom DIN empfängt; einen
Freigabeeingang E, der das Anstiegflankenfreigabesignal ENr0 empfängt, einen
Takteingang C, der das Taktsignal CLK empfängt; und einen Datenausgang
Q, an dem der obenerwähnte
Anstiegflankendatenabtastwert Dr0 erzeugt wird. Der Freigabeeingang
E wird verwendet, um das Flipflop 40 zwischen einem freigegebenen
Zustand und einem gesperrten Zustand umzuschalten. In dem freigegebenen
Zustand (Freigabeeingang E im L-Zustand) wird der Zustand des D-Eingangs
unmittelbar vor jeder ansteigenden Flanke des Signals CLK zu dem
Datenausgang Q übertragen.
In dem ge sperrten Zustand (Freigabeeingang E im H-Zustand) spricht
das Flipflop 40 auf den Dateneingang D nicht an.In 9 is the rising edge lock 40 a positive-edge triggered master-slave D-type flip-flop. The flip flop 40 has a data input D which receives the serial data stream DIN; an enable input E receiving the rising edge enable signal ENr0, a clock input C receiving the clock signal CLK; and a data output Q at which the above-mentioned rising edge data sample Dr0 is generated. The enable input E is used to latch the flip-flop 40 switch between a released state and a locked state. In the enabled state (enable input E in the low state), the state of the D input is transmitted to the data output Q immediately before each rising edge of the signal CLK. In the ge locked state (enable input E in H state) speaks the flip-flop 40 to the data input D not on.
Die
Abfallflankenverriegelung 42 von 10 ist
ein bei negativer Flanke getriggertes D-Typ-Flipflop, das abgesehen
davon, daß es
bei den abfallenden Flanken des Taktsignals CLK getriggert wird, sonst
im Grunde genommen auf dieselbe Weise wie das Flipflop 40 von 9 arbeitet.The waste flank lock 42 from 10 is a negative edge triggered D-type flip-flop, except that it is triggered on the falling edges of the clock signal CLK, otherwise basically in the same way as the flip-flop 40 from 9 is working.
Unter
Bezugnahme auf 11(A) und 11(B) wird
nun die Operation der Schaltungsanordnung von 6 bis 10 beschrieben.
Die Taktzyklen des Taktsignals CLK bilden eine Wiederholungsfolge
von vier konsekutiven Zyklen A0–A3, B0–B3, C0–C3, etc.,
wobei jeder neue Zyklus bei einer ansteigenden Flanke des Taktsignals
beginnt. In 11(A) und (B) sind nur die Zyklen
A1–A3,
B0–B3 und
C0–C1
gezeigt.With reference to 11 (A) and 11 (B) Now the operation of the circuit of 6 to 10 described. The clock cycles of the clock signal CLK form a repetition sequence of four consecutive cycles A0-A3, B0-B3, C0-C3, etc., each new cycle starting on a rising edge of the clock signal. In 11 (A) and (B) only the cycles A1-A3, B0-B3 and C0-C1 are shown.
Wenn
das Signal CLK zu der Zeit A ansteigt, beginnt der Zyklus A2. Zu
dieser Zeit ist der Inhalt des Steuerregisters 32 1110
(d. h., B0 = 1, B1 = 1, B2 = 1 und B3 = 0). Der Inhalt des Steuerregisters 32 gerade
vor der ansteigenden Flanke ist in 6 um ein Speicherelement
nach rechts verschoben, wobei der Inhalt des am weitesten rechts
angeordneten Speicherelementes 343 in
das am weitesten links angeordnete Speicherelement 340 verschoben wird. So treten in diesem
Fall Veränderungen
der Signale B0 und B3 etwa zu einer Zeit B während des Taktzyklus A2 auf.
In Abhängigkeit
von der Schaltzeit der Verriegelungselemente 52, 54, 56 und 58 in 7 könnte die
Zeit B in der ersten Hälfte
des Taktzyklus 2 (wie gezeigt) oder in der zweiten Hälfte des
Taktzyklus A2 liegen, wie es zuvor unter Bezugnahme auf 5 beschrieben
wurde. Diese Abweichung ist aus Gründen, die später erläutert werden,
nicht von Bedeutung.When the signal CLK rises at the time A, the cycle A2 starts. At this time, the contents of the control register 32 1110 (ie, B0 = 1, B1 = 1, B2 = 1 and B3 = 0). The content of the control register 32 just before the rising flank is in 6 shifted to the right by a memory element, wherein the contents of the rightmost memory element 34 3 in the leftmost memory element 34 0 is moved. Thus, in this case, changes in the signals B0 and B3 occur approximately at a time B during the clock cycle A2. Depending on the switching time of the locking elements 52 . 54 . 56 and 58 in 7 could time B in the first half of the clock cycle 2 (as shown) or in the second half of the clock cycle A2, as previously described with reference to FIG 5 has been described. This difference is not relevant for reasons which will be explained later.
Jedes
Signal B0 bis B3 wird zu seiner entsprechenden der Verarbeitungsschaltungen 360 bis 363 übertragen.Each signal B0 to B3 becomes its corresponding one of the processing circuits 36 0 to 36 3 transfer.
Das
Verriegelungselement 62 in jedem Freigabesignalgenerator 38 ist
in einem nichtansprechbaren Zustand, bis die zweite Hälfte des
Taktzyklus A2 beginnt (Zeit C). Dies bedeutet, daß garantiert
ist, daß bis
zu einer Zeit D während
der zweiten Hälfte des
Taktzyklus A2 keine Veränderungen
der Signale B0 bis B3 bei den entsprechenden getakteten Signalen
BCK0 bis BCK3 auftreten. Selbst wenn die Veränderungen der Signale B0 bis
B3 kurz nach der Zeit C auftreten (was möglich ist, falls die Verriegelungselemente 52, 54, 56 und 58 lange
Schaltzeiten auf Grund von PVT-Abweichungen haben), ist noch garantiert,
daß die
entsprechenden Veränderungen
der getakteten Signale BCK0 bis BCK3 innerhalb der zweiten Hälfte des
Taktzyklus A2 erfolgen.The locking element 62 in each enable signal generator 38 is in an unresponsive state until the second half of the clock cycle A2 begins (time C). This means that it is guaranteed that no changes in the signals B0 to B3 occur at the corresponding clocked signals BCK0 to BCK3 until a time D during the second half of the clock cycle A2. Even if the changes in the signals B0 to B3 occur shortly after the time C (which is possible if the locking elements 52 . 54 . 56 and 58 have long switching times due to PVT deviations), it is still guaranteed that the corresponding changes of the clocked signals BCK0 to BCK3 occur within the second half of the clock cycle A2.
Das
weitere Ausbreiten von jeder Veränderung
der Signale BCK0 bis BCK3 wird verhindert, bis die erste Hälfte des
Zyklus A3 zu der Zeit E beginnt. Zu dieser zeit verändert sich
das Verriegelungselement 64 in 8 von dem
nichtansprechbaren Zustand in den ansprechbaren Zustand, so daß die Anstiegflankenfreigabesignale
ENr0 bis ENr3 zu einer Zeit F während
der ersten Hälfte
des Taktzyklus A3 Zustandsveränderungen
erleben, welche Veränderungen
die Veränderungen
von B0 bis B3 reflektieren, die zu der Zeit B auftraten.The further propagation of each change of the signals BCK0 to BCK3 is prevented until the first half of the cycle A3 starts at the time E. At this time, the locking element changes 64 in 8th from the non-responsive state to the addressable state, such that the rising edge enable signals ENr0 to ENr3 experience state changes at a time F during the first half of the clock cycle A3, which changes reflect the changes in B0 to B3 that occurred at time B.
So
ist garantiert, daß das
Anstiegflankenfreigabesignal ENr0 während der ersten Hälfte des
Taktzyklus A3 aktiv wird. Jenes Anstiegflankenfreigabesignal ENr0
wird verwendet, um zu der Zeit J, d. h., zu Beginn des Taktzyklus
B0, einen Anstiegflankenabtastwert Dr0 des seriellen Datenstroms
DIN zu entnehmen. Die Anstiegflankenverriegelung 40 in
der Verarbeitungsschaltung 360 hat
deshalb eine ausreichende Aufbauzeit ab der Zeit F, zu der das Freigabesignal
ENr0 aktiv wird, bis zu der Abtastzeit J. Diese Aufbauzeit beträgt garantiert
wenigstens einen halben Taktzyklus. So wird der Zustand des seriellen Datenstroms
DIN (L-Zustand) zu der Zeit J abgetastet und in der Anstiegflankenverriegelung 40 der
ersten Verarbeitungsschaltung 360 verriegelt.
Die abgetasteten Daten Dr0 stehen am Ausgang von jener Verriegelung 40 kurz
nach der Zeit J zur Verfügung.Thus, it is guaranteed that the rising edge enable signal ENr0 becomes active during the first half of the clock cycle A3. The rising edge enable signal ENr0 is used to derive a rising edge sample Dr0 of the serial data stream DIN at the time J, ie, at the beginning of the clock cycle B0. The rising edge lock 40 in the processing circuit 36 0 Therefore, it has a sufficient build-up time from the time F at which the enable signal ENr0 becomes active to the sampling time J. This setup time is guaranteed to be at least half a clock cycle. Thus, the state of the serial data stream DIN (L state) is sampled at the time J and in the rising edge latch 40 the first processing circuit 36 0 locked. The sampled data Dr0 is at the output of that latch 40 available shortly after J time.
Zu
der Zeit I während
des Zyklus A3 verändert
sich das Abfallflankenfreigabesignal ENf0 in den L-aktiven Zustand.
Diese Veränderung
erfolgt wieder garantiert in der zweiten Hälfte des Zyklus 2, da das Verriegelungselement 66 in 8 bis
zu der zweiten Hälfte
von jedem Zyklus in dem nichtansprechbaren Zustand gehalten wird.
Dies bedeutet, daß sich
die Veränderung
des Anstiegflankenfreigabesignals ENr0 zu der Zeit F nicht vor der
Zeit I durch das Verriegelungselement 66 ausbreitet. Die
Zustandsveränderung
des Abfallflankenfreigabesignals ENf0 bewirkt, daß ein Abfallflankenabtastwert
Df0 im Zyklus B0 zu der Zeit K entnommen wird. Dieser Abtastwert reflektiert
den Zustand des DIN-Datenstroms gerade vor der Zeit K, d. h., den
H-zustand. Der resultierende Datenabtastwert Df0 steht zu der Zeit
L, gerade vor dem Ende des Zyklus B0, am Ausgang der Abfallflankenverriegelung 42 in
der Verarbeitungsschaltung 360 zur
Verfügung.
Die Freigabeaufbauzeit für
die Abfallflankenverriegelung 42 (ab der Zeit I bis zu
der Zeit K) beträgt
garantiert wieder wenigstens einen halben Taktzyklus.At the time I during the cycle A3, the falling edge enable signal ENf0 changes to the L-active state. This change is again guaranteed in the second half of cycle 2, as the locking element 66 in 8th is held in the non-responsive state until the second half of each cycle. This means that the change of the rising edge enable signal ENr0 at the time F does not occur before the time I by the latching element 66 spreads. The state change of the falling edge enable signal ENf0 causes a falling edge sample Df0 to be taken in the cycle B0 at the time K. This sample reflects the state of the DIN data stream just prior to time K, ie, the H state. The resulting data sample Df0 is at the time L, just prior to the end of cycle B0, at the output of the falling edge latch 42 in the processing circuit 36 0 to disposal. The release setup time for the waste flank lock 42 (from time I to time K) is guaranteed again at least half a clock cycle.
In
dem nächsten
Zyklus B1 wird zu der Zeit M ein neuer Anstiegflankendatenabtastwert
Dr1 entnommen, und zu der Zeit N wird ein neuer Abfallflankendatenabtastwert
Df1 entnommen. In dem Zyklus B2 wird zu der Zeit O ein neuer Anstiegflankendatenabtastwert
Dr2 entnommen, und zu der Zeit P wird ein neuer Abfallflankendatenabtastwert
Df2 entnommen. In dem Taktzyklus B3 wird zu der Zeit Q ein neuer
Anstiegflankendatenabtastwert Dr3 entnommen, und zu der Zeit R wird
ein neuer Abfallflankendatenabtastwert entnommen.In
the next
Cycle B1 becomes a new rising edge data sample at time M
Dr1, and at time N, a new trailing edge data sample is taken
Df1 taken. In the cycle B2, at the time O, a new rising edge data sample becomes
Dr2 and at the time P becomes a new falling edge data sample
Df2 taken. In the clock cycle B3, at the time Q becomes a new one
Rise slope data sample Dr3 taken, and at the time R is
a new trailing edge data sample taken.
Es
ist offensichtlich, daß der
Freigabesignalgenerator 38 auch dazu dient, zu gewährleisten,
daß ungeachtet
einer PVT-Abweichung jedes Freigabesignal ENr oder ENf innerhalb
eines halben Zyklus der relevanten ansteigenden oder abfallenden
Flanke, die es betrifft, in den inaktiven Zustand H verändert wird.
Zum Beispiel wird das Anstiegflankenfreigabesignal ENr0 innerhalb
eines halben Zyklus der abfallenden Flanke des Zyklus B0 (Zeit J)
in den inaktiven Zustand verändert.It is obvious that the enable signal generator 38 also serves to ensure that, regardless of a PVT deviation, each enable signal ENr or ENf is changed to the inactive state H within half a cycle of the relevant rising or falling edge it is affecting. For example, the rising edge enable signal ENr0 is changed to the inactive state within half a cycle of the falling edge of the cycle B0 (time J).
Es
ist ersichtlich, daß in 11(A) und (B) die Anstieg- und Abfallflankenverriegelungen 40 und 42 von
jeder Verarbeitungsschaltung 36 Abtastwerte innerhalb eines
halben Taktzyklus voneinander entnehmen. Jede Verriegelung wird
jedoch immer nur einmal in vier Taktzyklen aktualisiert. Zum Beispiel wird
die Verriegelung 40 in der ersten Verarbeitungsschaltung 360 das nächste Mal im Zyklus C0 der nächsten Folge
von vier Zyklen C0–C3
aktualisiert. Diese Strategie gestattet etwa 3,5 Taktzyklen (anstelle
von 0,5 Taktzyklen, wie in der früher in Betracht gezogenen Taktrückgewinnungsschaltungsanordnung),
bevor die Datenabtastwerte wieder zu anderen Verriegelungen übertragen
werden müssen
oder direkt bewertet werden müssen,
wodurch die Konstruktion der weiteren Schaltungsanordnung, die die Datenabtastwerte
verarbeitet, viel einfacher wird.It can be seen that in 11 (A) and (B) the rise and fall edge latches 40 and 42 from each processing circuit 36 Take samples from each other within half a clock cycle. However, every lock is always only updated once in four clock cycles. For example, the lock will be 40 in the first processing circuit 36 0 the next time in cycle C0 of the next sequence of four cycles C0-C3 updated. This strategy allows for approximately 3.5 clock cycles (rather than 0.5 clock cycles, as in the previously considered clock recovery circuitry) before the data samples need to be retransmitted to other latches or evaluated directly, thereby further simplifying the design of the further circuitry processing the data samples becomes much easier.
In
der Ausführungsform
von 6 bis 11 hat das
Zirkulationssteuerregister 32 vier Speicherelemente, und
vier Verarbeitungsschaltungen sind vorhanden. Andere Ausführungsformen
des ersten Aspektes der vorliegenden Erfindung können jedoch verschiedene Anzahlen
von Speicherelementen und Verarbeitungsschaltungen haben. Zum Beispiel könnte die
Anzahl von Speicherelementen und Verarbeitungsschaltungen irgendeine
ganze Zahl sein, die größer als
oder gleich 2 ist. Wenn die Anzahl von Speicherelementen und Verarbeitungsschaltungen
N beträgt,
sind im allgemeinen N – 0,5
Taktzyklen verfügbar,
bevor die Datenabtastwerte wieder zu anderen Verriegelungen übertragen
werden müssen
oder direkt bewertet werden müssen.In the embodiment of 6 to 11 has the circulation tax register 32 four memory elements, and four processing circuits are present. However, other embodiments of the first aspect of the present invention may have different numbers of memory elements and processing circuits. For example, the number of memory elements and processing circuits could be any integer greater than or equal to 2. When the number of memory elements and processing circuits is N, generally N-0.5 clock cycles are available before the data samples need to be retransmitted to other latches or must be evaluated directly.
Es
ist vorzuziehen, wie in 7 gezeigt, wenn das Rücksetzsignal,
das auf das Zirkulationssteuerregister 30 bei der Initialisierungsoperation
angewendet wird, durch die Signalerzeugungsschaltungsanordnung vorgesehen
wird, wie sie in 3 gezeigt ist. Da im besonderen
das Signal S3, das durch die Schaltungsanordnung von 3 erzeugt wird,
den Zustand ungeachtet von PVT-Abweichungen garantiert in der ersten
Hälfte
eines Taktzyklus ändert,
beträgt
die Aufbauzeit, bevor die normale Operation (mit 0111 in dem Zirkulationssteuerregister 32)
beginnt, garantiert wenigstens einen halben Taktzyklus.It is preferable, as in 7 shown when the reset signal to the circulation control register 30 is applied to the initialization operation provided by the signal generation circuitry as shown in FIG 3 is shown. In particular, since the signal S3, by the circuitry of 3 is guaranteed to change the state regardless of PVT deviations guaranteed in the first half of a clock cycle, the setup time before the normal operation (with 0111 in the circulation control register 32 ) begins, guaranteed at least half a clock cycle.
Bei
Ausführungsformen
des ersten Aspektes der Erfindung ist es wichtig, daß das Zirkulationssteuermuster
(0111) nicht verfälscht
wird, da sonst die Datenabtastwerte zu den falschen Zeiten entnommen
werden, und als Resultat wird das Vermögen zum Wiederherstellen eines
Taktsignals aus dem ankommenden seriellen Datenstrom DIN verlorengehen.
Angesichts dieses Problems ist es wünschenswert, eine Verifizierungsschaltungsanordnung
vorzusehen, die verifizieren kann, daß das korrekte Steuermuster
durch das Steuerregister 32 zirkuliert.In embodiments of the first aspect of the invention, it is important that the circulation control pattern (0111) not be corrupted, otherwise the data samples will be taken at the wrong times and, as a result, the ability to recover a clock signal will be lost from the incoming serial data stream DIN. In view of this problem, it is desirable to provide verification circuitry that can verify that the correct control pattern is through the control register 32 circulated.
12 zeigt
ein Beispiel für
solch eine Verifizierungsschaltungsanordnung 80. Die Schaltungsanordnung 80 umfaßt jeweilige
erste und zweite NAND-Gatter 82 und 84, ein Äquivalenz-(Exklusiv-ODER)-Gatter 86 und
ein Flipflop 88. Das erste NAND-Gatter 82 ist
verbunden, um die Ausgangssignale B0 und B1 zu empfangen, die zu
einer ersten Hälfte
des Steuerregisters 32 gehören. Das zweite NAND-Gatter 84 ist
verbunden, um die Ausgangssignale B2 und B3 der zweiten Hälfte des
Steuerregisters 32 zu empfangen. Ein Ausgang des ersten NAND-Gatters 82 ist
mit einem ersten Eingang des Äquivalenzgatters 86 verbunden,
um darauf ein Ersthälftenprüfsignal
H1 anzuwenden. Ein Ausgang des zweiten NAND-Gatters 84 ist mit einem zweiten
Eingang des Äquivalenzgatters 86 verbunden,
um darauf ein Zweithälftenprüfsignal
H2 anzuwenden. Ein Ausgang des Äquivalenzgatters 86 ist
mit einem Dateneingang D des Flipflops 88 verbunden, um
darauf ein Detektionssignal SAME anzuwenden. Das Flipflop 88 hat
auch einen Takteingang C, der verbunden ist, um das Taktsi gnal CLK
zu empfangen, und einen Datenausgang Q, an dem ein Fehlersignal
ERR erzeugt wird. 12 shows an example of such a verification circuitry 80 , The circuit arrangement 80 includes respective first and second NAND gates 82 and 84 , an equivalence (OR) gate 86 and a flip flop 88 , The first NAND gate 82 is connected to receive the output signals B0 and B1 corresponding to a first half of the control register 32 belong. The second NAND gate 84 is connected to the output signals B2 and B3 of the second half of the control register 32 to recieve. An output of the first NAND gate 82 is with a first input of the equivalence gate 86 connected to apply thereto a first half test signal H1. An output of the second NAND gate 84 is with a second input of the equivalence gate 86 connected to apply a second half test signal H2 thereto. An output of the equivalence gate 86 is connected to a data input D of the flip-flop 88 connected to apply thereto a detection signal SAME. The flip flop 88 also has a clock input C connected to receive the clock signal CLK and a data output Q at which an error signal ERR is generated.
Die
Verifizierungsschaltungsanordnung 80 von 12 arbeitet
wie folgt. Es wird angenommen, daß das Steuerregister 32 weiterschiebt,
selbst wenn die Steuersequenz verfälscht wird. Das Steuerregister 32 ist
in zwei Hälften
geteilt, die separat geprüft werden.
Die resultierenden Prüfsignale
für die
zwei Hälften
sollten immer verschieden sein. Falls sie dieselben sind, muß dann eine
Verfälschung
der Steuersequenz aufgetreten sein.The verification circuitry 80 from 12 works as follows. It is assumed that the control register 32 pushes, even if the control sequence is corrupted. The tax register 32 is divided into two halves, which are tested separately. The resulting test signals for the two halves should always be different. If they are the same, then a falsification of the control sequence must have occurred.
Die
Ausgangssignale B0 und B1 der ersten Hälfte des Steuerregisters werden
zusammen NAND-verknüpft,
um das Ersthälftenprüfsignal
H1 zu erzeugen. Ähnlich
werden die Zweithälftenausgangssignale
B2 und B3 zusammen NAND-verknüpft,
um das Zweithälftenprüfsignal
H2 zu erzeugen. Falls die Steuersequenz korrekt ist, kann nur eines
der Prüfsignale
H1 und H2 den H-Zustand haben (der wenigstens einer 0 in der betreffenden
Registerhälfte
entspricht). Das andere Prüfsignal
muß den
L-Zustand haben (der den Ausgangssignalen in jener Registerhälfte entspricht,
die alle 1 sind). Das Äquivalenzgatter 86 versetzt
das Detektionssignal SAME in den L-Zustand, wenn die Prüfsignale
H1 und H2 in demselben Zustand sind, und versetzt das Detektionssignal
SAME in den H-Zustand, wenn die Prüfsignale H1 und H2 verschiedene
Zustände
haben. Der Zustand des Signals SAME gerade vor jeder ansteigenden Flanke
des Signals CLK wird durch das Flipflop 88 abgetastet,
und dieser Zustand wird verwendet, um das Signal ERR vorzusehen.
Auf diese Weise wird das Signal SAME erst abgetastet, sobald sich
die Prüfsignale
H1 und H2 im Anschluß an
eine Zirkulationsoperation des Steuerregisters 32 stabilisiert
haben. Das Signal ERR ist in dieser Ausführungsform ein L-aktives Signal
(da das Signal SAME den L-Zustand
hat, wenn die zwei Prüfsignale
H1 und H2 denselben Zustand haben, der eine Verfälschung der Steuersequenz repräsentiert).The output signals B0 and B1 of the first half of the control register are NAND-linked together to generate the first-half test signal H1. Similarly, the second half output signals B2 and B3 are NAND-linked together to generate the second half test signal H2. If the control sequence is correct, only one of the test signals H1 and H2 can have the H state (corresponding to at least one 0 in the respective register half). The other test signal must have the L state (which corresponds to the outputs in that register half, which are all 1). The equivalence gate 86 sets the detection signal SAME in the L state when the test signals H1 and H2 are in the same state, and sets the detection signal SAME in the H state when the test signals H1 and H2 have different states. The state of the signal SAME just before each rising edge of the signal CLK is through the flip-flop 88 sampled, and this state is used to provide the signal ERR. In this way, the signal SAME is first sampled as soon as the test signals H1 and H2 follow a circulation operation of the control register 32 stabilized. The signal ERR in this embodiment is an L-active signal (since the signal SAME has the L-state, if the two test signals H1 and H2 have the same state, which represents a falsification of the control sequence).
Es
ist ersichtlich, daß die
Verifizierungsschaltungsanordnung 80 von 12 auf
Grund ihrer Einfachheit die Korrektheit des Steuermusters in jedem
Zyklus der Wiederholungsfolge von Zyklen (z. B. eine Serie von vier
Zyklen, wie z. B. die Zyklen B0 bis B3 in der Ausführungsform
von 6) nicht konkret verifiziert. So werden nicht
alle Fehler sofort detektiert. Dennoch wird schließlich jeder
Fehlertyp detektiert. Falls das Steuermuster im besonderen so verfälscht wird,
daß alle
Ausgangssignale 1 werden, wird dies sofort detektiert. Falls das
Steuermuster so verfälscht
wird, daß mehr
als ein Ausgangssignal Null wird, wird dies detektiert, wenn eine
Null in jeder Hälfte
des Steuerregisters existiert. Somit wird jede inkorrekte Anzahl
(0, 2, 3, 4 in der Ausführungsform
von 6) von zirkulierenden Nullen innerhalb einer kleinen
Anzahl von Zyklen detektiert (die höchstens gleich der Länge des
Musters ist), ohne explizit nach einem besonderen korrekten Muster
in jedem Zyklus suchen zu müssen.It can be seen that the verification circuitry 80 from 12 due to their simplicity, the correctness of the control pattern in each cycle of the repetition sequence of cycles (eg, a series of four cycles, such as cycles B0 to B3 in the embodiment of FIG 6 ) not verified. So not all errors are detected immediately. Nevertheless, every type of error is finally detected. In particular, if the control pattern is corrupted so that all output signals become 1, this is detected immediately. If the control pattern is corrupted so that more than one output signal becomes zero, this will be detected if a zero exists in each half of the control register. Thus, each incorrect number (0, 2, 3, 4 in the embodiment of FIG 6 ) of circulating zeroes within a small number of cycles (which is at most equal to the length of the pattern) without having to explicitly search for a particular correct pattern in each cycle.
Obwohl
in der Ausführungsform
von 12 die Verifizierungsschaltungsanordnung dafür ausgelegt
ist, die Korrektheit eines Vier-Bit-Steuerregisters zu prüfen, versteht
sich, daß andere
Ausführungsformen
der Verifizierungsschaltungsanordnung hergestellt werden können, um
mit Steuerregistern zu arbeiten, die eine Anzahl von Bits haben,
die größer als 4
ist. Die zwei "Hälften" brauchen keine gleichen
Anzahlen von Bits zu haben. Zum Beispiel könnten bei einer Steuersequenz
mit der Länge
von 5 Bits die zwei Hälften
2 Bits bzw. 3 Bits haben (d. h., ein NAND-Gatter mit 2 Eingängen und
ein NAND-Gatter mit 3 Eingängen).
Die zwei Hälften
müssen
auch nicht mit den ersten und letzten Bits des Steuerregisters beginnen
und enden. Da das Steuermuster zirkuliert, könnten die ersten und letzten
Bits in derselben Hälfte
sein. Zum Beispiel könnte
bei 4 Bits eine Hälfte
die Endbits 3 und 0 und die andere Hälfte die mittleren Bits 1 und
2 umfassen.Although in the embodiment of 12 the verification circuitry is designed to check the correctness of a four-bit control register, it is understood that other embodiments of the verification circuitry can be made to operate with control registers having a number of bits greater than four. The two "halves" do not need to have equal numbers of bits. For example, with a 5-bit control sequence, the two halves could have 2 bits and 3 bits respectively (ie, a 2-input NAND gate and a 3-input NAND gate). Also, the two halves do not have to start and end with the first and last bits of the control register. Since the control pattern is circulating, the first and last bits could be in the same half. For example, with 4 bits, one half could include end bits 3 and 0 and the other half could include middle bits 1 and 2.
Die
Vorteile der Verifizierungsschaltungsanordnung sind bei Steuerregistern
mit großen
Bitanzahlen, wie zum Beispiel mit 8 Bits oder mehr, besonders überzeugend.
In diesem Fall würde
eine Verifizierungsschaltungsanordnung, die in allen Zyklen explizite
korrekte Zustände
konkret identifizieren kann, kompliziert sein, und auf Grund der
großen
Anzahl von enthaltenen Gattern würde
sie dazu tendieren, den Ausgangssignalen des Steuerregisters eine
unerwünscht
hohe Last aufzuerlegen, was mit einer zufriedenstellenden Hochgeschwindigkeitsoperation unvereinbar
sein könnte.The
Advantages of the verification circuitry are with control registers
with big
Bit counts, such as 8 bits or more, are particularly convincing.
In that case, would
a verification circuitry that is explicit in all cycles
correct states
can concretely identify, be complicated, and due to the
huge
Number of gates included
They tend to the output signals of the control register a
undesirable
imposing a heavy burden, which is incompatible with a satisfactory high-speed operation
could be.
Anstelle
der zwei NAND-Gatter könnten
zwei UND-Gatter verwendet werden. Alternativ könnten ein NAND-Gatter und ein
UND-Gatter verwendet werden.Instead of
the two NAND gates could
two AND gates are used. Alternatively, a NAND gate and a
AND gates are used.
Die
Verifizierungsschaltungsanordnung von 12 kann
dafür ausgelegt
sein, die Korrektheit einer zirkulierenden Steuersequenz zu verifizieren,
die eine einzelne 1 hat, wobei alle anderen Bits 0 sind (im Gegensatz
zu einer einzelnen 0, wobei alle anderen Bits 1 sind). In diesem
Fall werden die ersten und zweiten NAND-Gatter 82 und 84 durch
NOR- oder ODER-Gatter ersetzt.The verification circuitry of 12 may be configured to verify the correctness of a circulating control sequence having a single 1, all other bits being 0 (as opposed to a single 0, all other bits being 1). In this case, the first and second NAND gates become 82 and 84 replaced by NOR or OR gates.