DE10140628A1 - Lateral diffusion metal oxide semiconductor transistor for high-frequency power amplification has a source area, a drain area, a control gate and a drift zone stretching between the drain area and the control gate. - Google Patents

Lateral diffusion metal oxide semiconductor transistor for high-frequency power amplification has a source area, a drain area, a control gate and a drift zone stretching between the drain area and the control gate.

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Abstract

A lateral radio frequency diffusion metal oxide semiconductor transistor is compatible with a complementary metal oxide semiconductor and has low 'on' resistance. Compared with the depth of penetration for a source area (3)/highly doped drain area (5), a flat doping area (24) is set up in a drift area (20) between the highly doped drain area and a control gate (9) and above a low doped drain area (22,26) of a transistor. Independent claims are also included for: (1) a method for producing a lateral diffusion metal oxide semiconductor (DMOS) using a standard complementary metal oxide semiconductor (CMOS), (2) a lateral CMOS-compatible radio frequency DMOS transistor (RFLDMOST) with low 'on' resistance and for a method for producing a RFLDMOST with low 'on' resistance.

Description

Die Erfindung betrifft einen lateralen DMOS-Transistor, kurz LDMOS-Transistor, sowie ein Verfahren zu dessen Herstellung. The invention relates to a lateral DMOS transistor, in short LDMOS transistor, and a method for its production.

Ein DMOS-Transistor zeichnet sich gegenüber einem herkömmlichen MOS-Transistor (Metal-Oxid Semiconductor Transistor) dadurch aus, dass zwischen der Kante des Steuergates und dem Drain-Bereich des Transistors eine Drift-Zone vorgesehen ist, d. h. eine Zone, in der die Bewegung der Ladungsträger nur durch ein zwischen den gegenüberliegenden Enden der Zone anliegendes elektrisches Feld bewirkt wird. In einem lateralen DMOS-Transistor (LDMOS-Transistor) erstreckt sich die Drift-Zone in lateraler Richtung, zwischen der Kante des Steuergates und dem davon in lateraler Richtung beanstandeten Drain-Bereich. A DMOS transistor stands out from a conventional one MOS transistor (metal oxide semiconductor transistor) characterized in that between the edge of the control gate and the drain region of the Transistor a drift zone is provided, i. H. a zone in which the movement the charge carrier only by one between the opposite ends electric field in the zone is caused. In a lateral DMOS transistor (LDMOS transistor) extends the drift zone in lateral direction, between the edge of the control gate and that thereof in lateral direction objected drain area.

LDMOS-Transistoren finden als Hochspannungsbauelemente Anwendung, in denen zwischen dem Drain-Bereich und dem Source-Bereich des LDMOS-Transistors Spannungen, so genannte Drain-Spannungen, von mehr als 100 Volt angelegt werden können. Daneben werden LDMOS-Transistoren auch als Hochfrequenz-Leistungsverstärker mit Drain-Spannungen im Bereich zwischen 10 Volt und 20 Volt als Betriebsspannung des Hochfrequenz-Leistungsverstärkers eingesetzt. LDMOS transistors are used as high-voltage components, in which between the drain region and the source region of the LDMOS transistor voltages, so-called drain voltages, of more than 100 volts can be applied. Be next to it LDMOS transistors can also be used as high-frequency power amplifiers Drain voltages in the range between 10 volts and 20 volts as Operating voltage of the high-frequency power amplifier used.

In der Drift-Zone des LDMOS-Transistors befindet sich ein oberflächennaher schwach dotierter Drain-Bereich, kurz LDD-Bereich (Low Doped Drain-Bereich), der sich zwischen der Kante des Steuergates und dem Drain-Bereich erstreckt und in dem die gleichen Ladungsträger wie im Drain-Bereich vorliegen. In the drift zone of the LDMOS transistor is a Weakly doped drain area near the surface, in short LDD area (low doped Drain area), which is between the edge of the control gate and the Drain area and in which the same charge carriers as in Drain area.

Im LDD-Bereich und im Gebiet unterhalb des Steuergates, in dem ein hoch dotierter Bereich, kurz Wanne (engl. well), vorgesehen ist, beruht der Stromfluss jeweils auf unterschiedlichen Ladungsträgem. So sind im LDD- Bereich die Ladungsträger Elektronen, während sie in der Wanne Löcher sind oder umgekehrt. Daher bilden der LDD-Bereich und die Wanne eine Diode. Üblicherweise teilt sich die Wanne einen extemen Anschluss mit dem Source-Bereich, sodass beide auf demselben Potenzial liegen. Der LDD-Bereich ist über den Drain-Bereich kontaktiert, so dass an ihrem drainseitigen Ende die Drainspannung anliegt. Liegt eine offene Schaltung der "Diode" vor, das heißt, es liegt weder am Steuergate noch am LDD- Bereich eine Spannung an (die Spannung des Steuergates wird, ebenso wie die Drainspannung, gegenüber dem Potenzial des Source-Bereichs gemessen), so fällt über der aus Wanne und LDD-Bereich bestehenden "Diode" keine Spannung ab, und es bildet sich am Übergang von der Wanne zum LDD-Bereich eine an Ladungsträgem verarmte Zone, die Verarmungszone. Über der Verarmungszone tritt ein Spannungsabfall auf, der dazu führt, dass die Verarmungszone auf den Bereich in der Nähe des Übergangs beschränkt bleibt. Wird nun eine Drain-Spannung angelegt, so wird der Spannungsabfall über der Verarmungszone verstärkt. Auf Grund der hohen Drain-Spannungen in LDMOS-Transistoren treten in der Verarmungszone hohe Spannungsabfälle auf. In der Verarmungszone entstehen durch thermische Anregung in geringen Mengen freie Ladungsträger. Werden die Spannungsabfälle zu hoch, so werden die thermisch angeregten freien Ladungsträger durch den Spannungsabfall in der Verarmungszone derart beschleunigt, dass sie durch die Kollision mit Atomen deren kovalente Bindungen aufbrechen können. Dies erzeugt neue freie Ladungsträger, die wiederum kovalente Bindungen aufbrechen können usw. Es kommt zum so genannten Lawinendurchbruch am Übergang. In the LDD area and in the area below the tax gate, where a high doped area, in short well, is based on the Current flow on different charge carriers. So in the LDD Area the charge carrier electrons while they holes in the tub are or vice versa. Therefore, the LDD area and the tub form one Diode. Usually the tub communicates an external connection the source area so that both have the same potential. The LDD area is contacted via the drain area, so that at their the drain voltage is present at the drain end. There is an open circuit the "diode" before, that is, it is neither the control gate nor the LDD Apply a voltage (the voltage of the control gate will, as well like the drain voltage, versus the potential of the source region measured), then falls above the one consisting of tub and LDD area "Diode" no voltage and it forms at the transition from the Tub to the LDD area a zone depleted of carriers, the Depletion zone. A voltage drop occurs across the depletion zone causes the depletion zone to move to the area near the Transition remains limited. If a drain voltage is now applied, so the voltage drop across the depletion zone is increased. Because of of the high drain voltages in LDMOS transistors occur in the Depletion zone high voltage drops. Arise in the depletion zone free charge carriers due to thermal excitation in small quantities. If the voltage drops become too high, the thermally excited ones free charge carriers due to the voltage drop in the depletion zone accelerated so that by colliding with atoms of them can break covalent bonds. This creates new free charge carriers, which in turn can break covalent bonds, etc. It comes to the so-called avalanche breakthrough at the transition.

Der beschriebene Lawinendurchbruch kann dazu führen, dass hochenergetische Ladungsträger, so genannte heiße Ladungsträger, in die Oxidschicht zwischen der Wanne und dem Steuergate (diese Oxidschicht nennt man Gateoxid) eindringen. Im Gateoxid werden diese Ladungsträger festgehalten, was mit der Zeit zu einer statischen Aufladung des Gateoxids führt, und so die Eigenschaften des LDMOS-Transistors verschlechtert. Ebenso dringen heiße Ladungsträger in eine über dem LD-Bereich befindliche Oxidschicht oder Nitridschicht ein und werden dort festgehalten. Auch dies führt zu einer statischen Aufladung der entsprechenden Schicht. Eine solche Aufladung kann in ungünstigen Fällen zu einer starken Reduzierung oder vollständigen Unterdrückung des Stromflusses durch den DMOS-Transistor führen. The described avalanche breakthrough can lead to high-energy charge carriers, so-called hot charge carriers, into the oxide layer between the tub and the control gate (this oxide layer is called Gate oxide) penetrate. These become carriers in the gate oxide recorded, which leads to a static charge of the gate oxide over time, and so the properties of the LDMOS transistor deteriorate. As well hot charge carriers penetrate one located above the LD area Oxide layer or nitride layer and are held there. This too leads to a static charge of the corresponding layer. A in unfavorable cases, such charging can lead to a sharp reduction or complete suppression of current flow through the Lead DMOS transistor.

Außerdem bilden das Steuergate und die gateseitige Kante des LDD- Bereichs, zwischen denen sich ein Teil der Gateoxidschicht befindet, einen Kondensator. Bei hoher Drain-Spannung tritt über diesem Kondensator ein hoher Spannungsabfall auf, der dazu führen kann, dass durch diesen Spannungsabfall beschleunigte Ladungsträger die Oxidschicht durchbrechen. Man spricht dann vom Isolatorzusammenbruch (Insulator Breakdown). In addition, the control gate and the gate-side edge of the LDD Region between which part of the gate oxide layer is located Capacitor. When the drain voltage is high, this capacitor enters high voltage drop that can cause this Voltage drop accelerated charge carriers through the oxide layer break through. One then speaks of the insulator breakdown (insulator Breakdown).

Ein Ansatz, die oben geschilderten Nachteile zu beseitigen, besteht darin, die Ladungsträgerkonzentration in dem Teil des LDD-Bereichs, in dem ein Übergang zum hoch dotierten Bereich unterhalb des Steuergates vorliegt, soweit zu verringern, dass dieser Teil vollständig an Ladungsträgem verarmt, wenn am Steuergate keine Spannung anliegt und eine Drain-Spannung angelegt ist, die unterhalb der Drain-Durchbruchsspannung (BVDS) liegt. Die Drain-Durchbruchsspannung ist diejenige Spannung, bei der sich die Verarmungszone am Übergang zwischen LDD-Bereich und Wanne bis zum Source-Bereich erstreckt. Die verringerte Ladungsträgerdichte des LDD-Bereichs führt jedoch zu einer Erhöhung des Widerstands des LDD-Bereichs im Einschaltzustand und somit zu einer Verringerung des durch den Drain-Bereich fließenden Stroms. Der Einschaltzustand des LDMOS-Transistors ist der Zustand, in dem unterhalb des Steuergates ein mit den Ladungsträgem, wie sie im Source- und im Drain-Bereich vorliegen, angereicherter Kanal, die sog. Inversionsschicht, gebildet ist. Die Inversionsschicht bildet sich, wenn am Steuergate eine Spannung, die sog. Gate-Spannung, mit einem bestimmten, für den Transistor kennzeichnenden Wert anliegt. Durch den erhöhten Widerstand im Einschaltzustand wird der Drain-Strom, also der durch den Drain-Bereich fließende Strom, verringert. Außerdem führt die geringe Dichte an freien Ladungsträgern auf Grund der verringerten Ladungsträgerkonzentration im LDD-Bereich zu einer erhöhten Empfindlichkeit gegenüber statischen Aufladungen der über dem LDD-Bereich befindlichen Oxid- oder Nitridschicht. One approach to overcoming the disadvantages described above is to reduce the charge carrier concentration in the part of the LDD region in which there is a transition to the highly doped region below the control gate to such an extent that this part becomes completely depleted of charge carriers when on There is no voltage on the control gate and a drain voltage is applied that is below the drain breakdown voltage (BV DS ). The drain breakdown voltage is the voltage at which the depletion zone at the transition between the LDD region and the well extends to the source region. The reduced charge carrier density of the LDD region, however, leads to an increase in the resistance of the LDD region in the on state and thus to a decrease in the current flowing through the drain region. The switched-on state of the LDMOS transistor is the state in which a channel, the so-called inversion layer, is formed below the control gate with the charge carriers as they are present in the source and drain regions. The inversion layer is formed when a voltage, the so-called gate voltage, is present at the control gate with a certain value that characterizes the transistor. The drain current, that is to say the current flowing through the drain region, is reduced by the increased resistance in the switched-on state. In addition, due to the reduced charge carrier concentration in the LDD area, the low density of free charge carriers leads to an increased sensitivity to static charges on the oxide or nitride layer located above the LDD area.

Aufgabe der vorliegenden Erfindung ist es, einen verbesserten LDMOS-Transistor zur Verfügung zur Verfügung stellen. The object of the present invention is to provide an improved Provide LDMOS transistor.

Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein einfaches Verfahren zur Herstellung eines verbesserten LDMOS-Transistor zur Verfügung zu stellen. Another object of the present invention is to make a simple one Process for producing an improved LDMOS transistor for To make available.

Die erste Aufgabe wird durch einen LDMOS-Transistor nach Anspruch 1 gelöst. Weitere Ausgestaltungen des erfindungsgemäßen LDMOS-Transistor sind in den Ansprüchen 2 bis 7 angegeben. The first object is achieved by an LDMOS transistor according to claim 1 solved. Further refinements of the invention LDMOS transistors are given in claims 2 to 7.

Durch das Vorsehen einer Deckschicht, mit dem entgegengesetzten Leitfähigkeitstyp wie der des darunter befindlichen LDD-Bereichs wird erreicht, dass die Dotierung des LDD-Bereichs erhöht werden kann, ohne dass die Verarmung der Ladungsträger im Bereich des Überganges zwischen dem schwach dotierten LDD-Bereich und der Wanne wesentlich beeinträchtigt wird. Außerdem stellt die Deckschicht eine Potenzialbarriere für heiße Ladungsträger dar, die der statischen Aufladung der Isolatorschicht auf Grund injizierter heißer Ladungsträger entgegenwirkt. By providing a top layer, with the opposite Conductivity type like that of the underlying LDD area is reached, that the doping of the LDD region can be increased without the Depletion of the charge carriers in the area of the transition between the weakly doped LDD area and the tub significantly impaired becomes. The top layer also provides a potential barrier for hot Charge carriers represent the static charge of the insulator layer injected hot charge counteracts.

Die zweite Aufgabe wird durch ein Verfahren nach Anspruch 8 gelöst. Die Ansprüche 9 bis 13 enthalten weitere Ausgestaltungen des erfindungsgemäßen Verfahrens. The second object is achieved by a method according to claim 8. The Claims 9 to 13 contain further refinements of the inventive method.

Mit den in Anspruch 8 angegebenen beiden zusätzlichen Implantationsschritten lässt sich das Verfahren zur Herstellung des erfindungsgemäßen LDMOS-Transistors in einen Standard-CMOS-Prozess integrieren. With the two additional specified in claim 8 The method for producing the inventive method can be performed in implantation steps Integrate LDMOS transistors in a standard CMOS process.

Anhand der beiliegenden Zeichnung wird nun ein Ausführungsbeispiel der Erfindung im Detail beschrieben. Using the accompanying drawing, an embodiment of the Invention described in detail.

In der Figur ist ein erfindungsgemäßer LDMOS-Transistor 1 im vertikalen Schnitt dargestellt. Zwischen einem n+-dotierten Source-Bereich 3 und einem ebenfalls n+-dotierten Drain-Bereich 5 befindet sich ein p+-dotierter Bereich, der Teil einer p+-dotierten Wanne 7, kurz p+-Wanne (engl. p+-well), ist. Über dem p+-dotierten Bereich befindet sich das Steuergate 9, das von p+-dotierten Bereich durch eine Oxidschicht, das Gateoxid 11 getrennt ist. Der gesamte LDMOS-Transistor ist in einer p--dotierten epitaktischen Siliziumschicht 13 über einem hochohmigen Substrat gebildet und durch oxidgefüllte Gräben, sog. Trench-Isolierungen 15, lateral begrenzt. Im vorliegenden Fall handelt es sich um flache Trench-Isolierungen (sog. Shallow Trenches). In the figure, an LDMOS transistor 1 according to the invention is shown in vertical section. Between an n + -doped source region 3 and a likewise n + doped drain region 5 is located in a p + -doped region, part of a p + -doped well 7, short p + -type well region (engl. P + -well). The control gate 9 is located above the p + -doped region and is separated from the p + -doped region by an oxide layer, the gate oxide 11 . The entire LDMOS transistor is formed in a p - -doped epitaxial silicon layer 13 over a high-resistance substrate and laterally delimited by oxide-filled trenches, so-called trench insulation 15 . In the present case, it is flat trench insulation (so-called shallow trenches).

Die Bezeichnungen n-dotiert und p-dotiert bedeuten, dass die Ladungsträger Elektronen bzw. Löcher sind. Im Halbleiter existieren zwei verschiede Leitfähigkeitstypen. Materialien mit Elektronen als Ladungsträger nennt man n-leitend, solche mit Löchern als Ladungsträger p-leitend. Im Silizium (Si) liegen beide Sorten von Ladungsträgem in gleicher Konzentration vor. Durch das Einbringen von Fremdatomen, sog. Dotierstoffen, lässt sich die Ladungsträgerkonzentration erhöhen. Dieser Vorgang heißt Dotierung. Eine n-Dotierung liegt vor, wenn der eingebrachte Dotierstoff ein n-Dotierstoff (Donator) ist, also einer, der zu einer Zunahme der Konzentration an Elektronen als Ladungsträger führt. Das Material ist dann n-leitend bzw. n-dotiert. Als n-Dotierstoff werden Phosphor (P), Arsen (AS) und Antimon (Sb) verwendet. Andererseits liegt eine p-Dotierung vor, wenn der eingebrachte Dotierstoff ein p-Dotierstoff (Akzeptor) ist, also einer, der zu einer Zunahme der Konzentration an Löchern als Ladungsträger führt. Das Material ist dann p-leitend bzw. p-dotiert. Als p-Dotierstoff findet Bor (B) Verwendung. Ist die Zunahme der Konzentration an Elektronen/Löchern nach der Dotierung sehr groß oder sehr gering, liegt ein hoch dotiertes (n+/p+-dotiertes) Material bzw. ein schwach dotiertes (n-/p--dotiertes) Material vor. The terms n-doped and p-doped mean that the charge carriers are electrons or holes. There are two different types of conductivity in semiconductors. Materials with electrons as charge carriers are called n-conductive, those with holes as charge carriers are called p-conductive. Both types of charge carriers are present in the same concentration in silicon (Si). The charge carrier concentration can be increased by introducing foreign atoms, so-called dopants. This process is called doping. An n-doping exists when the introduced dopant is an n-dopant (donor), that is, one that leads to an increase in the concentration of electrons as charge carriers. The material is then n-type or n-doped. Phosphorus (P), arsenic (AS) and antimony (Sb) are used as n-dopants. On the other hand, there is p-doping if the introduced dopant is a p-dopant (acceptor), that is to say one which leads to an increase in the concentration of holes as charge carriers. The material is then p-type or p-type. Boron (B) is used as the p-dopant. If the increase in the concentration of electrons / holes after the doping is very large or very small, then a highly doped (n + / p + -doped) material or a weakly doped (n - / p - -doped) material is present.

Zur Kontaktierung des Source-Bereichs 3, des Drain-Bereichs 5 sowie des Steuergates 9 ist über diesen Bereichen bzw. dem Steuergate 9 jeweils eine Silizidschicht 17 abgeschieden, die über ein mit Metall 18 gefülltes Kontaktloch in einer Isolatorschicht (nicht dargestellt) mit einem extemen Anschluss 19 verbunden ist. Die Silizidschicht 17, das mit Metall 18 gefüllte Kontaktloch sowie der externer Anschluss 19, welche die Kontakte für den Source-Bereich 3 darstellen, sind außerdem als Kontakt für die p-Wanne 7 vorgesehen. Die p-Wanne 7 steht jedoch mit der Silizidschicht 17 nicht in direktem Kontakt, sondern lediglich über einen p+-dotierten Anschlussbereich 8. For the contacting of the source region 3, the drain region 5 and the control gate 9 via these areas and the control gate 9 is respectively deposited a silicide layer 17 (not shown) via a filled with metal 18 contact hole in an insulator layer with an extemal Connection 19 is connected. The silicide layer 17 , the contact hole filled with metal 18 and the external connection 19 , which represent the contacts for the source region 3 , are also provided as contacts for the p-well 7 . However, the p-well 7 is not in direct contact with the silicide layer 17 , but only via a p + -doped connection region 8 .

Typisch für einen LDMOS-Transistor ist die Drift-Zone 20, die sich vom Drain-Bereich 5 ausgehend bis zur Kante des Steuergates 9 erstreckt. Im Ausführungsbeispiel überlappt ein Teil der p+-Wanne 7 die Drift-Zone 20. The drift zone 20 , which extends from the drain region 5 to the edge of the control gate 9 , is typical of an LDMOS transistor. In the exemplary embodiment, part of the p + trough 7 overlaps the drift zone 20 .

In der Drift Zone 20 ist ein erster, schwach n-dotierter Drain-Bereich oder LDD-Bereich 22, wobei LDD für Low Doped Drain steht, gebildet. Der erste LDD-Bereich 22 erstreckt sich vom n+-dotierten Drain-Bereich 5 bis zur Kante des drainseitigen Gate-Spacers 10, er erreicht die Kante des Steuergates 9 (Gate-Kante) daher nicht ganz. Seine Tiefe ist geringer ist als die des Drain-Bereichs 5. Erfindungsgemäß befindet sich über dem ersten LDD-Bereich 22 eine flache, hoch p-dotierte (p+-dotierte) Deckschicht 24 mit einer Dotierstoffkonzentration von 1 × 1018 cm-3. Die auf die Fläche bezogene Dotierstoffkonzentration in der Deckschicht 24 beträgt jedoch max. 8 × 1012 cm-2, vorzugsweise 2 × 1012 cm-2. Mit der Deckschicht 24 kann die Dotierstoffkonzentration des ersten LDD-Bereichs 22 gegenüber der in den bekannten LDMOS-Transistoren erhöht werden. Die auf die Fläche bezogene Dotierstoffkonzentration im ersten LDD-Bereich 22 überschreitet 1 × 1013 cm-2 jedoch nicht. A first, weakly n-doped drain region or LDD region 22 , where LDD stands for Low Doped Drain, is formed in the drift zone 20 . The first LDD region 22 extends from the n + -doped drain region 5 to the edge of the gate-side spacer 10 , it therefore does not quite reach the edge of the control gate 9 (gate edge). Its depth is less than that of the drain region 5 . According to the invention, a flat, highly p-doped (p + -doped) cover layer 24 with a dopant concentration of 1 × 10 18 cm -3 is located above the first LDD region 22 . The dopant concentration in the cover layer 24 based on the area is, however, max. 8 × 10 12 cm -2 , preferably 2 × 10 12 cm -2 . With the cover layer 24 , the dopant concentration of the first LDD region 22 can be increased compared to that in the known LDMOS transistors. However, the dopant concentration in the first LDD region 22 , based on the area, does not exceed 1 × 10 13 cm −2 .

Im Ausführungsbeispiel ist an die Gate-Kante angrenzend über dem ersten LDD-Bereich 22 noch ein gegenüber dem ersten LDD-Bereich 22 etwas höher n-dotierter, zweiter LDD-Bereich 26 gebildet. Mit seinem gateseitigen Ende ragt der zweite LDD-Bereich 26 daher um die Breite des Gate- Spacers 10 über den ersten LDD-Bereich 22 hinaus. Da sich nur der zweite LDD-Bereich 26 bis zur Gate-Kante erstreckt, stellt er das gateseitige Drain-Ende dar. Der zweite LDD-Bereich 26 erstreckt sich in lateraler Richtung von der Gate-Kante ausgehend in Richtung auf den Drain-Bereich 5 ein wenig über den Bereich der p-Wanne 7 hinaus. Dort, wo der zweite LDD-Bereich 26 vorliegt, ersetzt dieser die p-dotierte Deckschicht 24. Diese Deckschicht 24 erstreckt sich daher lateral zwischen dem Drain-Bereich 5 und dem zweiten LDD-Bereich 26. Die auf die Fläche bezogene Konzentration an n-Dotierstoff im zweiten LDD-Bereich 26 ist geringer als die der p+-Wanne, sie beträgt maximal 5 × 1013 cm-2. In the embodiment, the LDD region 22 is formed still compared with the first LDD region 22 is somewhat higher n-doped second LDD region 26 adjacent to the first to the gate edge. With its gate-side end, the second LDD region 26 therefore projects beyond the first LDD region 22 by the width of the gate spacer 10 . Since only the second LDD region 26 extends to the gate edge, it represents the drain end on the gate side. The second LDD region 26 extends in the lateral direction from the gate edge in the direction of the drain region 5 a little beyond the area of the p-well 7 . Where the second LDD region 26 is present, this replaces the p-doped cover layer 24 . This cover layer 24 therefore extends laterally between the drain region 5 and the second LDD region 26 . The concentration of n-dopant in the second LDD region 26, which is based on the area, is lower than that of the p + well, and is a maximum of 5 × 10 13 cm -2 .

Der zweite LDD-Bereich 26 ist kein notwendiges Merkmal der Erfindung, er kann auch weggelassen werden. In diesem Fall erstreckt sich der erste LDD-Bereich 22 jedoch nicht nur bis zur Kante des Gate-Spacers 10, sondern bis zur Gate-Kante. Der erste LDD-Bereich 22 stellt dann das gateseitige Drain-Ende dar. Außerdem erstreckt sich die p-dotierte Deckschicht 24 dann vom Drain-Bereich 5 bis zur Kante des Gate-Spacers 10, also über dem gesamten ersten LDD-Bereich. The second LDD region 26 is not a necessary feature of the invention, it can also be omitted. In this case, however, the first LDD region 22 extends not only to the edge of the gate spacer 10 , but also to the gate edge. The first LDD region 22 then represents the drain end on the gate side. In addition, the p-doped cover layer 24 then extends from the drain region 5 to the edge of the gate spacer 10 , that is to say over the entire first LDD region.

Die gegenüber der p+-Wanne geringere flächenbezogene Dotierstoffkonzentration des ersten LDD-Bereichs 22 und ggf. des zweiten LDD-Bereichs 26 bewirkt, dass sich die Verarmungszone am pn-Übergang zwischen der p-Wanne 7 und dem ersten LDD-Bereich 22 bzw. dem zweiten LDD- Bereich 26 weiter in den ersten LDD-Bereich 22 hinein erstreckt, als in die p-Wanne 7, wenn am Steuergate keine Spannung und am Drain-Bereich 5 eine Spannung, die kleiner ist als die Drain-Durchbruchsspannung BVDS, anliegt. Die Dotierstoffkonzentration des ersten LDD-Bereichs 22 ist dabei so gewählt, dass dieser zumindest in seinem Überlappbereich mit der p+-Wanne 7 vollständig an Ladungsträgem verarmt ist. Dadurch fällt die Drain-Spannung über eine relativ lange Strecke ab, sodass das Potenzial in der Nähe des gateseitigen Endes des ersten LDD-Bereichs 22 verringert ist. Gleiches gilt für den zweiten LDD-Bereich 26. The lower area-related dopant concentration of the first LDD region 22 and possibly of the second LDD region 26 compared to the p + well causes the depletion zone at the pn junction between the p well 7 and the first LDD area 22 or the second LDD region 26 extends further into the first LDD region 22 than into the p-well 7 if there is no voltage at the control gate and a voltage at the drain region 5 which is less than the drain breakdown voltage BV DS , is applied. The dopant concentration of the first LDD region 22 is chosen such that it is completely depleted of charge carriers, at least in its overlap region with the p + well 7 . As a result, the drain voltage drops over a relatively long distance, so that the potential in the vicinity of the gate-side end of the first LDD region 22 is reduced. The same applies to the second LDD area 26 .

Die erfindungsgemäße Deckschicht 24 unterstützt die Ausdehnung der Verarmungszone in den ersten LDD-Bereich 22 hinein und ermöglicht somit die gegenüber den bekannten LDMOS-Transistoren erhöhte flächenbezogene Dotierung des ersten LDD-Bereichs 22. Deshalb kann bei vorhandener Deckschicht 24 die Leitfähigkeit des ersten LDD-Bereichs 22 erhöht werden, ohne dass gleichzeitig das Potenzial am gateseitigen Ende des ersten LDD-Bereichs 22 erhöht wird. Außerdem wird die Empfindlichkeit des ersten LDD-Bereichs 22 auf statische Aufladungen der die Drift-Zone 20 bedeckenden Isolatorschicht durch die erhöhte Ladungsträgerkonzentration verringert. Gleichzeitig stellt die p-dotierte Deckschicht 24 eine Potenzialbarriere für hochenergetische Elektronen (heiße Ladungsträger) im ersten LDD-Bereich 22 dar, wodurch das Eindringen der hochenergetischen Elektronen in die Isolatorschicht und somit deren statische Aufladung unterdrückt wird. The cover layer 24 according to the invention supports the expansion of the depletion zone into the first LDD region 22 and thus enables the area-related doping of the first LDD region 22 to be increased compared to the known LDMOS transistors. Therefore, if the cover layer 24 is present, the conductivity of the first LDD region 22 can be increased without simultaneously increasing the potential at the gate end of the first LDD region 22 . In addition, the sensitivity of the first LDD region 22 to static charges on the insulator layer covering the drift zone 20 is reduced by the increased charge carrier concentration. At the same time, the p-doped cover layer 24 represents a potential barrier for high-energy electrons (hot charge carriers) in the first LDD region 22 , as a result of which the penetration of the high-energy electrons into the insulator layer and thus their static charging is suppressed.

Die Auswirkungen der Deckschicht 24 hängen von ihrer Tiefe sowie von ihrer Dotierstoffkonzentration ab. Vorzugsweise ist die Tiefe und die Dotierstoffkonzentration in der Deckschicht 24 so gewählt, dass der erste LDD- Bereich 22 bei möglichst hoher Leitfähigkeit zumindest in dem Bereich, in dem er mit der p-Wanne 7 überlappt, bereits bei einer Drain-Spannung von 2 bis 2,5 Volt vollständig an Leitungsträgem verarmt ist. The effects of the cover layer 24 depend on its depth and on its dopant concentration. The depth and the dopant concentration in the cover layer 24 are preferably selected such that the first LDD region 22 with the highest possible conductivity, at least in the region in which it overlaps with the p-well 7 , already at a drain voltage of 2 to 2.5 volts is completely depleted of cable carriers.

Das beschriebene Ausführungsbeispiel stellt einen n-Kanal-Transistor dar. In einem solchen werden, wenn an das Steuergate 9 eine einen bestimmten Wert überschreitende positive Spannung angelegt wird, die Löcher als Ladungsträger in der p-Wanne 7 vom gateseitigen Ende der p-Wanne 7 weggedrückt. Gleichzeitig werden von der positiven Spannung Elektronen aus dem Source-Bereich 3 und dem Drain-Bereich 5 (im LDMOS-Transistor aus dem LDD-Bereich bzw. den LDD-Bereichen) in die p-Wanne gezogen, wodurch unterhalb des Steuergates 9 lokal ein Überschuss an Elektronen als Ladungsträger entsteht, der so genannte n-Kanal, auch Inversionsschicht genannt. Ein p-Kanal-Transistor funktioniert nach dem gleichen Prinzip, jedoch sind Elektronen und Löcher als Ladungsträger vertauscht. Daraus folgt, dass die Dotierungen im p-Kanal-Transistor gegenüber denen in einem n-Kanal-Transistor entgegengesetzt sind. Unter Berücksichtigung der entgegengesetzten Dotierung ist die im Ausführungsbeispiel beschriebene Erfindung auch auf einen p-Kanal-Transistor anwendbar. The exemplary embodiment described represents an n-channel transistor. In such a case, when a positive voltage exceeding a certain value is applied to the control gate 9 , the holes as charge carriers in the p-well 7 are moved from the gate-side end of the p-well 7 pushed away. At the same time, electrons from the source region 3 and the drain region 5 (in the LDMOS transistor from the LDD region or the LDD regions) are drawn into the p-well by the positive voltage, as a result of which locally below the control gate 9 There is an excess of electrons as charge carriers, the so-called n-channel, also called inversion layer. A p-channel transistor works on the same principle, but electrons and holes are exchanged as charge carriers. It follows that the doping in the p-channel transistor is opposite to that in an n-channel transistor. Taking into account the opposite doping, the invention described in the exemplary embodiment can also be applied to a p-channel transistor.

Im Folgenden wird ein Herstellungsverfahren für den erfindungsgemäßen n-Kanal-LDMOS-Transistor 1 beschrieben, wobei nur auf diejenigen Prozesschritte eingegangen wird, die der Herstellung des n-Kanal-LDMOS-Transistors dienen. A production method for the n-channel LDMOS transistor 1 according to the invention is described below, only the process steps which are used to produce the n-channel LDMOS transistor being dealt with.

Im ersten Schritt wird auf einem hochohmigen Siliziumsubstrat eine epitaktische, p--dotierte Schicht 13 abgeschieden. Danach werden in einem üblichen CMOS-Prozessschritt (CMOS steht für Complementary Metal-Oxid Semiconductor und bedeutet, dass ein n-Kanal-Transistor und ein p-Kanal- Transistor in einem gemeinsamen Substrat hergestellt werden) die Gräben für die Trench-Isolierungen 18 selektiv geätzt und anschließend die Gräben mit Oxid gefüllt, um die aktiven Bereiche der verschiedenen Transistoren gegeneinander abzugrenzen. In the first step, an epitaxial, p - -doped layer 13 is deposited on a high-resistance silicon substrate. The trenches for the trench isolations 18 are then selective in a conventional CMOS process step (CMOS stands for Complementary Metal-Oxide Semiconductor and means that an n-channel transistor and a p-channel transistor are produced in a common substrate) etched and then filled the trenches with oxide in order to demarcate the active areas of the various transistors from one another.

Im nächsten, ebenfalls üblichen Schritt wird auf einen Teil des aktiven Bereichs des LDMOS-Transistors 1 eine Nitridmaske abgeschieden. Die Maske bedeckt den für die Drift-Zone 20 vorgesehenen Bereich fast vollständig. Lediglich derjenige Teil, der an das noch zu bildende Steuergate 9 angrenzt, bleibt unmaskiert. Danach wird Bor oder BF2 in die p-dotierte epitaktische Schicht 13 ionenimplantiert, sodass sich im unmaskierten Bereich die p-Wanne 7 (p-Well) bildet. Die p-Wanne 7 erstreckt sich daher ein wenig in die Drift Zone 20 hinein. In the next, also usual step, a nitride mask is deposited on part of the active region of the LDMOS transistor 1 . The mask almost completely covers the area provided for the drift zone 20 . Only the part that is adjacent to the control gate 9 still to be formed remains unmasked. Then boron or BF 2 is ion-implanted in the p-doped epitaxial layer 13 , so that the p-well 7 (p-well) forms in the unmasked area. The p-well 7 therefore extends a little into the drift zone 20 .

Anschließend wird ohne Maske das Gateoxid 11 auf die gesamte Oberfläche des aktiven Bereichs des LDMOS-Transistors abgeschieden. Danach wird über dem Gateoxid 11 eine polykristalline oder amorphe Siliziumschicht abgeschieden, die anschließend unter Verwendung einer Maske geätzt wird, sodass das Steuergate 9 auf der Oxidschicht 11 zurückbleibt. Auch dies ist ein Standard-CMOS-Schritt. The gate oxide 11 is then deposited on the entire surface of the active region of the LDMOS transistor without a mask. A polycrystalline or amorphous silicon layer is then deposited over the gate oxide 11 , which is then etched using a mask, so that the control gate 9 remains on the oxide layer 11 . This is also a standard CMOS step.

Im nächsten, gegenüber dem Standard-COMOS-Prozess zusätzlichen Schritt wird eine Nitridmaske aufgebracht, welche denjenigen Teil der Drift-Zone 20, in dem die p-Wanne 7 gebildet ist, und einen kleinen, an die p-Wanne 7 angrenzenden Teil der Drift-Zone 20 unbedeckt lässt. Dann wird eine Ionenimplantation mit Phosphor durchgeführt, um den flachen zweiten LDD-Bereich 26 zu erzeugen. Die Implantationsdosis beträgt höchstens 5 × 1013 cm-2, vorzugsweise 1 × 1013 cm-2. In the next step, which is additional to the standard COMOS process, a nitride mask is applied, which contains that part of the drift zone 20 in which the p-well 7 is formed and a small part of the drift adjoining the p-well 7 Zone 20 leaves uncovered. Ion implantation with phosphorus is then performed to create the flat second LDD region 26 . The implantation dose is at most 5 × 10 13 cm -2 , preferably 1 × 10 13 cm -2 .

Nach der Implantation von Phosphor wird die Nitridmaske entfernt, und es werden in üblicher Weise die Gate-Spacer 10 aus Nitrid an den Seitenwänden des Steuergates 9 abgeschrieben. Dann wird das Gateoxid 11 weggeätzt, so das es lediglich unter dem Steuergate und den Gate-Spacern 10 erhalten bleibt. After the implantation of phosphorus, the nitride mask is removed and the gate spacers 10 made of nitride are written off on the side walls of the control gate 9 in a conventional manner. Then the gate oxide 11 is etched away, so that it only remains under the control gate and the gate spacers 10 .

Anschließend wird in einem Standard-CMOS-Schritt eine neue Nitridmaske abgeschieden, welche die Bereiche, in denen Source und Drain gebildet werden sollen, unbedeckt lässt. Mittels einer Ionenimplantation unter Verwendung von Phosphor werden dann der Source-Bereich 3 und der Drain-Bereich 5 gebildet. Then, in a standard CMOS step, a new nitride mask is deposited, which leaves the areas in which the source and drain are to be formed uncovered. The source region 3 and the drain region 5 are then formed by means of an ion implantation using phosphorus.

Danach wird die Nitridmaske entfernt und eine neue, übliche Nitridmaske aufgebracht, die denjenigen Bereich unbedeckt lässt, in dem der Anschlussbereich 8 für die p-Wanne 7 entstehen soll. Mittels einer Ionenimplantation unter Verwendung von Bor oder BF2 wird im unmaskierten Abschnitt des aktiven Bereichs des LDMOS-Transistors der Anschlussbereich 8 für die p-Wanne 7 gebildet. The nitride mask is then removed and a new, customary nitride mask is applied, which leaves the area uncovered in which the connection area 8 for the p-well 7 is to be created. The connection region 8 for the p-well 7 is formed in the unmasked section of the active region of the LDMOS transistor by means of an ion implantation using boron or BF 2 .

Nach der Entfernung der Maske schließt sich eine gegenüber dem Standard-CMOS-Prozess zusätzliche Ionenimplantation von Phosphor ohne Maskierung an, um den ersten LDD-Bereich 22 zu bilden. Dabei beträgt die Implantationsdosis höchstens 1 × 1013 cm-2, vorzugsweise 5 × 1012 cm-2. Es folgt eine weitere unmaskierte Ionenimplantation, diesmal unter Verwendung von Bor oder BF2, um die Deckschicht 24 zu bilden. Die Implantationsdosis beträgt höchstens 8 × 1012 cm-2, vorzugsweise 2 × 1012 cm-2. After the mask has been removed, an ion implantation of phosphorus without masking, which is additional to the standard CMOS process, follows in order to form the first LDD region 22 . The implantation dose is at most 1 × 10 13 cm -2 , preferably 5 × 10 12 cm -2 . Another unmasked ion implantation follows, this time using boron or BF 2 to form the cover layer 24 . The implantation dose is at most 8 × 10 12 cm -2 , preferably 2 × 10 12 cm -2 .

Soll ein LDMOS-Transistor ohne zweiten LDD-Bereich 26 gebildet werden, so wird die Implantierung des ersten LDD-Bereichs 22 vor der Bildung der Gate-Spacer 10 durchgeführt, damit der erste LDD-Bereich 22 bis zur Gate-Kante reicht. If an LDMOS transistor is to be formed without a second LDD region 26 , the implantation of the first LDD region 22 is carried out before the gate spacers 10 are formed, so that the first LDD region 22 extends to the gate edge.

Vorzugsweise wird die Energie und die Dosis der Implantierung für die Deckschicht 24 so gewählt, dass der erste LDD-Bereich 22 bei möglichst hoher Leitfähigkeit zumindest in dem Bereich, in welchem er mit der p-Wanne 7 überlappt, bereits bei einer Drain-Spannung von 2 bis 2,5 Volt vollständig an Leitungsträgem verarmt. The energy and the dose of the implantation for the cover layer 24 are preferably selected such that the first LDD region 22, with the highest possible conductivity, at least in the region in which it overlaps with the p-well 7 , with a drain voltage of 2 to 2.5 volts completely depleted of cable carriers.

Im nächsten Schritt wird in üblicher Weise eine Silizierung der Oberflächen des Source-Bereichs 3, des Drain-Bereichs 5, des Anschlussbereichs 8 sowie des Steuergates 9 vorgenommen. Die Silizierung erfolgt unter Verwendung üblicher Silizidblocker, z. B. einer strukturierten Nitridschicht, zur Verhinderung der Bildung von Silizid auf den Oberflächenabschnitten, auf denen keine Silizierung stattfinden soll. In the next step, the surfaces of the source region 3 , the drain region 5 , the connection region 8 and the control gate 9 are siliconized in the usual way. Siliconization is carried out using conventional silicide blockers, e.g. B. a structured nitride layer, to prevent the formation of silicide on the surface sections on which no siliciding should take place.

Schließlich wird der LDMOS-Transistor unter Verwendung üblicher CMOS- Prozessschritte, welche das Bilden einer dicken Oxidschicht, das Ätzen von Kontaktlöchern, das Füllen der Kontaktlöcher mit Metall sowie das Abscheiden von Leiterbahnen umfassen, fertig gestellt. Finally, the LDMOS transistor is made using conventional CMOS Process steps involving the formation of a thick oxide layer, the etching of Contact holes, the filling of the contact holes with metal and the Deposition of traces included, completed.

Claims (13)

1. LDMOS-Transistor mit einem Source-Bereich (3), einem Drain-Bereich (5), einem Steuergate (9) sowie einer sich zwischen dem Drain-Bereich (5) und dem Steuergate (9) erstreckenden Drift Zone (20), wobei in der Drift-Zone (20) ein erster LDD-Bereich (22) desselben Leitfähigkeitstyps wie der des Drain-Bereichs (5) gebildet ist, dadurch gekennzeichnet, dass über dem ersten LDD-Bereich (22) eine Deckschicht (24) vorgesehen ist, und die Deckschicht (24) den dem Leitfähigkeitstyp des ersten LDD-Bereichs (22) entgegengesetzten Leitfähigkeitstyp aufweist. 1. LDMOS transistor with a source region ( 3 ), a drain region ( 5 ), a control gate ( 9 ) and a drift zone ( 20 ) extending between the drain region ( 5 ) and the control gate ( 9 ) , A first LDD region ( 22 ) of the same conductivity type as that of the drain region ( 5 ) being formed in the drift zone ( 20 ), characterized in that a cover layer ( 24 ) is located above the first LDD region ( 22 ). is provided, and the cover layer ( 24 ) has the conductivity type opposite to the conductivity type of the first LDD region ( 22 ). 2. LDMOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, dass die auf die Fläche bezogene Dotierstoffkonzentration in der ersten LDD-Schicht (22) einen Wert von 1 × 1013 cm-2 nicht übersteigt und die auf die Fläche bezogene Dotierstoffkonzentration in der Deckschicht (24)einen Wert von 5 × 1012 cm-2 nicht übersteigt. 2. LDMOS transistor according to claim 1, characterized in that the area-related dopant concentration in the first LDD layer ( 22 ) does not exceed a value of 1 × 10 13 cm -2 and the area-related dopant concentration in the cover layer ( 24 ) does not exceed 5 × 10 12 cm -2 . 3. LDMOS-Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Deckschicht (24) am gateseitigen Ende des ersten LDD-Bereichs (22) durch einen zweiten, gegenüber dem ersten LDD-Bereich (22) höher dotierten LDD-Bereich (26) ersetzt ist. 3. LDMOS transistor according to claim 1 or 2, characterized in that the cover layer ( 24 ) at the gate end of the first LDD region ( 22 ) by a second, compared to the first LDD region ( 22 ) higher doped LDD region ( 26 ) is replaced. 4. LDMOS-Transistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass eine hoch dotierte p-Wanne (7) vorgesehen ist, die sich unterhalb des Source-Bereichs (3), unterhalb des Steuergates (9) sowie unterhalb eines Teils des ersten LDD-Bereichs (22) erstreckt. 4. LDMOS transistor according to one of claims 1 to 3, characterized in that a highly doped p-well ( 7 ) is provided, which is below the source region ( 3 ), below the control gate ( 9 ) and below a part of the first LDD area ( 22 ). 5. LDMOS-Transistor nach Anspruch 4, dadurch gekennzeichnet, dass die p-Wanne (7) mit dem größten Teil desjeneigen Abschnitts des ersten LDD-Bereiches (22), in dem der zweite LDD-Bereich (26) gebildet ist, überlappt. 5. LDMOS transistor according to claim 4, characterized in that the p-well ( 7 ) overlaps with most of that section of the first LDD region ( 22 ) in which the second LDD region ( 26 ) is formed. 6. LDMOS-Transistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Dotierstoffkonzentrationen im ersten LDD-Bereich (22), in der Schicht (24) sowie gegebenenfalls im zweiten LDD-Bereich (26) derart gewählt sind, dass der erste LDD- Bereich (22) und gegebenenfalls der zweite LDD-Bereich (26) zumindest im Bereich des Überlapps mit der p-Wanne (7) vollständig an Ladungsträgem verarmt ist, wenn an Steuergate (9) keine Spannung angelegt ist und eine Drain-Spannung angelegt ist, die kleiner ist als Durchbruchsspannung BVDS des Drain-Bereichs (5). 6. LDMOS transistor according to one of the preceding claims, characterized in that the dopant concentrations in the first LDD region ( 22 ), in the layer ( 24 ) and optionally in the second LDD region ( 26 ) are selected such that the first LDD - Area ( 22 ) and possibly the second LDD area ( 26 ) is at least in the area of the overlap with the p-well ( 7 ) completely depleted of charge carriers if no voltage is applied to control gate ( 9 ) and a drain voltage is applied which is smaller than breakdown voltage BV DS of the drain region ( 5 ). 7. LDD-Transistor nach Anspruch 6, dadurch gekennzeichnet, dass der erste LDD-Bereich (22) und gegebenenfalls der zweite LDD- Bereich (26) zumindest im Bereich des Überlapps mit der p-Wanne (7) vollständig an Ladungsträgem verarmt ist, wenn an Steuergate keine Spannung angelegt ist und eine Drain-Spannung von 2 Volt angelegt ist. 7. LDD transistor according to claim 6, characterized in that the first LDD region ( 22 ) and optionally the second LDD region ( 26 ) is completely depleted of charge carriers at least in the region of the overlap with the p-well ( 7 ), when no voltage is applied to the control gate and a drain voltage of 2 volts is applied. 8. Verfahren zur Herstellung eines LDMOS-Transistors gemäß einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ein Standard-CMOS-Prozess verwendet wird, der einen ersten zusätzlichen Implantationsschritt, in welchem der erste LDD-Bereich (22) oder der zweite LDD-Bereich (26) erzeugt wird, und einen zweiten zusätzlichen Implantationsschritt, in welchem entweder die Deckschicht (24) erzeugt wird oder die Deckschicht (24) und der erste LDD-Bereich (22) erzeugt werden, umfasst. 8. A method for producing an LDMOS transistor according to one of the preceding claims, characterized in that a standard CMOS process is used, the first additional implantation step in which the first LDD region ( 22 ) or the second LDD region ( 26 ) and a second additional implantation step, in which either the cover layer ( 24 ) is produced or the cover layer ( 24 ) and the first LDD region ( 22 ) are produced. 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass der erste zusätzliche Implantationsschritt nach der Bildung des Steuergates (9) und vor der Bildung der Gate-Spacer (10) erfolgt und der zweite Implantationsschritt nach der Bildung der Gate-Spacer (10) erfolgt. 9. The method according to claim 8, characterized in that the first additional implantation step takes place after the formation of the control gate ( 9 ) and before the formation of the gate spacers ( 10 ) and the second implantation step takes place after the formation of the gate spacers ( 10 ) , 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass im ersten zusätzliche Implantationsschritt der zweite LDD-Bereich (26) gebildet wird, wobei eine Maske verwendet wird, deren Fenster sich von der Gate-Kante in Richtung auf dem Drain-Bereich (5) erstreckt, wobei ein kleiner Abschnitt des Fensters über den Bereich, in dem die p-Wanne (7) gebildet ist, hinausgeht. 10. The method according to claim 9, characterized in that the second LDD region ( 26 ) is formed in the first additional implantation step, a mask being used, the window of which extends from the gate edge towards the drain region ( 5 ). extends, with a small portion of the window beyond the area in which the p-well ( 7 ) is formed. 11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass der zweite zusätzliche Implantationsschritt ohne Maske durchgeführt wird. 11. The method according to any one of claims 8 to 10, characterized characterized in that the second additional implantation step without Mask is performed. 12. Verfahren nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass die Erzeugung der Deckschicht (24) mit einer Energie und einer Dosis erfolgt, die so gewählt sind, dass der erste LDD- Bereich (22) bei möglichst hoher Leitfähigkeit zumindest in dem Bereich, in welchem er mit der p-Wanne (7) überlappt, bereits bei einer Drain-Spannung von 2 bis 2,5 Volt vollständig an Leitungsträgem verarmt. 12. The method according to any one of claims 8 to 11, characterized in that the generation of the cover layer ( 24 ) is carried out with an energy and a dose which are selected such that the first LDD region ( 22 ) with the highest possible conductivity at least in the area in which it overlaps with the p-well ( 7 ) is already completely depleted of cable carriers at a drain voltage of 2 to 2.5 volts. 13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Dosis der Implantierung bei der Erzeugung der Deckschicht nicht mehr als 8 × 1012 cm-2 beträgt. 13. The method according to claim 12, characterized in that the dose of the implantation in the generation of the cover layer is not more than 8 × 10 12 cm -2 .
DE10140628A 2001-08-17 2001-08-17 Lateral diffusion metal oxide semiconductor transistor for high-frequency power amplification has a source area, a drain area, a control gate and a drift zone stretching between the drain area and the control gate. Ceased DE10140628A1 (en)

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