DE10131624A1

DE10131624A1 - Manufacturing method of semiconductor memory device esp. chain-FeRAM store, involves forming passivation zone and surface zone from this extending mainly vertically in structure

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Publication number: DE10131624A1
Application number: DE10131624A
Authority: DE
Inventors: Rainer Bruchhaus; Gerhard Enders; Walter Hartner; Matthias Kroenke; Thomas Mikolajick; Nicolas Nagel; Michael Roehner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2003-01-23

Abstract

A method for manufacturing a semiconductor memory device, in which a semiconductor substrate (20) a passivation zone (21) and/or a surface zone (20a, 21a) are designed with a CMOS structure. The capacitor device (10-1...10-4) is structured mainly in the horizontally-extending semiconductor substrate or similar of a passivation zone (21) and/or a surface zone from it, at least partly and/or locally structured and mainly vertically formed. A passivation zone (21) and/or a surface zone (20a, 21a) is formed and/or structured at least partly in the arrangement or structure extending in the third dimension for the respective capacitor device (10-1...10-4). An Independent claim is given for a chain-FeRAM store. (B)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Anspruchs 1 sowie eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Anspruchs 15. The invention relates to a method for producing a Semiconductor memory device according to the preamble of Claim 1 and a semiconductor memory device according to the Preamble of claim 15.

Bei modernen Halbleiterspeichereinrichtungen, insbesondere bei Chain-FeRAM-Speichern oder dergleichen, sind im Bereich eines Halbleitersubstrats oder dergleichen und/oder eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon, eine Mehrzahl von Kondensatoreinrichtungen als Speicherelemente in Form einer Kondensatoranordnung vorgesehen. In modern semiconductor memory devices, especially in Chain FeRAM memories or the like are in the range of one Semiconductor substrate or the like and / or one Passivation area and / or a surface area thereof, a A plurality of capacitor devices as storage elements in Form provided a capacitor arrangement.

Zielsetzung der Fortentwicklung moderner Halbleiterspeichertechnologien ist unter anderem die Ausbildung einer möglichst weitgehenden Integrationsdichte. Herkömmliche Halbleiterspeichereinrichtungen, welche Kondensatoreinrichtungen als Speicherelemente verwenden, sind im Hinblick auf die Integrationsdichte dahingehend limitiert, dass die verwendeten Kondensatoreinrichtungen für ihre Funktionsweise als Speicherkondensatoren oder Speicherelemente eine gewisse Mindestgröße und damit eine minimale laterale Ausdehnung nicht unterschreiten sollten. Es ergibt sich somit selbst bei gegebener minimaler Beabstandung herkömmlicher Kondensatoreinrichtungen ein Limit der Flächendichte an Speicherelementen, die nicht unterschritten werden kann. Dabei ist die jeweilige minimale Beabstandung jeweils durch die minimale Strukturgröße der jeweiligen lithografischen Technik gegeben. Objective of the further development of modern Semiconductor memory technologies is, among other things, the formation of a extensive integration density. conventional Semiconductor memory devices, which capacitor devices as Storage elements are used with regard to Integration density limited in that the used Capacitor devices for their functioning as Storage capacitors or storage elements have a certain minimum size and so that it does not fall below a minimum lateral extent should. It therefore results even with a given minimal The spacing of conventional capacitor devices is a limit the areal density of storage elements that are not can be undercut. Here is the respective minimum spacing each by the minimum structure size of the respective given lithographic technology.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung sowie eine Halbleiterspeichereinrichtung anzugeben, bei denen eine besonders hohe Integrationsdichte bei gleichzeitiger Funktionszuverlässigkeit erreicht werden kann. The invention has for its object a method for Manufacture of a semiconductor memory device and a Specify semiconductor memory device in which a particular high integration density with simultaneous Functional reliability can be achieved.

Gelöst wird die Aufgabe zum einen verfahrensmäßig bei einem gattungsgemäßen Verfahren erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1 und zum anderen bei einer gattungsgemäßen Halbleiterspeichereinrichtung erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 15. Vorteilhafte Weiterbildungen der erfindungsgemäßen Halbleiterspeichereinrichtung sowie des erfindungsgemäßen Verfahrens zur Herstellung der erfindungsgemäßen Halbleiterspeichereinrichtung sind jeweils Gegenstand der abhängigen Unteransprüche. The task is solved procedurally for one generic method according to the invention by the characterizing features of claim 1 and the other in one Generic semiconductor memory device according to the invention by the characterizing features of claim 15. Advantageous further developments of the invention Semiconductor memory device and the inventive method for Production of the invention Semiconductor memory devices are the subject of the dependent subclaims.

Beim gattungsgemäßen Verfahren zum Herstellen einer Halbleiterspeichereinrichtung, insbesondere eines Chain-FeRAM- Speichers oder dergleichen wird zunächst ein Halbleitersubstrat oder dergleichen, ein Passivierungsbereich und/oder ein Oberflächenbereich davon mit einer CMOS-Struktur ausgebildet. Diese Anordnung ist grundlegend für die Schaltung der Halbleiterspeichereinrichtung. Ferner wird im Bereich des Halbleitersubstrats oder dergleichen, eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon eine Kondensatoranordnung einer Mehrzahl als Speicherelemente dienender Kondensatoreinrichtungen ausgebildet. In the generic method for producing a Semiconductor memory device, in particular a chain FeRAM Memory or the like is first a Semiconductor substrate or the like, a passivation area and / or Surface area thereof formed with a CMOS structure. This arrangement is fundamental to the circuitry of the Semiconductor memory device. Furthermore, in the area of Semiconductor substrate or the like, a passivation region and / or a surface area thereof Capacitor arrangement of a plurality serving as storage elements Capacitor devices are formed.

Bei dem erfindungsgemäßen Verfahren zum Herstellen einer Halbleiterspeichereinrichtung, insbesondere eines Chain-FeRAM- Speichers, ist es vorgesehen, dass diese gerade in der erfindungsgemäßen Form der Halbleiterspeichereinrichtung ausgebildet wird. In the inventive method for producing a Semiconductor memory device, in particular a chain FeRAM Storage, it is envisaged that this just in the form of semiconductor memory device according to the invention is trained.

Das erfindungsgemäße Herstellungsverfahren sieht vor, dass die Kondensatoreinrichtung jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen, einen Passivierungsbereich und/oder einen Oberflächenbereich davon sich zumindest teilweise und/oder lokal im Wesentlichen vertikal oder senkrecht zum Substrat erstreckend ausgebildet und/oder strukturiert wird. Des Weiteren ist es erfindungsgemäß vorgesehen, dass dadurch insbesondere jeweils eine im Wesentlichen dreidimensionale und/oder eine sich in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende Halbleitersubstrat oder dergleichen und/oder eines Oberflächenbereichs davon zumindest teilweise und/oder lokal im Wesentlichen in die dritte Dimension erstreckende Anordnung oder Struktur für die jeweilige Kondensatoreinrichtung ausgebildet und/oder strukturiert wird. The manufacturing method according to the invention provides that the Capacitor means in relation to each other in particular essentially horizontally extending Semiconductor substrate or the like, a passivation area and / or a surface area thereof at least partially and / or locally essentially vertical or perpendicular to Is formed extending and / or structured substrate. Furthermore, it is provided according to the invention that in particular an essentially three-dimensional one and / or one in relation to, in particular in Essentially horizontally extending semiconductor substrate or the like and / or a surface area thereof at least partially and / or locally essentially in the third Dimension-extending arrangement or structure for the respective Capacitor device is formed and / or structured.

Es ist somit eine grundlegende Idee des erfindungsgemäßen Verfahrens, insbesondere bei einem Chain-FeRAM-Speicher, die jeweiligen Kondensatoreinrichtungen so auszubilden und/oder zu strukturieren, dass sie in Bezug auf die Oberfläche des Halbleitersubstrats oder dergleichen im Wesentlichen sich vertikal erstreckend verlaufen. Dadurch wird erreicht, dass die Integrationsdichte und damit die Fläche des gesamten Zellenfeldes nicht mehr durch den notwendigen Flächenanteil der Elektrodenflächen dominiert wird, sondern letztlich im Wesentlichen durch das Auflösungsvermögen und die Feature Size des Strukturierungsverfahrens beim Ausbilden der Kondensatoranordnungen. Grundsätzlich ist somit die Möglichkeit gegeben, die Feature Size oder minimale laterale Ausdehnung einer Kondensatoreinrichtung an die physikalisch notwendigen Schichtdicken für die Kondensatorelektroden und das Dielektrikum zu orientieren. It is thus a basic idea of the invention Method, especially in a chain FeRAM memory that to form and / or to form respective capacitor devices structure that in relation to the surface of the Semiconductor substrate or the like is substantially vertical extending. This ensures that the Integration density and thus the area of the entire cell field no longer due to the necessary proportion of the area Electrode surfaces is dominated, but ultimately essentially by the resolution and the feature size of the Structuring method when forming the capacitor arrangements. Basically, there is the possibility of the feature Size or minimum lateral extent of one Capacitor device to the physically necessary layer thicknesses for the Orient capacitor electrodes and the dielectric.

Dabei werden eine erste und eine zweite Elektrodeneinrichtung sowie ein im Wesentlichen dazwischen vorgesehenes Dielektrikum der jeweiligen Kondensatoreinrichtung jeweils in Bezug auf das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon zumindest teilweise und/oder lokal sich im Wesentlichen vertikal erstreckend ausgebildet und/oder strukturiert. Dies geschieht derart, dass dabei insbesondere die Abfolge von erster Elektrodeneinrichtung, Dielektrikum und zweiter Elektrodeneinrichtung der jeweiligen Kondensatoreinrichtung in Bezug auf das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon zumindest teilweise und/oder lokal sich im Wesentlichen horizontal erstreckend ausgebildet wird, insbesondere in einer nebeneinanander angeordneten Form im Oberflächenbereich des Halbleitersubstrats und/oder eines Passivierungsbereichs davon. Here, a first and a second electrode device and a dielectric provided essentially in between of the respective capacitor device with respect to that, especially essentially horizontal extending, semiconductor substrate or the like and / or one Passivation area and / or a surface area thereof at least partially and / or locally essentially vertical extending and / or structured. this happens such that in particular the sequence of the first electrode device, Dielectric and second Electrode device of the respective capacitor device in relation to the in particular essentially horizontally extending Semiconductor substrate or the like and / or one Passivation area and / or a surface area thereof at least partially and / or locally essentially horizontally is extended, in particular in one juxtaposed shape in the surface area of the Semiconductor substrate and / or a passivation area thereof.

Vorangehend und nachfolgend ist mit dem Dielektrikum immer das zentrale Dielektrikum des Speicherkondensators/der Kondensatoreinrichtung und/oder das sogenannte Node-Dielektrikum gemeint. Dies ist insbesondere ein Ferroelektrikum (SBT, PZT, . . .), ein Paraelektrikum oder dergleichen. Before and after, that's always the case with the dielectric central dielectric of the storage capacitor / Capacitor device and / or the so-called node dielectric meant. This is in particular a ferroelectric (SBT, PZT, , , .), a paraelectric or the like.

Es ist bevorzugterweise vorgesehen, daß das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder ein Oberflächenbereich davon und insbesondere die CMOS-Struktur durch einen im Wesentlichen obenliegenden und/oder sich im Wesentlichen lateral erstreckenden Passivierungsbereich aus einem im Wesentlichen elektrisch isolierenden Material zumindest teilweise abgedeckt und/oder eingebettet werden. Durch diese Maßnahme wird eine Trennung zwischen dem eigentlichen Halbleitersubstrat und der darin ausgebildeten CMOS-Struktur und der darüber anzuordnenden Kondensatoranordnung geschaffen. It is preferably provided that this, in particular itself essentially horizontally extending semiconductor substrate or the like and / or a surface area thereof and especially the CMOS structure by an essentially overhead and / or essentially lateral extending passivation area from a substantially electrically insulating material at least partially covered and / or embedded. Through this measure, a Separation between the actual semiconductor substrate and the CMOS structure formed therein and above to be arranged capacitor arrangement created.

An definierten Bereichen und/oder an definierten Stellen im Passivierungsbereich werden gemeinsame Ausnehmungen ausgebildet, insbesondere durch einen Ätzprozess oder dergleichen und/oder insbesondere in vom Niveau des Halbleitersubstrats oder dergleichen und/oder eines Oberflächenbereichs davon im Wesentlichen vertikal beabstandeter Art und Weise. At defined areas and / or at defined points in the Passivation area become common recesses formed, in particular by an etching process or the like and / or in particular of the level of the semiconductor substrate or the like and / or a surface area thereof in Essentially vertically spaced fashion.

Dabei werden als definierte Bereiche oder als definierte Stellen insbesondere Bereiche im Wesentlichen zwischen vorgesehenen Kontaktbereichen oder Plugbereichen zur Kontaktierung der Kondensatoranordnung mit der CMOS-Struktur des Halbleitersubstrats oder dergleichen und/oder eines Oberflächenbereichs davon gewählt. Thereby, as defined areas or as defined In particular, essentially put areas between provided contact areas or plug areas for contacting the Capacitor arrangement with the CMOS structure of the Semiconductor substrate or the like and / or a surface area of them chosen.

Es ist vorgesehen, dass die Ausnehmungen vertikal zumindest teilweise bis unter das Niveau der Oberflächenbereiche vorgesehener Plugbereiche oder Kontaktbereiche ausgebildet werden. It is provided that the recesses are vertical at least sometimes below the level of the surface areas provided plug areas or contact areas are formed.

Des Weiteren oder alternativ ist es vorgesehen, dass die Ausnehmungen lateral zumindest teilweise zumindest bis an Randbereiche vorgesehener Plugbereiche oder Kontaktbereiche ausgebildet werden und insbesondere darüber hinaus. Zusätzlich ist es dabei vorgesehen, dass dadurch die Randbereiche der Plugbereiche oder Kontaktbereiche als Randbereiche der ausgebildeten Ausnehmungen vorgesehen werden. Durch diese Maßnahmen wird erreicht, dass die Ränder oder Wände der Plugs gleichzeitig Ränder oder Wände der Ausnehmungen bilden. Dies ist im Hinblick auf die Ausgestaltung der Kontaktierung mit den Elektrodeneinrichtungen besonders vorteilhaft. Furthermore or alternatively, it is provided that the Recesses laterally at least partially at least up to Edge areas of intended plug areas or contact areas be trained and especially beyond. In addition is it is provided that the edge regions of the Plug areas or contact areas as marginal areas of the trained Recesses are provided. Through these measures achieved the edges or walls of the plugs at the same time Form edges or walls of the recesses. This is in view on the design of the contact with the Electrode devices are particularly advantageous.

Nachfolgend wird dann mindestens ein Materialbereich für die Elektrodeneinrichtungen abgeschieden. Dies geschieht insbesondere unter Verwendung mindestens eines im Wesentlichen elektrisch leitfähigen Materials, zum Beispiel eines Metalls, eines Metalloxids und/oder dergleichen. Ferner erfolgt das Abscheiden des Materialbereichs für die Elektrodeneinrichtungen vorzugsweise in konformer Art und Weise, in Form einer zweidimensionalen oder 2D-Abscheidetechnik, in großflächiger und/oder ganzflächiger Art und Weise, wobei insbesondere Randbereiche der Ausnehmungen ausgekleidet und/oder abgedeckt werden. Then at least one material area for the Electrode devices deposited. this happens especially using at least one essentially electrically conductive material, for example a metal, a metal oxide and / or the like. Furthermore, this is done Deposition of the material area for the electrode devices preferably in a compliant manner, in the form of a two-dimensional or 2D separation technology, in large areas and / or over the entire surface, in particular Edge areas of the recesses are lined and / or covered become.

Durch die vorangehend geschilderten Maßnahmen wird somit die Kondensatoranordnung mit der Mehrzahl von Kondensatoreinrichtungen grundlegend vorstrukturiert, wobei inhärent eine Kontaktierung der Elektrodeneinrichtungen der Kondensatoreinrichtungen mit den Plugbereichen und der darunter ausgebildeten CMOS-Struktur sichergestellt wird. Through the measures described above, the Capacitor arrangement with the plurality of Capacitor devices fundamentally pre-structured, inherently one Contacting the electrode devices of the Capacitor devices with the plug areas and the one below CMOS structure is ensured.

Dabei ist eine Trennung der nicht zu kontaktierenden Elektrodeneinrichtungen gegebenenfalls notwendig. Dies wird insbesondere dadurch realisiert, dass zumindest sich im Wesentlichen lateral erstreckende Bereiche des Materialbereichs für die Elektrodeneinrichtungen auf das Niveau abgetragen und entfernt werden, insbesondere durch anisotropes Rückätzen oder dergleichen. There is a separation of those not to be contacted Electrode devices may be necessary. this will in particular realized in that at least essentially laterally extending areas of the material area for the Electrode devices removed to the level and removed are, in particular by anisotropic etching back or like.

Wie bereits erwähnt wurde, ist unter Umständen ein Schutz des Kontaktbereichs oder Plugbereichs zur Kontaktierung der Kondensatoreinrichtungen der Kondensatoranordnung mit der CMOS- Struktur notwendig. Folglich ist es gemäß einer weiteren Ausführungsform des erfindungsgemäßen Herstellungsverfahrens vorgesehen, dass vor dem Aufbringen des Materialbereichs für das die Elektrodeneinrichtung im Bereich der Kontakt- oder Plugbereiche in der CMOS-Struktur zur Verschaltung und/oder Kontaktierung der Kondensatoranordnung im Halbleitersubstrat oder dergleichen jeweils eine im Wesentlichen elektrisch leitfähige Barriereschicht ausgebildet wird, insbesondere durch konformes Abscheiden, insbesondere in mehrschichtiger Form. Dabei ist es ferner vorgesehen, dass dadurch zumindest Randbereiche der Plugbereiche abgedeckt werden, um eine Zwischenschicht als Diffusionsbarriere zwischen den Plugbereichen und den Elektrodeneinrichtungen auszubilden. Des Weiteren ist es dabei vorgesehen, dass beim Abtragen und/oder Entfernen der lateralen Bereiche der Materialschicht der Elektrodeneinrichtungen die sich im Wesentlichen lateral erstreckenden Bereiche der Barriereschicht mit entfernt werden. Dadurch wird verhindert, dass nachfolgend über die elektrisch leitfähige Barriereschicht Kurzschlüsse entstehen können. As already mentioned, protection of the Contact area or plug area for contacting the Capacitor devices of the capacitor arrangement with the CMOS Structure necessary. Hence it is according to another Embodiment of the manufacturing method according to the invention provided that before applying the material area for the the electrode device in the area of the contact or Plug areas in the CMOS structure for interconnection and / or Contacting the capacitor arrangement in the semiconductor substrate or the like an essentially electrically conductive Barrier layer is formed, in particular by compliant Separate, especially in multi-layer form. It is further provided that thereby at least edge areas of the Plug areas to be covered to form an intermediate layer Diffusion barrier between the plug areas and the Train electrode devices. Furthermore, it is there provided that when removing and / or removing the lateral Areas of the material layer of the electrode devices substantially laterally extending regions of the Barrier layer to be removed with. This prevents that subsequently about the electrically conductive Barrier layer short circuits can arise.

Ein weiterer Aspekt des erfindungsgemäßen Verfahrens besteht darin, dass auf lateralen Bodenbereichen oder dergleichen der Ausnehmungen, insbesondere auf der freien Oberfläche des Passivierungsbereichs, jeweils ein Barriere- und/oder Isolationsbereich für das vorzusehende Dielektrikum ausgebildet wird, insbesondere durch spezifisches und/oder anisotropes Abscheiden und/oder insbesondere unter Verwendung mindestens eines im Wesentlichen elektrisch isolierenden Materials. Another aspect of the method according to the invention exists in that on lateral floor areas or the like Recesses, especially on the free surface of the Passivation area, one barrier and / or Isolation area is formed for the dielectric to be provided, especially through specific and / or anisotropic Separate and / or in particular using at least one in Essentially electrically insulating material.

Vorteilhafterweise wird der Barriere- und/oder Isolationsbereich für das Dielektrikum jeweils in mehreren Schichten ausgebildet. Zusätzlich oder alternativ ist es vorgesehen, dass der Barriere- und/oder Isolationsbereich für das Dielektrikum in einem vom Halbleitersubstrat oder dergleichen im Wesentlichen abgewandten obersten Bereich und/oder einem Oberflächenbereich davon jeweils als Nukleationsschicht für das danach aufzubringende Dielektrikum ausgebildet wird. The barrier and / or Isolation area for the dielectric in several layers educated. Additionally or alternatively, it is provided that the barrier and / or insulation area for the dielectric in a from the semiconductor substrate or the like in Substantially facing top area and / or one Surface area thereof as a nucleation layer for the afterwards dielectric to be applied is formed.

Des Weiteren wird bevorzugt, dass - insbesondere auf dem jeweiligen Barriere- und/oder Isolationsbereich für das Dielektrikum - ein Materialbereich für das Dielektrikum abgeschieden wird, insbesondere durch einen zweidimensionalen oder 2D-Abscheidevorgang, in großflächiger, ganzflächiger, und/oder in die Ausnehmungen bis zum Niveau der Oberflächenbereiche des Passivierungsbereichs füllender Form und/oder durch nachfolgendes Polieren bis auf das Niveau der Oberflächenbereiche des Passivierungsbereichs. Furthermore, it is preferred that - in particular on the respective barrier and / or isolation area for the Dielectric - a material area for the dielectric deposited is, in particular by a two-dimensional or 2D deposition process, in large area, full area, and / or in the recesses up to the level of the surface areas of the Passivation area filling form and / or through subsequent polishing to the level of the surface areas of the Passivierungsbereichs.

Nachfolgend können gemäß einer weiteren Ausführungsform des erfindungsgemäßen Herstellungsverfahrens die Materialschicht für das Dielektrikum und/oder das Dielektrikum einem Temperprozess unterzogen werden, insbesondere unter erhöhter Temperatur und/oder in einer definierten Prozessatmosphäre, welche insbesondere Sauerstoff oder dergleichen enthält, und zwar ohne Schädigung der Bereiche unterhalb der Schicht für den Barriere- und/oder Isolationsbereich für das Dielektrikum. According to a further embodiment of the manufacturing process according to the invention the material layer one for the dielectric and / or the dielectric Temper process, especially under elevated Temperature and / or in a defined process atmosphere, which contains in particular oxygen or the like, namely without damaging the areas below the layer for the Barrier and / or isolation area for the dielectric.

Bei der vorrichtungsmäßigen Lösung der Aufgabe ist es vorgesehen, dass die Kondensatoreinrichtung, insbesondere bei einem Chain-FeRAM-Speicher, jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder in Bezug auf einen Passivierungsbereich und/oder einen Oberflächenbereich davon zumindest teilweise und/oder lokal im Wesentlichen vertikal erstreckend ausgebildet ist und dass dadurch insbesondere jeweils eine im Wesentlichen dreidimensionale und/oder eine sich in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen, in Bezug auf einen Passivierungsbereich und/oder einen Oberflächenbereich davon zumindest teilweise und/oder lokal in eine dritte Dimension erstreckende Anordnung oder Struktur für die jeweilige Kondensatoreinrichtung ausgebildet ist. It is with the device-based solution of the task provided that the capacitor device, in particular in a Chain FeRAM memory, each in relation to that, itself in particular essentially horizontally extending Semiconductor substrate or the like and / or in relation to one Passivation area and / or a surface area thereof at least partially and / or locally extending substantially vertically is formed and that in particular one in each Essentially three-dimensional and / or one related to that, in particular, essentially horizontal extending semiconductor substrate or the like, with respect to one Passivation area and / or a surface area thereof at least partially and / or locally in a third dimension extending arrangement or structure for each Capacitor device is formed.

Es ist somit ein Kerngedanke der vorliegenden Erfindung, die Speicherkondensatoren der Kondensatoranordnung der Halbleiterspeichereinrichtung - im Gegensatz zur herkömmlichen Anordnung, bei welcher die Kondensatoreinrichtungen horizontal oder sich lateral erstreckend ausgebildet sind - vertikal auszurichten. Dann nämlich ist die Fläche der jeweiligen Kondensatoreinrichtung nicht durch die Elektrodenflächen bestimmt und gegeben, sondern letztlich durch die jeweiligen Schichtdicken, welche für die Elektrodeneinrichtungen und für das Dielektrikum notwendig sind. Das bedeutet, dass eine weitere Steigerung der Integrationsdichte erreicht werden kann, weil die notwendigen Flächenanteile für die Elektroden und für das Dielektrikum durch die dreidimensionale Strukturierung bereitgestellt werden. It is thus a key concept of the present invention that Storage capacitors of the capacitor array of Semiconductor memory device - in contrast to the conventional one Arrangement in which the capacitor devices are horizontal or are laterally extending - vertical align. Then namely the area of each Capacitor device not determined by the electrode surfaces and given, but ultimately by the respective layer thicknesses, which for the electrode devices and for the Dielectric are necessary. That means a further increase the integration density can be achieved because the necessary areas for the electrodes and for the Dielectric provided by the three-dimensional structuring become.

Dabei weisen die jeweiligen Kondensatoreinrichtungen jeweils eine erste Elektrodeneinrichtung, eine zweite Elektrodeneinrichtung und ein im Wesentlichen dazwischen vorgesehenes Dielektrikum auf. The respective capacitor devices each have a first electrode device, a second Electrode device and one provided essentially in between Dielectric on.

Vorteilhafterweise ist die Kondensatoreinrichtung jeweils als Stackstruktur oder Stapelstruktur ausgebildet oder weist eine solche auf, so dass sich eine besonders kompakte Bauform ergibt, was sich bei einer Offsetstruktur nur in unzureichender Weise realisieren lässt. The capacitor device is advantageously in each case as Stack structure or stack structure formed or has one such on, so that there is a particularly compact design results in what is inadequate with an offset structure Way can be realized.

Es ist insbesondere vorgesehen, dass die Elektrodeneinrichtung und/oder das Dielektrikum der jeweiligen Kondensatoreinrichtung jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen, in Bezug auf einen Isolationsbereich oder Passivierungsbereich und/oder in Bezug auf einen Oberflächenbereich davon zumindest teilweise und/oder lokal sich im Wesentlichen vertikal erstreckend ausgebildet sind. Dabei ist es insbesondere vorgesehen, dass die Abfolge von erster Elektrodeneinrichtung, Dielektrikum und zweiter Elektrodeneinrichtung der jeweiligen Kondensatoreinrichtung in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen, in Bezug auf einen Isolationsbereich oder Passivierungsbereich und/oder in Bezug auf einen Oberflächenbereich davon zumindest teilweise und/oder lokal sich im Wesentlichen horizontal erstreckend ausgebildet ist, insbesondere in nebeneinander angeordneter Form im Oberflächenbereich des Halbleitersubstrats oder dergleichen und/oder eines Isolationsbereichs oder Passivierungsbereichs davon. Gemäß dieser Maßnahme ist es also vorgesehen, dass die Abfolge der Elektrodeneinrichtungen und des Dielektrikums quasi einen Stapel bildet, der senkrecht auf der Oberfläche des Halbleitersubstrats oder des Passivierungsbereichs davon steht, wobei sich die Abfolge, also die Stapelrichtung in horizontaler Richtung erstreckt und die jeweiligen Bereiche, nämlich die ersten und zweiten Elektroden und das dazwischen vorgesehene Dielektrikum, senkrecht verlaufen. In particular, it is provided that the electrode device and / or the dielectric of the respective Capacitor device in each case in relation to, in particular in Essentially horizontally extending, or semiconductor substrate the like, with respect to an isolation area or Passivation area and / or in relation to a surface area thereof at least partially and / or locally essentially are vertically extending. It is special provided that the sequence of the first electrode device, Dielectric and second electrode device of the respective Capacitor device in relation to that, particularly in Essentially horizontally extending, or semiconductor substrate the like, with respect to an isolation area or Passivation area and / or in relation to a surface area at least partially and / or locally essentially horizontally extending, in particular in juxtaposed shape in the surface area of the Semiconductor substrate or the like and / or one Isolation area or passivation area thereof. According to this measure it is therefore envisaged that the sequence of the Electrode devices and the dielectric forms a stack, the perpendicular to the surface of the semiconductor substrate or of the passivation area, whereby the sequence, thus the stacking direction extends in the horizontal direction and the respective areas, namely the first and second electrodes and the dielectric provided between them, vertically run.

Vorteilhafterweise weist das Dielektrikum jeweils ein ferroelektrisches und/oder ein paraelektrisches Material oder dergleichen auf oder ist aus einem solchen gebildet. The dielectric advantageously has one each ferroelectric and / or a paraelectric material or The like on or is formed from such.

Es ist weiterhin bevorzugterweise vorgesehen, dass die Kondensatoranordnung zumindest zum Teil eine verbundene oder Chainstruktur der Kondensatoreinrichtungen aufweist. Diese Form der Verbindung der Kondensatoreinrichtungen und deren Nutzung gemeinsamer Elektrodeneinrichtungen ist besonders platzsparend und unterstützt damit die Ausbildung möglichst hoher Integrationsdichten. It is furthermore preferably provided that the Capacitor arrangement at least partially connected or Has chain structure of the capacitor devices. This form of Connection of the capacitor devices and their use common electrode devices are particularly space-saving and supports the training as high as possible Integration densities.

Gemäß einer weiter bevorzugten Ausführungsform ist es vorgesehen, dass zur Realisierung der oben angesprochenen Chainstruktur zumindest ein Teil der Kondensatoreinrichtungen mit ihrer jeweiligen ersten Elektrodeneinrichtung über ein erstes Kontaktelement mit der ersten Elektrodeneinrichtung einer ersten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung und mit ihrer zweiten Elektrodeneinrichtung über ein zweites Kontaktelement mit der zweiten Elektrodeneinrichtung in der zweiten im Wesentlichen räumlich direkt benachbarten Kondensatoreinrichtung der Kondensatoranordnung kontaktiert ausgebildet ist. According to a further preferred embodiment, it is provided that to implement the above Chain structure with at least some of the capacitor devices respective first electrode device via a first Contact element with the first electrode device of a first essentially directly spatially adjacent Capacitor device and with its second electrode device a second contact element with the second Electrode device in the second essentially spatially direct adjacent capacitor device of the capacitor arrangement is contacted.

Die Kontaktelemente können auch als Kontakt- oder Übergangsbereiche bezeichnet werden. Vorzugsweise bilden dabei die jeweils miteinander kontaktierten ersten Elektrodeneinrichtungen und/oder zweiten Elektrodeneinrichtungen jeweils einen im Wesentlichen einstückigen elektrisch leitfähigen Bereich. Dies kann zum Beispiel dadurch geschehen, dass die jeweiligen kontaktierten Elektrodeneinrichtungen zum Beispiel in Form eines zusammenhängenden Metallbereichs oder dergleichen ausgebildet sind. Andererseits ist es denkbar, dass die miteinander kontaktierten Elektrodeneinrichtungen jeweils separate leitfähige, zum Beispiel metallische, Bereiche bilden, die über ein jeweils vorgesehenes erstes bzw. zweites Kontaktelement miteinander kontaktiert werden. The contact elements can also be used as contact or Transitional areas are called. Preferably form the first electrode devices contacted with each other and / or second electrode devices each in Essentially one-piece electrically conductive area. This can happen, for example, that the respective contacted electrode devices, for example in the form of a coherent metal area or the like are. On the other hand, it is conceivable that those contacted Electrode devices each separate Conductive, for example metallic, form areas over a each provided first and second contact element be contacted with each other.

Zur Kontaktierung und/oder Verschaltung der Kondensatoranordnung und/oder insbesondere der Kondensatoreinrichtungen, insbesondere der Elektrodeneinrichtungen, im Halbleitersubstrat oder dergleichen und/oder in einer Deckschicht oder Passivierungsschicht und/oder in einem Oberflächenbereich davon ist jeweils ein Kontaktbereich oder Plugbereich vorgesehen, welcher jeweils insbesondere mit der jeweiligen Kondensatoreinrichtung, insbesondere mit der jeweiligen Elektrodeneinrichtung davon, im Wesentlichen elektrisch leitend kontaktiert ausgebildet ist. Das bedeutet, dass die der Halbleiterspeichereinrichtung zugrundeliegende Schaltung, zum Beispiel in Form einer CMOS-Struktur, über die jeweiligen Kontaktbereiche oder Plugbereiche mit den Kondensatorelektroden oder Elektrodeneinrichtungen verbunden ist. Dies geschieht zum Beispiel über direkte Kontaktierung der Plugbereiche mit den einzelnen Elektroden oder mit den vorgesehenen ersten bzw. Kontaktelementen, welche die Elektrodeneinrichtungen miteinander verbinden. For contacting and / or connecting the Capacitor arrangement and / or in particular the capacitor devices, especially the electrode devices, in the semiconductor substrate or the like and / or in a cover layer or Passivation layer and / or in a surface area thereof a contact area or plug area is provided, which in particular with each Capacitor device, in particular with the respective Electrode device thereof, essentially electrically contacted is trained. That means that the Circuit underlying semiconductor memory device, for example in Form of a CMOS structure, over the respective contact areas or plug areas with the capacitor electrodes or Electrode devices is connected. For example, this happens by directly contacting the plug areas with the individual Electrodes or with the intended first or Contact elements that interconnect the electrode devices connect.

Es ist vorteilhafterweise ferner vorgesehen, dass die Elektrodeneinrichtungen jeweils im Wesentlichen in einem Bereich in unmittelbarer räumlicher Nachbarschaft zu den Kontaktbereichen oder Plugbereichen angeordnet und/oder ausgebildet sind, insbesondere direkt an diesen anschließend und/oder insbesondere direkt über diesen am Oberflächenbereich des Halbleitersubstrats oder einer Deckschicht oder Passivierungsschicht davon. It is also advantageously provided that the Electrode devices each essentially in an area in immediate spatial proximity to the contact areas or plug areas are arranged and / or designed, in particular directly following this and / or in particular directly over this at the surface area of the Semiconductor substrate or a cover layer or passivation layer thereof.

Es ist bekannt, dass beim Prozessieren und/oder im Betrieb bestimmte Umgebungsbestandteile oder Umgebungsmaterialien benachbarter Schichten oder auch aus der Prozess- oder Betriebsatmosphäre in bestimmte Materialbereiche der Halbleiterspeichereinrichtung hinein diffundieren können. Dies kann gegebenenfalls zu unerwünschten chemischen Umsetzungen oder Reaktionen führen, welche die Struktur und/oder die Funktionsweise bestimmter Bereiche der Halbleiterspeichereinrichtung beeinträchtigen können. Es ist somit vorteilhaft, dass zwischen dem Kontaktbereich und/oder Plugbereich und der jeweiligen Kondensatoreinrichtung, insbesondere der jeweiligen Elektrodeneinrichtung davon, jeweils ein im Wesentlichen elektrisch leitfähiger Barrierebereich vorgesehen ist, insbesondere eine Sauerstoffbarriere oder dergleichen, durch welchen im Betrieb und/oder beim Prozessieren die Diffusion von Umgebungsbestandteilen, insbesondere von Sauerstoff oder dergleichen, zum Kontaktbereich oder Plugbereich hin zumindest reduzierbar ist. It is known that when processing and / or in operation certain environmental components or materials neighboring layers or also from the process or Operating atmosphere in certain material areas of the semiconductor memory device can diffuse into it. This can possibly to undesired chemical reactions or Cause reactions that affect the structure and / or functioning certain areas of the semiconductor memory device can affect. It is therefore advantageous that between the Contact area and / or plug area and the respective Capacitor device, especially the respective one Electrode device thereof, each essentially electrical conductive barrier area is provided, in particular a Oxygen barrier or the like, through which in operation and / or during processing the diffusion of Environmental components, in particular oxygen or the like, for Contact area or plug area is at least reducible.

Das Aufbringen und Strukturieren eines Dielektrikums ist grundsätzlich problematisch, weil eine Vielzahl von Parametern optimiert werden muss, um gewünschte elektrische Eigenschaften für die auszubildenden Kondensatoreinrichtungen zu verwirklichen. The application and structuring of a dielectric is basically problematic because of a variety of parameters must be optimized to achieve desired electrical properties for the capacitor devices to be trained realize.

Entsprechend ist es gemäß einer weiteren vorteilhaften Ausgestaltung der erfindungsgemäßen Halbleiterspeichereinrichtung vorgesehen, dass zwischen dem Dielektrikum und dem Bereich des Halbleitersubstrats oder dergleichen und/oder des Passivierungsbereichs und/oder des Oberflächenbereichs davon ein Barriere- und/oder Isolationsbereich für das Dielektrikum aus einem im Wesentlichen elektrisch isolierenden Material vorgesehen ist. Dieses Material dient zum einen als mechanische Kontaktschicht und Übergangsschicht zwischen der Halbleiteroberfläche oder Passivierungsoberfläche und dem Dielektrikum. Ferner wird weiterhin die elektrische Isolation des Dielektrikums gegenüber dem Halbleitermaterial und/oder dem Passivierungsmaterial gewährleistet, so dass Leckströme weitestgehend vermieden werden. Accordingly, it is advantageous according to another Embodiment of the semiconductor memory device according to the invention provided that between the dielectric and the area of the Semiconductor substrate or the like and / or the Passivation area and / or the surface area thereof Barrier and / or isolation area for the dielectric an essentially electrically insulating material is provided. On the one hand, this material serves as mechanical Contact layer and transition layer between the Semiconductor surface or passivation surface and the dielectric. Furthermore, the electrical insulation of the dielectric continues compared to the semiconductor material and / or Passivation material ensures that leakage currents as far as possible be avoided.

Dabei ist der Barriere- und/oder Isolationsbereich für das Dielektrikum vorteilhafterweise mehrschichtig ausgebildet, um die ihm zugeschriebene Funktionsweise in besonders günstiger Art und Weise zu erreichen. The barrier and / or isolation area for that Dielectric advantageously designed to have multiple layers the mode of operation attributed to him in a particularly favorable manner Way to achieve.

Gemäß einer besonderen Ausführungsform ist es vorgesehen, dass zumindest der dem Dielektrikum zugewandte Bereich oder die entsprechende Schicht des Barriere- und/oder Isolationsbereichs für das Dielektrikum, insbesondere also ein Oberflächenbereich davon, als Nukleationsschicht oder dergleichen ausgebildet ist, um beim Prozessieren und/oder im Betrieb der Halbleiterspeichereinrichtung eine gewünschte Struktur, insbesondere eine Kristallstruktur oder dergleichen, für das Dielektrikum zu unterstützen und/oder zu stabilisieren. Insbesondere kann dabei an einen Kristallwachstumsprozess gedacht werden, der auf dem Oberflächenbereich des Barriere- und/oder Isolationsbereichs für die Dielektrikumsschicht, also der Nukleationsschritt initiiert wird und der durch seine Struktur eine bestimmte Kristallgeometrie oder Kristallausrichtung bei der Entstehung oder bei dem Aufwachsen des Dielektrikumsmaterials steuert und erzwingt. According to a special embodiment, it is provided that at least the area facing the dielectric or the corresponding layer of the barrier and / or Isolation area for the dielectric, in particular a Surface area thereof, as a nucleation layer or the like is trained to process and / or operate the Semiconductor memory device a desired structure, in particular a crystal structure or the like for which Support and / or stabilize the dielectric. In particular, a crystal growth process can be considered be on the surface area of the barrier and / or Isolation area for the dielectric layer, i.e. the Nucleation step is initiated and that by its structure a certain crystal geometry or crystal orientation the emergence or growing up of the Dielectric material controls and enforces.

Weitere Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus den nachstehend aufgeführten Bemerkungen:
Bei der Herstellung ferroelektrischer Kondensatoren für Anwendungen in nichtflüchtigen Halbleiterspeichern hoher Integrationsdichte wird ein ferroelektrisches Material als Dielektrikum zwischen den Elektroden eines Speicherkondensators eingesetzt. Dabei kann es sich um Materialien wie SrBi₂(Ta,Nb)₂O₉ (SBT oder SBTN), Pb(Zr,Ti)O₃ (PZT), oder Bi₄Ti₃O₁₂ (BTO) oder dergleichen oder leichten Abwandlungen handeln. Es können auch paraelektrische Materialien zum Einsatz kommen, zum Beispiel (Ba,Sr)TiO₃ (BST). Further aspects and advantages of the present invention result from the comments listed below:
In the manufacture of ferroelectric capacitors for applications in non-volatile semiconductor memories with a high integration density, a ferroelectric material is used as a dielectric between the electrodes of a storage capacitor. These can be materials such as SrBi ₂ (Ta, Nb) ₂ O ₉ (SBT or SBTN), Pb (Zr, Ti) O ₃ (PZT), or Bi ₄ Ti ₃ O ₁₂ (BTO) or the like or slight modifications act. Paraelectric materials can also be used, for example (Ba, Sr) TiO ₃ (BST).

Da nach dem Abscheiden des Dielektrikums dieses im Hinblick auf seine Kristallstruktur und seine elektromagnetischen Eigenschaften einem Temperprozess unterworfen wird, sollte das Material für die Elektroden hohen Temperaturen in einer sauerstoffhaltigen Atmosphäre widerstehen können. Es bieten sich somit Edelmetalle oder metallische Oxide an. Insbesondere können Pt, Pd, Ir, Rh, Ru, RuO_x, IrO_x, RhO_x, SrRuO₃, LSCO (LaSrCoO_x), Hochtemperatur-(HT)-Supraleiter (YBa₂Cu₃O₇, . . .) oder dergleichen zum Einsatz kommen. Since the dielectric is subjected to a tempering process with regard to its crystal structure and its electromagnetic properties after the dielectric has been deposited, the material for the electrodes should be able to withstand high temperatures in an oxygen-containing atmosphere. There are therefore precious metals or metallic oxides. In particular, Pt, Pd, Ir, Rh, Ru, RuO _x , IrO _x , RhO _x , SrRuO ₃ , LSCO (LaSrCoO _x ), high-temperature (HT) superconductors (YBa ₂ Cu ₃ O ₇ ,...) Or the like are used.

Herkömmliche Halbleiterspeichereinrichtungen und insbesondere ferroelektrische Halbleiterspeicher sind dahingehend nachteilhaft, dass ihre Integrationsdichte maßgeblich durch die Mindestanforderungen im Hinblick auf die Elektrodenflächen limitiert ist. Dies liegt daran, dass die Elektroden in zur Oberfläche des Halbleitersubstrats oder seines Passivierungsbereichs horizontaler Ausrichtung angeordnet werden. Ferner sind dadurch die Elektrodeneinrichtungen der Kondensatoren im Wesentlichen zweidimensional arrangiert. Conventional semiconductor memory devices and in particular ferroelectric semiconductor memories are in this regard disadvantageous that their integration density is largely due to the Minimum requirements with regard to the electrode surfaces is limited. This is because the electrodes are in Surface of the semiconductor substrate or its Passivation area to be arranged horizontally. Furthermore are thereby the electrode devices of the capacitors in Arranged essentially in two dimensions.

Grundgedanke der vorliegenden Erfindung ist die Ausbildung einer dreidimensionalen und/oder vertikalen Struktur für ferroelektrische Speicherkondensatoren für FeRAM-Speicherbausteine insbesondere vom verketteten oder Chain-Typ. The basic idea of the present invention is training a three-dimensional and / or vertical structure for ferroelectric storage capacitors for FeRAM memory devices especially of the chained or chain type.

Vertikal bedeutet dabei, dass die Elektroden der Speicherkondensatoren in oder zum Ferroelektrikum vertikal oder vertikal verlaufend angeordnet werden. Ein dreidimensionaler, vertikaler Kondensator ist einfach zu verkleinern, da hier ausschließlich die physikalisch minimal einzuhaltenden Schichtdicken für die Integrationsdichte limitierend sind. Ein vertikal angeordneter Speicherkondensator benötigt deshalb besonders wenig Platz auf der Oberfläche des Halbleitersubstrats. Eine 4F²-Zelle ist somit beim Chain-Konzept mit vertikalem, dreidimensionalem Kondensator denkbar. Vertical here means that the electrodes of the storage capacitors are arranged vertically or vertically in or relative to the ferroelectric. A three-dimensional, vertical capacitor is easy to downsize, since only the layer thicknesses that are to be physically kept to a minimum are limiting for the integration density. A vertically arranged storage capacitor therefore requires particularly little space on the surface of the semiconductor substrate. A 4F ² cell is therefore conceivable in the chain concept with a vertical, three-dimensional capacitor.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert. The invention is described below on the basis of a schematic Drawing based on preferred embodiments explained in more detail.

Fig. 1-5 zeigen in schematischer und geschnittener Seitenansicht verschiedene Zwischenstufen bei der erfindungsgemäßen Herstellung einer erfindungsgemäßen Halbleiterspeichereinrichtung. Fig. 1-5 show in schematic and sectional side view of various intermediates in the present invention of manufacturing a semiconductor memory device according to the invention.

Die in den Fig. 1-5 in schematischer und geschnittener Seitenansicht gezeigten Zwischenstufen bei der Herstellung einer erfindungsgemäßen Halbleiterspeichereinrichtung mittels einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens werden gleiche oder gleich wirkende Elemente der Bereiche mit identischen Bezugszeichen bezeichnet, und ihre Beschreibung wird im Detail nicht für jede Figur einzeln wiederholt. The intermediate stages shown in FIGS. 1-5 in a schematic and sectional side view in the production of a semiconductor memory device according to the invention by means of an embodiment of the production method according to the invention, the same or equivalent elements of the areas are designated with identical reference numerals, and their description is not described in detail for each figure repeated individually.

Ausgangspunkt beim Aufbau der erfindungsgemäßen Halbleiterschaltungseinrichtung 1 gemäß dem erfindungsgemäßen Herstellungsverfahren ist die in Fig. 1 in seitlicher Querschnittsansicht gezeigte Anordnung. The starting point in the construction of the semiconductor circuit device 1 according to the invention in accordance with the manufacturing method according to the invention is the arrangement shown in FIG. 1 in a lateral cross-sectional view.

In einem eigentlichen Halbleitersubstrat 20 wird in einem Vorprozess eine CMOS-Struktur ausgebildet, welche der Verschaltung der Halbleiterspeichereinrichtung 1 dient. In einem Oberflächenbereich 20a des Halbleitersubstrats 20 sind zur Auswahl der auszubildenden Speicherzellen, d. h. zur Ansteuerung der entsprechend auszubildenden Speicherkondensatoren 10-1, . . ., 10-4, Auswahltransistoreinrichtungen T1 bis T4 vorgesehen. Diese werden gebildet von im Oberflächenbereich 20a des Halbleitersubstrats 20 angeordneten Source/Drain-Bereichen SD. Dabei sind benachbarte Source/Drain-Bereiche SD voneinander beabstandet angeordnet und durch einen Zwischenbereich 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 voneinander getrennt. In a preliminary process, a CMOS structure is formed in an actual semiconductor substrate 20 , which is used to connect the semiconductor memory device 1 . In a surface area 20 a of the semiconductor substrate 20 are for the selection of the memory cells to be formed, ie for the control of the memory capacitors 10-1 to be formed accordingly. , ., 10-4 , selection transistor devices T1 to T4 are provided. These are formed by source / drain regions SD arranged in the surface region 20 a of the semiconductor substrate 20 . In this case, adjacent source / drain regions SD are arranged at a distance from one another and separated from one another by an intermediate region 20 b in the surface region 20 a of the semiconductor substrate 20 .

Oberhalb der Zwischenbereiche 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 verlaufen über Gateoxidbereiche G elektrisch isoliert im Wesentlichen elektrisch leitfähige Wortleitungen WL. Über die Wortleitungen WL werden die dadurch als Gate fungierenden Gateoxidbereiche G der einzelnen Auswahltransistoreinrichtungen T1 bis T4 angesteuert. Oberhalb der Source/Drain-Bereiche SD, das heißt, sich vom Oberflächenbereich 20a aus erstreckend, sind sogenannte Kontaktbereiche, Plugbereiche oder Plugs P aus im Wesentlichen elektrisch leitenden Material vorgesehen. Die Plugs P stehen in im Wesentlichen elektrisch leitendem Kontakt mit den Source/Drain- Bereichen SD. Above the intermediate regions 20 b in the surface region 20 a of the semiconductor substrate 20 , electrically conductive word lines WL run in an electrically insulated manner over gate oxide regions G. The gate oxide regions G of the individual selection transistor devices T1 to T4, which thereby act as a gate, are controlled via the word lines WL. So-called contact areas, plug areas or plugs P made of essentially electrically conductive material are provided above the source / drain areas SD, that is to say extending from the surface area 20 a. The plugs P are in essentially electrically conductive contact with the source / drain regions SD.

Die Wortleitungen WL, die Gateoxidbereiche G sowie die Plugs P sind in einen Passivierungsbereich 21 eingebettet, der zum Beispiel aus einem Siliziumoxid gebildet ist. Dem Oberflächenbereich 20a des eigentlichen Halbleitersubstrats 20 gegenüberliegend befindet sich der Oberflächenbereich 21a des Passivierungsbereichs 21. Somit erstrecken sich die Plugs P vom Oberflächenbereich 20a, nämlich mit den Source/Drain-Bereichen SD in elektrisch schaltendem Kontakt stehend, mit ihrem eigenen Oberflächenbereich Pa bis zum Oberflächenbereich 21a des Passivierungsbereichs 21. The word lines WL, the gate oxide regions G and the plugs P are embedded in a passivation region 21 , which is formed, for example, from a silicon oxide. The surface region 21 a of the passivation region 21 is located opposite the surface region 20 a of the actual semiconductor substrate 20 . Thus, the plugs P extend from the surface region 20 a, namely in electrically switching contact with the source / drain regions SD, with their own surface region Pa to the surface region 21 a of the passivation region 21 .

Die in Fig. 1 gezeigte Anordnung und Struktur kann mit Standardverfahren, wie sie im Stand der Technik bekannt sind, ausgebildet werden. The arrangement and structure shown in FIG. 1 can be formed using standard methods as are known in the prior art.

Von der in Fig. 1 in seitlicher Querschnittsansicht gezeigten Grundstruktur ausgehend, wird erfindungsgemäß wie folgt verfahren, um die erfindungsgemäße Halbleiterspeichereinrichtung 1 auszubilden:
Zunächst wird im Rahmen eines im Wesentlichen anisotropen, also gerichteten Ätzprozesses oder Lithografieschritts eine Mehrzahl von Ausnehmungen 22 im Passivierungsbereich 21 des Halbleitersubstrats 20 ausgebildet. Die Ausnehmungen 22 werden an definierten Stellen K zwischen den Plugbereichen P und oberhalb der Wortleitungen WL und Gatebereiche G ausgebildet. Die Ausnehmungen 22 erstrecken sich dabei in vertikaler Richtung ausgehend von der Oberfläche 21a des Passivierungsbereichs 21 bis unter das Niveau der Oberfläche Pa der Plugbereiche P. In lateraler Richtung werden dabei zumindest die Wandbereiche oder Randbereiche Pb der Plugbereiche P zum Teil mit abgetragen, so dass zurückgezogene und neue Randbereiche oder Wandbereiche Pb' entstehen, die ihrerseits die Randbereiche 22b der ausgebildeten Ausnehmungen 22 bilden. Die Ausnehmungen 22 sind somit an den Seiten durch die Randbereiche 22b oder Randbereiche Pb der Plugs P und nach unten durch die Bodenbereiche 22a auf der freien Oberfläche des Passivierungsbereichs 21 begrenzt und ansonsten nach oben hin offen. Starting from the basic structure shown in a lateral cross-sectional view in FIG. 1, the procedure according to the invention is as follows to form the semiconductor memory device 1 according to the invention:
First of all, a plurality of recesses 22 are formed in the passivation region 21 of the semiconductor substrate 20 as part of an essentially anisotropic, that is, directed etching process or lithography step. The recesses 22 are formed at defined points K between the plug areas P and above the word lines WL and gate areas G. The recesses 22 extend in the vertical direction from the surface 21 a of the passivation area 21 to below the level of the surface Pa of the plug areas P. In the lateral direction, at least the wall areas or edge areas Pb of the plug areas P are partially removed, so that retracted and new edge portions or wall portions Pb 'are formed, in turn, the edge portions 22 b of the recesses 22 formed form. The recesses 22 are thus delimited at the sides by the edge portions 22 b or edge portions of the plugs P Pb and down through the bottom portions 22 a on the free surface of the Passivierungsbereichs 21 and otherwise open at the top.

Diese Zwischenstufe des erfindungsgemäßen Verfahrens ist in Fig. 2 gezeigt. Im Übergang zur Fig. 3 wird dann ein Materialbereich 26 für die auszubildenden Elektroden 14 und 18 in zweidimensionaler, ganzflächiger und konformer Art und Weise auf der vorstrukturierten Oberflächenfolge 22b, Pb', 21a abgeschieden, so dass das Material der Materialschicht 26 für die Elektroden 14 und 18 der Kontur folgt, die durch die Flächen 22a, Pb', 21a im Wesentlichen gebildet wird. Auf diese Art und Weise werden Materialabschnitte 26b in lateraler Richtung und 26c in im Wesentlichen vertikaler Richtung auf der Oberflächenkontur ausgebildet. This intermediate stage of the method according to the invention is shown in FIG. 2. In the transition to Fig. 3, a region of material is then 26 b to be formed electrodes 14 and 18 in two-dimensional, full-surface and conformal manner on the prestructured surface resulted in 22, Pb ', deposited 21a, so that the material of the material layer 26 for the electrodes 14 and 18 follow the contour which is essentially formed by the surfaces 22 a, Pb ', 21a. In this way, material sections 26 b are formed on the surface contour in the lateral direction and 26 c in a substantially vertical direction.

Zur Trennung der leitfähigen Bereiche 26c voneinander wird in einem anisotropen Ätzvorgang die konform ausgebildete Materialschicht 26 derart rückgeätzt, dass die Bodenbereiche 22a der Ausnehmungen 22 sowie die Oberflächenbereiche 21a des Passivierungsbereichs 21 auf der Oberfläche Pa der Plugs P vom leitfähigen Material der Schicht 26 befreit sind, d. h., es werden die lateralen Materialbereiche 26b vollständig entfernt, und die vertikal verlaufenden Materialbereiche 26c bleiben als erste Elektroden 14 und zweite Elektroden 18, die über Kontaktelemente 11-1 und 11-2 miteinander elektrisch leitend verbunden sind, bestehen. Diese Kontaktelemente 11-1 und 11-2 sind in dem in den Fig. 1 bis 4 gezeigten Ausführungsbeispiel als integrale Bestandteile der Plugs P ausgebildet. To separate the conductive regions 26 c from one another, the conformally formed material layer 26 is etched back in an anisotropic etching process in such a way that the bottom regions 22 a of the recesses 22 and the surface regions 21 a of the passivation region 21 on the surface Pa of the plugs P from the conductive material of the layer 26 are freed, that is, the lateral material areas 26 b are completely removed, and the vertically extending material areas 26 c remain as first electrodes 14 and second electrodes 18 , which are electrically conductively connected to one another via contact elements 11-1 and 11-2 . These contact elements 11-1 and 11-2 are formed in the exemplary embodiment shown in FIGS. 1 to 4 as integral components of the plugs P.

Fig. 4 zeigt diesen Zwischenzustand, bei welchem die ersten und zweiten Elektroden 14 bzw. 18 jeweils voneinander getrennt ausgebildet sind. Fig. 4 this intermediate state, wherein the first and second electrodes 14 and 18 is in each case are formed separately from each other.

Ausgehend von dem in Fig. 4 gezeigten Zwischenzustand werden die freigebliebenen Ausnehmungen 22 mit einem entsprechenden Dielektrikum 16, vorzugsweise einem Ferroelektrikum, gefüllt. Dies kann dadurch erfolgen, dass der vorstrukturierte Oberflächenbereich in einem im Wesentlichen großflächigen oder ganzflächigen oder 2D-Abscheideverfahren mit einer entsprechenden Materialschicht überzogen wird, so dass insbesondere die Ausnehmungen 22 zwischen den ersten und zweiten Elektroden 14 und 18 über das Niveau des Oberflächenbereichs 21a des Passivierungsbereichs 21 hinaus aufgefüllt werden. Anschließend würde dann ein Polierschritt mit Stopp auf dem Niveau des Oberflächenbereichs 21a des Passivierungsbereichs 21 durchgeführt. Starting from the intermediate state shown in FIG. 4, the recesses 22 which are left free are filled with a corresponding dielectric 16 , preferably a ferroelectric. This can be done by covering the pre-structured surface area with an appropriate material layer in an essentially large-area or full-area or 2D deposition process, so that in particular the recesses 22 between the first and second electrodes 14 and 18 are above the level of the surface area 21a of the Passivation area 21 can also be filled. Then a polishing step with a stop would be carried out at the level of the surface area 21 a of the passivation area 21 .

Diese Zwischenstufe des Ausführungsbeispiels des erfindungsgemäßen Herstellungsverfahrens ist in Fig. 5 gezeigt. Gegebenenfalls schließen sich dann noch Abscheidevorgänge im Hinblick auf weitere Passivierungs- und/oder Kontaktschichten an. This intermediate stage of the exemplary embodiment of the manufacturing method according to the invention is shown in FIG. 5. If necessary, deposition processes then follow with regard to further passivation and / or contact layers.

Ein weiterer wesentlicher Aspekt der vorliegenden Erfindung ist, dass ein entsprechendes Dielektrikumsmaterial, insbesondere ein Ferroelektrikum, durch eine zugrundeliegende Schicht in seiner Kristallisation beeinflusst werden kann und somit in seinen Kristalleigenschaften in gewünschter Art und Weise aufgebaut werden kann. Insbesondere hat sich durch entsprechende Oberflächenstrukturanalysen und spektroskopische Untersuchungen gezeigt, dass zum Beispiel PZT auf Al₂O₃ in [111]-Richtung kristallisiert. Insgesamt ergibt sich eine Identifizierung des Materialsystems Al₂O₃/PZT als Materialsystem für ein vertikales Chain-FeRAM-Kondensatorkonzept. Another essential aspect of the present invention is that a corresponding dielectric material, in particular a ferroelectric, can be influenced in its crystallization by an underlying layer and thus its crystal properties can be built up in the desired manner. In particular, corresponding surface structure analyzes and spectroscopic investigations have shown that, for example, PZT crystallizes on Al ₂ O ₃ in the [111] direction. Overall, the material system Al ₂ O ₃ / PZT is identified as a material system for a vertical chain FeRAM capacitor concept.

Die Strukturierung der Barriereschichten, insbesondere mit Hilfe einer Schüsselstruktur oder dergleichen, ergibt eine besonders vorteilhafte Prozessabfolge. Alternativ kann die gleiche vorteilhafte Ausgestaltung erreicht werden, durch einen Recess-Prozess mit Arc oder mit Fotolack: Dabei wird zunächst ein Recess oder eine Ausnehmung im bereits fertiggestellten Plugbereich ausgebildet. Danach wird eine TiN-Schicht durch Sputtern aufgebracht. Es folgt nachfolgend die Abscheidung eines Resists und die weitere Ausbildung einer Ausnehmung oder eines Recesses. Anschließend folgt der TiN-Recess. Dann wird der Resist entfernt und es folgt das Abscheiden zum Beispiel von Iridium durch Sputtern und ein nachfolgender Planarisierungsschritt durch CMP. The structuring of the barrier layers, especially with Using a bowl structure or the like gives one particularly advantageous process sequence. Alternatively, the same advantageous embodiment can be achieved by a Recess process with Arc or with photoresist: First of all a recess or a recess in the already completed Plug area trained. Then a TiN layer is passed through Sputtering applied. The separation follows below a resist and the further formation of a recess or of a recess. The TiN-Recess follows. Then it will be the resist is removed and deposition follows, for example of iridium by sputtering and a subsequent one Planarization step through CMP.

Es können auch drei Barriereschichten in einer vertikalen Kondensatoranordnung vergraben werden. Dabei ist die Materialkombination für die Barrieren, die Elektrode und die Ferroelektrika unterschiedlich, je nachdem ob keine, eine, zwei oder drei Barriereschichten ausgebildet werden sollen. There can also be three barrier layers in a vertical Capacitor arrangement to be buried. Here is the Material combination for the barriers, the electrode and the Ferroelectrics differ depending on whether none, one, two or three barrier layers are to be formed.

In Bezug auf die Strukturierung des Dielektrikums, insbesondere des Ferroelektrikums, ergeben sich die folgenden Besonderheiten: Insbesondere im Hinblick auf 4F²-8F²-Flächen treten beim Ätzen hohe Aspektverhältnisse auf. Wichtig ist dabei, dass durch das zweifache Ätzen der ferroelektrischen Strukturen die Elektroden nicht kurzgeschlossen werden und auch zu keiner Zeit freistehende ferroelektrische Strukturen auftreten, welche eventuell in ihrer Struktur nicht beständig sind und umfallen könnten. With regard to the structuring of the dielectric, in particular the ferroelectric, the following peculiarities arise: In particular with regard to 4F ² -8F ² surfaces, high aspect ratios occur during the etching. It is important that the electrodes are not short-circuited due to the double etching of the ferroelectric structures and that free-standing ferroelectric structures do not occur at any time, which structures may not be stable and could fall over.

Eine mögliche Vorgehensweise beim Strukturieren des Dielektrikums, insbesondere des Ferroelektrikums, sei wie folgt skizziert:
Nach dem groß- oder ganzflächigen Abscheiden der Al₂O₃-Barriere sowie des Ferroelektrikums, zum Beispiel in Form von PZT, wird in einem ersten Strukturierungsschritt ein Ätzvorgang ausgeführt, um Bereiche vertikal bis zu den TiN/Ir-Barrieren oberhalb der Plugbereiche zu öffnen. Danach folgt eine nasschemische Reinigung, insbesondere der PZT-Bereiche. Es ergeben sich dabei nahezu vertikale Ätzprofile, zum Beispiel bei einer Pt/PZT-Ätzung von 83-86°. Ferner wird eine gute Selektivität der Oxidmaske von mehr als 0,7 : 1 bereitgestellt. A possible procedure for structuring the dielectric, in particular the ferroelectric, is outlined as follows:
After the large or full-surface deposition of the Al ₂ O ₃ barrier and the ferroelectric, for example in the form of PZT, an etching process is carried out in a first structuring step in order to open areas vertically up to the TiN / Ir barriers above the plug areas , This is followed by wet chemical cleaning, especially in the PZT areas. This results in almost vertical etching profiles, for example with a Pt / PZT etching of 83-86 °. Furthermore, a good selectivity of the oxide mask of more than 0.7: 1 is provided.

Nachfolgend wird das Elektrodenmaterial, zum Beispiel IrO₂, derart abgeschieden, dass die Ausnehmungen zwischen den PZT- Bereichen mit Kontakt zu den Plugs gefüllt werden. Dies kann vorzugsweise durch ein MOCVD-Verfahren oder dergleichen geschehen, vorzugsweise in zweidimensionaler, großflächiger oder ganzflächiger Form. Gegebenenfalls wird nachfolgend mit Stopp auf der Oberfläche des PZT-Bereichs planarisiert, vorzugsweise durch ein CMP-Verfahren. Alternativ ist auch ein Strukturieren durch einen Ätzprozess denkbar. Dann erfolgt noch ein Annealschritt. The electrode material, for example IrO ₂ , is subsequently deposited in such a way that the recesses between the PZT regions are filled with contact with the plugs. This can preferably be done by an MOCVD method or the like, preferably in two-dimensional, large-area or full-area form. If necessary, planarization is then carried out with a stop on the surface of the PZT region, preferably by a CMP method. Alternatively, structuring by an etching process is also conceivable. Then there is an anneal step.

Zur elektrischen Trennung der einzelnen Kondensatoren wird dann wie folgt vorgegangen: Es folgt zunächst ein Ätzschritt in Bezug auf die PZT-Bereiche. Es schließt sich ein nasschemischer Reinigungsschritt der PZT-Bereiche an. Dann wird eine Passivierungsschicht, vorzugsweise aus Al₂O₃, ausgebildet. Diese Al₂O₃-Schicht dient als Wasserstoffbarriere und auch als Barriere gegen die Ausbildung von Pb-Silikaten. The electrical separation of the individual capacitors is then carried out as follows: An etching step with respect to the PZT regions follows first. This is followed by a wet chemical cleaning step in the PZT areas. Then a passivation layer, preferably made of Al ₂ O ₃ , is formed. This Al ₂ O ₃ layer serves as a hydrogen barrier and also as a barrier against the formation of Pb silicates.

Ein weiterer Kerngedanke der vorliegenden Erfindung ist dabei die gegebenenfalls vorzusehende Abdeckung der vertikalen Chain-FeRAM-Kondensatorstrukturen mit Al₂O₃. Diese Schicht dient, wie eben bereits erwähnt wurde, als Wasserstoffbarriere und als Pb-Silikatformierungsblocker. Bezugszeichenliste 1 Halbleiterspeichereinrichtung
2 Kondensatoranordnung
10-1 Kondensatoreinrichtung
10-2 Kondensatoreinrichtung
10-3 Kondensatoreinrichtung
10-4 Kondensatoreinrichtung
11-1, 11-2 Kontaktelement/Kontaktbereich
14 erste Elektrodeneinrichtung
16 Dielektrikum
16a Oberflächenbereich
18 zweite Elektrodeneinrichtung
20 Halbleitersubstrat
20a Oberflächenbereich
20b Zwischenbereich
21 Passivierungsschicht, Isolationsschicht, -bereich
21a Oberflächenbereich
22 Ausnehmung
22a Bodenbereich
22b Randbereich
26 Materialschicht für Elektrodeneinrichtungen
26a Oberflächenbereich
26b lateraler Bereich
26c vertikaler Bereich
G Gateoxidbereich
K definierte Stelle, Bereich
P Kontaktbereich, Plugbereich
Pa Oberflächenbereich
Pb Randbereich
SD Source-/Drainbereich
T1-T4 Transistoreinrichtung, Auswahltransistor
WL Wortleitung
Another key concept of the present invention is the possible provision of covering the vertical chain FeRAM capacitor structures with Al ₂ O ₃ . As already mentioned, this layer serves as a hydrogen barrier and as a Pb silicate formation blocker. REFERENCE SIGNS LIST 1 semiconductor memory device
2 capacitor arrangement
10-1 capacitor device
10-2 capacitor device
10-3 capacitor device
10-4 capacitor device
11-1 , 11-2 contact element / contact area
14 first electrode device
16 dielectric
16 a surface area
18 second electrode device
20 semiconductor substrate
20 a surface area
20 b intermediate area
21 passivation layer, insulation layer, region
21 a surface area
22 recess
22 a floor area
22 b edge area
26 Material layer for electrode devices
26 a surface area
26 b lateral area
26 c vertical area
G gate oxide region
K defined position, area
P contact area, plug area
Pa surface area
Pb edge area
SD source / drain area
T1-T4 transistor device, selection transistor
WL word line

Claims

1. Method for producing a semiconductor memory device, in particular a chain FeRAM memory or the like,
in which a semiconductor substrate ( 20 ) or the like, a passivation region ( 21 ) and / or a surface region ( 20 a, 21 a) thereof are formed with a CMOS structure and
in which in the area of the semiconductor substrate ( 20 ) or the like, a passivation area ( 21 ) and / or a surface area ( 20 a, 21 a) thereof a capacitor arrangement ( 2 ) of a plurality of capacitor devices ( 10-1 , .... 10-4 ) is formed,
characterized by
that the capacitor device ( 10-1 , .. , 10-4 ) has a passivation area ( 21 ) and / or a surface area ( 20 a, 21. ) in relation to the semiconductor substrate ( 20 ) or the like, which extends in particular essentially horizontally a) each of which is at least partially and / or locally substantially vertically extending and / or structured; and
that in this way in each case an essentially three-dimensional and / or a passivation region ( 21 ) and / or a surface region ( 20 a, 21 a) thereof with respect to the, in particular essentially horizontally extending, semiconductor substrate ( 20 ) or the like An arrangement or structure for the respective capacitor device ( 10-1 , ... 10-4 ) which extends at least partially and / or locally essentially into the third dimension is formed and / or structured.

2. The method according to claim 1, characterized in that
that a first and a second electrode device ( 14 , 18 ) as well as a dielectric ( 16 ) of a respective capacitor arrangement ( 10-1 , ... , 10-4 ) provided essentially in between each with respect to the, in particular essentially horizontally extending , Semiconductor substrate ( 20 ) or the like, the passivation region ( 21 ) and / or a surface region ( 20 a, 21 a) thereof is at least partially and / or locally essentially vertically extending and / or structured, and
that in particular the sequence of the first electrode device ( 14 ), dielectric ( 16 ) and second electrode device ( 18 ) of the respective capacitor device ( 10-1 , ... 10-4 ) with respect to the, in particular essentially horizontally extending, Semiconductor substrate ( 20 ) or the like, a passivation area ( 21 ) and / or a surface area ( 20 a, 21 a) thereof is at least partially and / or locally essentially horizontally extending, in particular in a juxtaposed form in the surface area ( 20 a, 21 a) of the semiconductor substrate ( 20 ) and / or a passivation region ( 21 ) thereof.

3. The method according to any one of the preceding claims, characterized in that the, in particular substantially horizontally extending, semiconductor substrate ( 20 ) or the like and / or a surface area ( 20 a) thereof and in particular the CMOS structure by a substantially overhead and / or passivation area ( 21 ) which extends essentially laterally and is at least partially covered and / or embedded from an essentially electrically insulating material.

4. The method according to any one of the preceding claims, characterized in that recesses ( 22 ) are formed in defined areas or at defined points (K) in the passivation area ( 21 ), in particular by an etching process or the like and / or in particular in the level ( 20 a) of the semiconductor substrate ( 20 ) or the like and / or a surface region ( 20 a) thereof in a substantially vertically spaced manner.

5. The method according to claim 4, characterized in that as defined areas and / or as defined locations (K) areas essentially between the provided contact areas or plug areas (P) for contacting the capacitor arrangement ( 2 ) with the CMOS structure of the semiconductor substrate ( 20 ) or the like and / or a surface area ( 20 a) thereof can be selected.

6. The method according to any one of the preceding claims, characterized in that the recesses ( 22 ) are formed vertically at least partially below the level of the surface areas (Pa) provided plug areas (P) or contact areas.

7. The method according to any one of the preceding claims, characterized in that
that the recesses ( 22 ) are formed laterally, at least partially, at least up to edge regions (Pb) of plug regions (P) or contact regions, in particular beyond, and
in that the edge regions (Pb, Pb ') of the plug regions (P) are provided as edge regions ( 22 b) of the recesses ( 22 ) formed.

8. The method according to any one of claims 4 to 7, characterized in that at least one material region ( 26 ) for the electrode devices ( 14 , 18 ) is deposited, in particular from at least one electrically conductive material, for example a metal, metal oxide and / or the like and / or in particular in a compliant manner, in the form of a two-dimensional or 2D deposition method, in a large-area and / or full-area manner, in particular edge regions ( 22 b) of the recesses being lined and / or covered.

9. The method according to claim 8, characterized in that, in particular for the separation of electrode devices ( 14 , 18 ) not to be contacted, at least substantially laterally extending areas ( 26 b) of the material area ( 26 ) for the electrode devices ( 14 , 18 ) are removed and removed, especially by anisotropic etching back or the like.

10. The method according to any one of the preceding claims, characterized in that
that before the application of the material area ( 26 ) for the electrode devices ( 14 , 18 ) in the area of the contact or plug areas (P) for connecting and / or contacting the capacitor arrangement ( 2 ) with the CMOS structure in the semiconductor structure ( 20 ) or the like in each case an essentially electrically conductive barrier layer ( 12 ) is formed, in particular by conformal deposition, in particular in a multi-layer form,
that at least edge areas (Pb, Pb ') of the plug areas (P) are thereby covered in order to form an intermediate layer as a diffusion barrier between the respective plug area (P) and the electrode devices ( 16 , 18 ), and
that when removing / removing the lateral areas ( 26 b) of the material layer ( 26 ) for the electrode devices ( 14 , 18 ), the essentially laterally extending areas of the barrier layer ( 12 ) are also removed.

11. The method according to any one of claims 9 or 10, characterized in that on lateral bottom areas ( 22 a) of the recesses ( 22 ), in particular on the free surface of the passivation area ( 21 ), each have a barrier and / or isolation area for the to be provided Dielectric ( 16 ) is formed, in particular by specific and / or anisotropic deposition and / or in particular using at least one essentially electrically insulating material.

12. The method according to claim 11, characterized in
that the barrier and / or insulation area for the dielectric ( 16 ) is in each case formed in several layers and / or
that the barrier and / or insulation area for the dielectric ( 16 ) is formed in an uppermost area essentially facing away from the semiconductor substrate ( 20 ) and / or a surface area thereof as a nucleation layer or the like for the dielectric ( 16 ) to be applied thereafter.

13. The method according to any one of claims 11 or 12, characterized in that - in particular on the respective barrier and / or insulation area for the dielectric ( 16 ) - a material area ( 24 ) for the dielectric ( 16 ) is deposited, in particular by two-dimensional or 2D deposition, in large-area, full-area and / or the recesses ( 22 ) to the level of the surface areas ( 21 a) of the passivation area ( 21 ) filling shape and / or by subsequent polishing to the level of the surface areas ( 21 a) of the Passivation area ( 21 ).

14. The method according to claim 13, characterized in that the material layer ( 24 ) for the dielectric ( 16 ) and / or the dielectric ( 16 ) is subjected to an annealing process, in particular under elevated temperature and / or in particular in a defined process atmosphere, which preferably Contains oxygen or the like.

15. Semiconductor memory device, in particular chain FeRAM memory or the like, which is produced in particular according to the method according to one of claims 1 to 14 and in which in particular in the region of a semiconductor substrate ( 20 ) or the like, a passivation region ( 21 ) and / or one Surface area ( 20 a) of which at least one capacitor arrangement ( 2 ) with a plurality of capacitor devices ( 10-1 , ... 10-4 ) is provided as storage elements, characterized in that
that the capacitor device ( 10-1 , .. , 10-4 ) has a passivation region ( 21 , 22 ) and / or a surface region ( 20. ) in each case with respect to the semiconductor substrate ( 20 ) or the like, in particular essentially horizontally extending a) at least partially and / or locally substantially vertically extending, and
that thereby in particular in each case an essentially three-dimensional and / or a passivation region ( 21 , 22 ) and / or a surface region ( 20 a) with respect to the, in particular essentially horizontally extending, semiconductor substrate ( 20 ) or the like, at least partially and / or locally or essentially extending arrangement or structure for the respective capacitor arrangement ( 10-1 , ... , 10-4 ).

16. The semiconductor memory device according to claim 15, characterized in that the capacitor device ( 10-1 , ... , 10-4 ) each have a first electrode device ( 14 ), a second electrode device ( 18 ) and a dielectric ( 16 ) provided essentially in between. having.

17. The semiconductor memory device according to one of claims 15 or 16, characterized in that the capacitor device ( 10-1 ,..., 10-4 ) each has a stack structure and / or a stack structure.

18. Semiconductor memory device according to one of claims 15 to 17, characterized in that
that the electrode device ( 14 , 18 ) and / or the dielectric ( 16 ) of the capacitor device ( 10-1 , ... 10-4 ) each with respect to the, in particular essentially horizontally extending, semiconductor substrate ( 20 ) or the like , the passivation area ( 21 , 22 ) and / or the surface area ( 20 a) thereof are at least partially and / or locally essentially vertically extending,
in particular the sequence of the first electrode device ( 14 ), dielectric ( 16 ) and second electrode device ( 18 ) of the respective capacitor device ( 10-1 , ... , 10-4 ) with respect to the semiconductor substrate, which in particular extends essentially horizontally ( 20 ) or the like, the passivation area ( 21 , 22 ) and / or the surface area ( 20 a) thereof is at least partially and / or locally substantially horizontally extending, in particular in a juxtaposed form in the surface area ( 20 a) of the semiconductor substrate ( 20 ) and / or a passivation area ( 21 , 22 ) thereof.

19. Semiconductor memory device according to one of claims 15 to 18, characterized in that the dielectric ( 16 ) each contains a ferroelectric and / or paraelectric material or is designed as such.

20. The semiconductor memory device according to one of claims 15 to 19, characterized in that the capacitor arrangement ( 2 ) has at least in part a connected or chain structure of the capacitor device ( 10-1 ,..., 10-4 ).

21. The semiconductor memory device according to claim 20, characterized in that at least some of the capacitor devices ( 10-1 , ... , 10-4 ) with their respective first electrode device ( 14 ) via a first contact element ( 11-1 ) with the first electrode device ( 14 ) of a first essentially directly spatially adjacent capacitor device ( 10-1 , ... 10-4 ) and with its second electrode device ( 18 ) via a second contact element ( 11-2 ) with the second electrode device ( 18 ) of a second one essentially directly spatially adjacent capacitor device ( 10-1 , ... , 10-4 ) of the capacitor arrangement ( 2 ) is made in contact.

22. The semiconductor memory device according to claim 21, characterized in that
that the first electrode devices ( 14 ) and / or the second electrode devices ( 18 ) in contact with one another each form a substantially one-piece electrically conductive area,
in particular together with the respective first or second contact element ( 11-1 , 11-2 ) or the like.

23. Semiconductor memory device according to one of claims 15 to 22, characterized in that for contacting and / or interconnecting the capacitor arrangement ( 2 ) and in particular the capacitor devices ( 10-1 , ... , 10-4 ), in particular the electrode devices ( 14 , 18 ), in the semiconductor substrate ( 20 ) and / or in a cover layer or passivation layer ( 21 ) thereof - or a surface area ( 20 a, 21 a) thereof - a contact area or plug area (P) is provided, which in particular in each case with the each capacitor device ( 10-1 , ... , 10-4 ), in particular with the respective electrode device ( 14 , 18 ) thereof, is designed to be essentially electrically contacted.

24. The semiconductor memory device as claimed in claim 23, characterized in that the electrode device ( 14 , 18 ) is arranged and / or formed in each case essentially in a region essentially in direct spatial proximity to the contact region or plug region (P), in particular directly after this and / or directly next to this at an edge area (Pb, Pb ') thereof.

25. Semiconductor memory device according to one of claims 23 or 24, characterized in that between the contact area and / or plug area (P) of the respective capacitor device ( 10-1 ,..., 10-4 ), in particular the respective electrode device ( 14 , 18th ) of which an essentially electrically conductive barrier area is provided, in particular an oxygen barrier or the like, through which the diffusion of, in particular undesirable and / or harmful, environmental components, in particular oxygen or the like, during operation, during tempering and / or during processing, towards the contact area or plug area (P) is at least reducible.

26. Semiconductor memory device according to one of claims 15 to 25, characterized in that between the dielectric ( 16 ) and the region of the semiconductor substrate ( 20 ) or the like and / or the insulation region or passivation region ( 21 , 22 ) and / or a surface region ( 20 a, 21 a) a barrier region or insulation region for the dielectric ( 16 ) made of an essentially electrically insulating material is provided.

27. The semiconductor memory device as claimed in claim 26, characterized in that the barrier region or insulation region of the dielectric ( 16 ) is of multilayer design.

28. Semiconductor memory device according to one of claims 26 or 27, characterized in that at least the region facing the dielectric ( 16 ) or the corresponding layer, in particular a surface region thereof, the barrier region or insulation region for the dielectric ( 16 ) is designed as a nucleation layer or the like in order to support a desired structure, in particular crystal structure or the like, of the dielectric ( 16 ) during the processing and / or the operation of the semiconductor memory device ( 1 ).