DE10128339A1

DE10128339A1 - Verfahren zur Validierung eines Modells für eine datenverarbeitende Schaltungsanordung

Info

Publication number: DE10128339A1
Application number: DE10128339A
Authority: DE
Inventors: Paul Schwann; Uwe Porst
Original assignee: Systemonic AG
Current assignee: NXP Semiconductors Germany GmbH
Priority date: 2001-06-12
Filing date: 2001-06-12
Publication date: 2003-01-02

Abstract

Bei einem Verfahren zur Validierung eines Modells für eine datenverarbeitende Schaltungsanordnung wird innerhalb des Modells und eines weiteren Modells die Abarbeitung von Instruktionen simuliert, wobei die in den Modellen abzuarbeitenden Instruktionen rechnergestützt erzeugt werden und zur Fehlerkennung der Zustand der Schaltungsanordnung nach der Abarbeitung zumindest einer Instruktion in den zwei Modellen verglichen wird. Um sicherzustellen, dass bei der Validierung des eines Modells alle im Betrieb möglicherweise auftretenden Situationen erfasst werden, ist vorgesehen, dass eine Instruktionsabfolge zur Abarbeitung in den beiden Modellen erzeugt wird, die alle gültigen Instruktionen einer Instruktionsklasse aufweist.

Description

Die Erfindung betrifft ein Verfahren zur Validierung eines Modells für eine datenverarbeitende Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1.
Für die Weiterentwicklung der Mobilfunk- und der multimedialen Informationstechnologie kommt der Bereitstellung von geeigneten Signalprozessoren eine entscheidende Bedeutung zu. Derartige hochkomplexe datenverarbeitende Schaltungsanordnungen können in einer geeigneten computerunterstützten Entwurfs- und Testumgebung entwickelt werden. Ein solches komplexes System ist beispielsweise in der WO 00/46704 offenbart, in der ein automatisches Prozessorerzeugungssystem zum Entwerfen eines konfigurierbaren Prozessors beschrieben ist. Dieses System kann automatisch einen Prozessor konfigurieren durch das Erzeugen einer Beschreibung einer Hardware-Implementation des Prozessors und eines Satzes von Software-Entwicklungswerkzeugen zum Programmieren des Prozessors aus den gleichen Konfigurationsdaten.
Trotz der Computerunterstützung muss in den verschiedenen Entwicklungsstufen immer kontrolliert werden, ob ein erzeugtes Modell des Prozessors, beispielsweise das die Hardware beschreibende HDL-Modell oder der Instruktionssatzsimulator des Prozessors, keine betriebsrelevanten Fehler aufweisen. Insbesondere muss kontrolliert werden, ob sich die während der Entwicklung der Schaltungsanordnung erzeugten verschiedenen Modelle gleich verhalten. Hierzu ist in der WO 00/46704 ein Verfahren beschrieben, bei welchem ein Satz von Prozessorinstruktionen erzeugt wird, deren Abarbeitung sowohl in einem HDL-Modell als auch im ISS-Modell simuliert wird. Ein Vergleich der Ergebnisse in beiden Modellen gibt Hinweise über mögliche Fehler in der Beschreibung des zu entwickelnden Prozessors. Die erzeugte Instruktionsabfolge wird dabei von einem pseudostatistisch arbeitenden Generator hergestellt. Die nach einem derartigen Zufallsverfahren erzeugte Instruktionsabfolge kann jedoch nicht in jedem Fall sicherstellen, dass ein unerwünschtes Verhalten der Schaltungsanordnung in einem vorgegebenen Modell beim Abarbeiten der Instruktioinsabfolge entdeckt wird.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Validierung eines Modells für eine datenverarbeitende Schaltungsanordnung anzugeben, mit welchem die Gültigkeit eines erzeugten Modells sicherer überprüft werden kann.
Die Erfindung löst diese Aufgabe schon mit einem Verfahren mit den Merkmalen des Anspruchs 1 bzw. einem Generator zur Erzeugung einer Instruktionsabfolge mit den Merkmalen des Anspruchs 12. Verfahrensseitig werden zumindest zwei Modelle der Schaltungsanordnung erzeugt, innerhalb derer die Abarbeitung von Instruktionen simuliert wird, wobei die in den Modellen abzuarbeitenden Instruktionen bzw. deren Abfolge rechnergestützt erzeugt werden bzw. wird und zur Fehlerkennung der Zustand der Schaltungsanordnung nach der Abarbeitung zumindest einer Instruktion in den zumindest zwei Modellen verglichen wird. Um sicherzustellen, dass bei der Validierung eines Modells alle im Betrieb möglicherweise auftretenden Situationen erfasst werden, ist erfindungsgemäß vorgesehen, dass eine Instruktionsabfolge zur Abarbeitung in den beiden Modellen erzeugt wird, die alle gültigen Instruktionen einer Instruktionsklasse aufweist. Erfindungsgemäß bezeichnet der Begriff Instruktionsklasse Instruktionen, die einem einzelnen Befehl bzw. einer Befehlsart zugeordnet sind. Allgemein setzt sich eine Instruktion aus einem Befehl und u. U. einem oder mehrere Argumenten zusammen. Eine Instruktionsklasse beeinhaltet alle Instruktionen aller Befehle, welche die gleichen Strukturkomponenten der Schaltungsanordnung, insbesondere Register, beeinflussen können.
Ist ein bestimmter Befehl in dieser Hinsicht unabhängig von anderen Befehlen zu betrachten, wird für diesen bestimmten Befehl eine Instruktionsabfolge erzeugt, die alle gültigen Argumente bzw. Argumenteinstellungen umfasst, sodass alle Verarbeitungssituationen der Schaltungsanordnung in Bezug auf diesen Befehl erfasst werden. Insbesondere bei Prozessoren, die Instruktionen parallel verarbeiten, können die Modelle häufig abschnittsweise überprüft werden, da der Prozessor in Bezug auf bestimmte Befehle, die in voneinander unabhängigen Funktionsbausteinen ablaufen, "orthogonal" aufgebaut ist.
Um alle möglichen Zustände im Modell der Schaltungsanordnung zu erfassen, kann jedoch auch vorgesehen sein, dass die Instruktionsabfolge alle gültigen Instruktionen, d. h. Instruktionen aller Befehle mit allen gültigen Argumenten aufweist.
Um das Verhalten der Schaltungsanordnung im beschriebenen Modell unabhängig vom Ausgangszustand der Schaltungsanordnung zu erfassen, kann vorgesehen sein, dass eine Permutation aller gültigen Instruktionen zur Erzeugung der Instruktionsabfolge durchgeführt wird. Dieses Verfahren bietet sich insbesondere bei einer Instruktionsklasse an, bei der die Anzahl der einzelnen gültigen Instruktionen beschränkt ist. Prinzipiell kann diese Permutation jedoch auch mit dem gesamten Instruktionssatz der Schaltungsanordnung durchgeführt werden.
Vorteilhafterweise kann die Instruktionsabfolge als Instruktionscodefolge rechnergestützt aus einem in einer Datenbank abgelegten Instruktionsdatensatz der Schaltungsanordnung erzeugt werden. Ein derartiger Instruktionsdatensatz kann als zentraler Ausgangspunkt der Entwurfs- und Testumgebung für die datenverarbeitende Schaltungsanordnung dienen, aus dem sowohl die Beschreibung der Hardware-Implementation des Prozessors als auch ein Großteil der Software-Entwicklungswerkzeuge, beispielsweise ein Generator zur Erzeugung der beschriebenen Instruktionsabfolgen und ein Generator zur Erzeugung eines Decodierers zur Anpassung der abzuarbeitenden Instruktionsfolge an das jeweilige zu testende Modell, rechnergestützt entwickelt werden können.
Besonders vorteilhaft ist es, wenn beim Vergleich der beiden Modelle der Schaltungsanordnung eines dieser Modelle als Referenz herangezogen wird und das andere Modell mit dem Referenzmodell abgeglichen wird. Dieses Referenzmodell spiegelt dabei die fehlerfreie Ausbildung der gewünschen Schaltungsanordnung wieder.
Mit dem Vorliegen eines derartigen Referenzmodells kann der Prozess des Entwickelns bzw. Testens der Schaltungsanordnung wesentlich vereinfacht werden. Beispielsweise können nach der Abarbeitung einer einzelnen Instruktion die sich in den zwei Modellen ergebenden Registerzustände verglichen und beim Erfassen eines Unterschieds diese dokumentiert werden. Das Auffinden der bzw. des Registers, in dem Unterschiede aufgetreten sind, erleichtert wesentlich die nachfolgende Fehlersuche in der Modellbeschreibung. Damit durch den aufgetretenen Fehler beim Abarbeiten der Instruktionsabfolge die Validierung nicht unterbrochen wird und andererseits sich beide Modelle bei den nachfolgenden Instruktionen wieder im gleichen Ausgangszustand befinden, kann erfindungsgemäß vorgesehen sein, dass das Referenzmodell zum Abgleichen des betreffenden Registerzustandes des zu prüfenden Modells verwendet wird.
Bei der Abarbeitung von bestimmten Instruktionsabfolgen kann jedoch vorgesehen sein, dass nach dem Ausführen einer einzelnen Instruktion alle Registerinhalte in beiden Modellen wieder in einen vorgegebenen Ursprungszustand versetzt werden. Diese Vorgehensweise ist insbesondere vorteilhaft bei der Überprüfung von Transferkommandos, da ansonsten u. U. Werte in betroffenen Registern identisch sind und demnach der Erfolg eines Registertransfers nicht kontrolliert werden kann.
Um das Validierungsverfahren im Hinblick auf den Zeitbedarf zu optimieren, kann vorgesehen sein, dass bei der Erzeugung der Instruktionsabfolge die sich durch das Ausführen einer vorhergehenden Instruktion ergebenden Registerwerte als Eingangswerte für die nachfolgende Instruktion dienen. Ein Argument für eine Instruktion wird also durch ein Ergebnis einer vorhergehend abgearbeiteten Instruktion festgesetzt. Somit kann die Abarbeitung der Instruktionen in den verschiedenen Modellen unter der Voraussetzung, dass kein Fehler aufgetreten ist, kontinuierlich durchgeführt werden, ohne dass in einem zusätzlichen Schritt Register wieder in einen vorgegebenen Ausgangszustand überführt werden müssen.
Wie oben erwähnt, kann die Instruktionsabfolge für das jeweilige Modell mittels eines auf das Modell zugeschnittenen Decoders decodiert werden, wobei dieser Decoder wieder rechnergestützt aus dem in der Datenbank abgelegten Instruktionsdatensatz mittels eines spezifischen Werkzeugtools der Entwurfs- und Testumgebung für die datenverarbeitende Schaltungsanordnung erzeugt werden kann.
Die Erfindung wird im Folgenden durch das Beschreiben eine Ausführungsformen unter Bezugnahme auf die beiliegenden Figuren erläutert, wobei
Fig. 1 in einer Prinzipskizze die Erzeugung eines Modells zur Beschreibung der Schaltungsanordnung, einer Instruktionsabfolge zur Abarbeitung im Modell und eines Decoders aus einer zentralen Datenbank,
Fig. 2 dem prinzipiellen Ablauf des erfindungsgemäßen Verfahrens bei der Abarbeitung einer einzelnen Instruktion, und
Fig. 3 eine beispielhafte Instruktionsabfolge zum Validieren eines Modells für die Schaltungsanordnung zeigt.
Die Erfindung wird im Folgenden für das Beispiel der schon beschriebenen Entwurfs-, Test- und Entwicklungsumgebung für einen digitalen Signalprozessor erläutert, bei welcher die Beschreibung der Hardware-Implementation des Prozessors und die Software-Entwicklungswerkzeuge zum Programmieren des Prozessors aus Konfigurationsdaten erzeugt werden, die in einer Datenbank abgelegt sind. Die Datenbank umfasst dabei den vollständigen Instruktionsdatensatz, der die binären Repräsentationen der Befehle und ihrer Argumente einschließt, sodass aus dieser Information jeder gültige Instruktionscode der Schaltungsanordnung erstellt werden kann. Weiterhin sind in der Datenbank alle Strukturkomponenten der Schaltungsanordnung einschließlich von Datenpfaden zwischen den Strukturkomponenten gespeichert, sodass sich aus dieser Gesamtinformation ein den Prozessor beschreibender Hardware-Entwurf in einer HDL- Sprache rechnergestützt erzeugen lässt.
Zur Erzeugung des HDL-Modells 3 aus der Datenbank 1 wird ein HDL-Generator 2 verwendet, siehe Fig. 1. Auch dargestellt ist die Erzeugung einer vorgegebenen Abfolge 5 von Instruktionscodes aus der Datenbank mittels eines Instruktions-Generators 4. Die Abfolge besteht aus einer Liste von nacheinander abzuarbeitenden Instruktionscodes. Diese Instruktionscodefolge kann beispielsweise direkt in einen Instruktionscodesimulator gegeben werden, der den digitalen Signalprozessor simuliert. Bei entsprechender Einstellung des Generators 4 kann der als Instruktionsabfolge bezeichnete Testvektor nicht als Bit-Code, sondern als Text ausgegeben werden. In diesem Fall sind andere Decoder notwendig, um den Testvektor auf die Modelle anzupassen.
Um jedoch den erstellten Instruktionscode in dem erzeugten HDL-Modell verarbeiten zu können, wird aus der Datenbank 1 mittels eines weiteren Generators 6 ein Decoder 7 erzeugt, der zum Decodieren der Instruktionscodefolge in eine Sprache eingerichtet ist, welche innerhalb des HDL-Modells verständlich ist.
Die Beschreibung des Signalprozessors liegt weiterhin in einem Referenzmodell 10 in einer Hochsprache, beispielsweise C oder Matlab® vor, für das ein weiterer Decoder 9 mit einem Generator 8 erzeugt wird, so dass im Referenzmodell 10 auch die erzeugte Instruktionscodefolge abgearbeitet werden kann. Es wird vorausgesetzt, dass das Referenzmodell 10 fehlerfrei ist und die ideale Umsetzung des Pflichtenheftes für den zu entwerfenden Prozessor in die zugeordnete Schaltungsanordnung darstellt. Wie in Fig. 1 dargestellt, ist im Beispiel die Datenbank 1 aus dem Referenzmodell 10 entwickelt worden.
Um Fehler innerhalb des HDL-Modells erkennen zu können, werden sowohl das Referenzmodell als auch das HDL-Modell mit der gleichen Instruktionscodefolge unter Zwischenschaltung des jeweiligen Decoders gespeist und der Zustand der Schaltungsanordnung nach der Abarbeitung jeder einzelnen Instruktion innerhalb der beiden Modelle 3, 10 verglichen, siehe Fig. 2. Eine einzelne Instruktion I durchläuft die beiden Decoder 7, 9, von welchen jeweils die umgesetzte Instruktion auf das zugeordnete Modell 3 bzw. 10 gegeben wird. Zur Durchführung des Vergleichs werden nach der Abarbeitung der Instruktion die Registerinhalte 12 des HDL-Modells 3 und die Registerinhalte 13 des Referenzmodells 10 erfasst und miteinander verglichen.
Eine beispielhafte Instruktionscodeabfolge zur Verarbeitung innerhalb der beiden Modelle ist in Fig. 3 dargestellt. Diese Abfolge beschränkt sich auf alle gültigen Instruktionscodes innerhalb einer Instruktionsklasse. Vorliegend bedeutet dies, dass die in Fig. 3 dargestellten Instruktionscodes sich nur in den binären Repräsentationen der zwei Argumente unterscheiden, während der Befehl und damit der Opcode für alle Instruktionen identisch ist. Beide Argumente A-Code und B-Code können jeweils 3 verschiedene Werte annehmen, sodass die dargestellte Instruktionsklasse insgesamt 9 Instruktionen aufweist. Demzufolge besteht die generierte Instruktionsabfolge aus 9 Elementen. Dagegen kann eine nicht dargestellte Instruktionsklasse auch Instruktionscodes mit verschiedenen Kommandos, d. h. Befehlen, umfassen, welche die gleichen Register und Strukturkomponenten der Schaltungsanordnung beeinflussen. In der Praxis wird eine Vielzahl derartiger Folgen zu einer einzigen Abfolge aneinandergereiht.
Nach der Abarbeitung eines jeden Instruktionscodes wird die Simulation sowohl im Referenzmodell als auch im HDL-Modell gestoppt und die zugeordneten Registerinhalte miteinander verglichen. Liegt kein Unterschied vor, wird mit der Simulation, d. h. mit der Abarbeitung des nächsten Instruktionscodes in beiden Modellen weitergefahren. Wird jedoch ein Unterschied in den Zuständen der Register entdeckt, wird dieser Fehler durch einen Register-Dump und einen Bezug auf den abgearbeiteten, fehlererzeugenden Instruktionscode dokumentiert. Danach werden die Register im HDL-Modell auf den Zustand im Referenzmodell gesetzt und die Simulation durch Abarbeitung der weiteren Instruktionen bis zum Ende der Instruktionscodefolge weitergeführt.
Um alle möglichen Zustände in einem vorgegebenen Modell zu erfassen, kann es unter Umständen notwendig sein, eine vorgegebene Instruktionsfolge durch Permutation der Instruktionen so lange zu verändern, bis alle möglichen Reihenfolgen der gültigen Instruktionen innerhalb einer Instruktionsabfolge vorkommen. Demnach kann die von den Modellen zu verarbeitende Instruktionsabfolge eine einzelne Instruktion auch mehrmals umfassen. Für das in Fig. 3 dargestellte Beispiel bedeutet dies, dass ein Testvektor mit insgesamt (9.9!) Elementen erzeugt wird.
Nach der Beendigung der parallelen Simulation in beiden Modellen wird mittels der aufgefundenen Registerunterschiede bei den entsprechenden Instruktionen der Fehler im HDL-Modell lokalisiert, das HDL-Modell modifiziert und zur Validierung des geänderten HDL-Modells in einem ersten Simulationslauf eine Instruktionsabfolge abgearbeitet, welche die Instruktionen aufweist, bei welchen im vorhergehenden Simulationslauf Fehler aufgetreten sind. Verläuft dieser fehlerfrei, wird nachfolgend die erste Simulation wiederholt.
Insbesondere bei Prozessoren, bei welchen nicht mit Sicherheit ausgeschlossen werden kann, dass die Abarbeitung von bestimmten Befehlen Register von anderen Befehlen beeinflussen können, kann es notwendig sein, dass das Testpattern für die Simulation alle gültigen Instruktionen des Prozessors aufweist, d. h. für alle Befehle die Instruktionscodes mit allen gültigen binären Repräsentationen der Argumente, sodass eine enorm große Instruktionsabfolge erzeugt und in beiden Modellen verarbeitet wird. Einerseits kann eine derartige Simulation mehrere Tage in Anspruch nehmen, andererseits kann nur so sichergestellt werden, dass alle möglichen Instruktionscodes getestet werden.
Erfindungsgemäß kann die Simulation je nach spezifischer Anwendung entweder so ausgeführt werden, dass die Registerzustände nach der Abarbeitung einer Instruktion in beiden Modellen als Ausgangszustände für die Abarbeitung der nächsten Instruktion dienen. Bei bestimmten Befehlen, beispielsweise bei Transferkommandos, ist vorgesehen, dass die Validierung automatisch auf eine zweite Betriebsart schaltet, bei welcher die Registerinhalte nach dem obenstehend beschriebenen Registervergleich in beiden Modellen auf einen Ursprungszustand zurückversetzt werden, um zu verhindern, dass beispielsweise in allen Registern der gleiche Wert steht und demnach der Erfolg eines Transferkommandos nicht überprüft werden kann.
Dem Fachmann ist verständlich, dass sich die Erfindung nicht nur zur Validierung eines HDL-Modell oder eines ISS-Modell, sondern zur Überprüfung jedes Modell einer Schaltungsanordnung eignet, wenn dieses Modell die Schaltungsanordnung vollständig beschreibt. Bezugszeichenliste 1 Datenbank
2 HDL-Generator
3 HDL-Modell
4 Instruktions-Generator
5 Instruktionsabfolge
6 HDL-Decoder-Generator
7 HDL-Decoder
8 C-Decoder-Generator
9 C-Decoder
10 Referenzmodell
12 Registerinhalte im HDL-Modells
13 Registerinhalte im Referenzmodell
I Instruktion

Claims

1. Verfahren zur Validierung eines Modells für eine datenverarbeitende Schaltungsanordnung, insbesondere für einen digitalen Signalprozessor (DSP), wobei zumindest zwei Modelle der Schaltungsanordnung erzeugt werden, innerhalb derer die Abarbeitung von Instruktionen simuliert wird, und die in den Modellen abzuarbeitenden Instruktionen rechnergestützt erzeugt werden, und zur Fehlererkennung der Zustand der Schaltungsanordnung nach der Abarbeitung zumindest einer Instruktion in den zumindest zwei Modellen verglichen wird, dadurch gekennzeichnet, dass eine Instruktionsabfolge (5) zur Abarbeitung in den zumindest beiden Modellen (3, 10) erzeugt wird, welche alle gültigen Instruktionen einer Instruktionsklasse aufweist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Instruktionabfolge (5) zur Abarbeitung in den zumindest beiden Modellen (3, 10) erzeugt wird, welche alle gültigen Instruktionen aufweist.

3. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass zur Erzeugung der Instruktionsabfolge (5) eine Permutation von Instruktionen der Schaltungsanordnung durchgeführt wird.

4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass die Instruktionsabfolge (5) als Instruktionscodefolge rechnergestützt aus einem in einer Datenbank (1) abgelegten Instruktionsdatensatz der Schaltungsanordnung erzeugt wird.

5. Verfahren nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet, dass eines der Modelle (10) als Referenz herangezogen wird, und das zumindest eine andere Modell (3) mit dem Referenzmodell (10) abgeglichen wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass nach jeder Abarbeitung einer Instruktion Registerzustände in den zumindest zwei Modellen (3, 10) verglichen werden, wobei im Ansprechen auf das Erfassen eines Unterschieds in den Registerzuständen dieser dokumentiert wird.

7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass im Ansprechen auf das Erfassen eines Unterschieds in einem Registerzustand zumindest ein Registerzustand des Referenzmodells (10) zum Abgleichen des zugeordneten Registerzustandes des zumindest einen anderen Modells (3) verwendet wird.

8. Verfahren nach Anspruch 5, 6 oder 7, dadurch gekennzeichnet, dass im Ansprechen auf das Erfassen eines Unterschieds des zumindest einen Registerzustand das zumindest andere Modell (3) modifiziert wird.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass nach der Abarbeitung einer Instruktion in beiden Modellen (3, 10) die vor der Abarbeitung bestehenden, vorbestimmten Registerzustände wiederhergestellt werden.

10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass bei der Erzeugung der Instruktionsabfolge (5) die sich ergebenden Registerwerte nach dem Abarbeiten einer Instruktion als Eingangswerte für die direkt nachfolgende abzuarbeitende Instruktion festgesetzt werden.

11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Instruktionsabfolge (5) mittels eines Decoders (9, 7) für ein Modell (10, 3) decodiert wird.

12. Generator (4) zur Erzeugung einer Instruktionsabfolge zur Verwendung in einem Verfahren nach einem der Ansprüche 1 bis 11.