DE10114611A1 - Integrated logic circuit - Google Patents
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Abstract
Es ist eine Logikschaltung mit zumindest einem Logikschaltelement vorgesehen, an dessen Eingang ein Ausgangssignal vom Speicherzellenausgang einer Speicherzelle zuführbar ist. Es ist vorgesehen, zwischen dem Eingang des Logikschaltelements und dem Ausgang der Speicherzelle eine Anpaßschaltung vorzusehen.A logic circuit is provided with at least one logic switching element, at the input of which an output signal from the memory cell output can be fed to a memory cell. A matching circuit is provided between the input of the logic switching element and the output of the memory cell.
Description
Die Erfindung betrifft eine integrierte Logikschaltung gemäß Patentanspruch 1.The invention relates to an integrated logic circuit according to Claim 1.
Zur Herstellung schneller integrierter Schaltung mit hoher Funktionalität werden programmierbare Logikschaltungen, die auch auch als "FPGA-Zellen" bekannt sind, hergestellt. Ange steuert werden diese Logikschaltungen beispielsweise aus so genannten "SRAN-Zellen" oder "Flash-Zellen", in denen das Programm abgespeichert ist, wie diese in der WO 99/34515 A1 beschrieben ist.For the production of fast integrated circuits with high Functionality become programmable logic circuits that also known as "FPGA cells". In these logic circuits are controlled, for example, from this called "SRAN cells" or "flash cells", in which the Program is stored, such as this in WO 99/34515 A1 is described.
Diese sogenannten "Flash-Zellen" benötigen zum Betrieb im Vergleich zu einer Logikschaltung insbesondere zum Beschrei ben und Löschen eine deutlich höhere Betriebsspannung. Dies führt bei der Integration beider Schaltungsteile auf einem Chip insbesondere bei zunehmender Miniaturisierung zu erheb lichen Problemen bei der Trennung der hohen Programmierspan nung für die Speicherzelle von der geringen Betriebsspannung der Logikschaltung. Dabei passen insbesondere die unter schiedlichen Durchbruchsspannungen der verwendeten Gate- Oxide, der hierbei üblichen Feldeffekttransistoren nicht zu sammen. Wird das Gate-Oxid der Feldeffekttransistoren der Lo gikschaltung an das der Flash-Speicherzelle angepaßt, so ist die Gesamtanordnung zwar betreibbar, die Betriebseigenschaf ten werden jedoch verschlechtert.These so-called "flash cells" require operation in Comparison to a logic circuit especially for descriptive purposes a much higher operating voltage. This leads to the integration of both circuit parts on one Chip to raise especially with increasing miniaturization problems with the separation of the high programming chip voltage for the memory cell from the low operating voltage the logic circuit. The below in particular fit different breakdown voltages of the gate Oxides, the usual field effect transistors together. If the gate oxide of the field effect transistors of the Lo The gik circuit is adapted to that of the flash memory cell the overall arrangement is operable, the operating property however, are deteriorating.
Der Erfindung liegt somit die Aufgabe zugrunde, eine inte grierte Logikschaltung vorzusehen, bei der mit einfachen Mit teln bei gleichbleibenden Betriebseigenschaften die Betriebs sicherheit erhalten bleibt, auch wenn Schaltungselemente für unterschiedliche Betriebsspannungen ausgelegt sind. The invention is therefore based on the object, an inte grated logic circuit to provide in the simple with with the same operating characteristics safety is retained, even if circuit elements for different operating voltages are designed.
Diese Aufgabe wird erfindungsgemäß mit dem in Patentanspruch 1 angegebenen Maßnahmen gelöst. Dadurch, daß zwischen dem Speicherzellenausgang der Speicherzelle und dem Eingang des Logikschaltelementes eine Anpaßschaltung vorgesehen ist, sind das Logikschaltungselement und die Speicherzelle mit unter schiedlichen Betriebsspannungen betreibbar und eine Trennung der Betriebsspannungen ist leicht möglich.This object is achieved with the in claim 1 specified measures solved. The fact that between the Memory cell output of the memory cell and the input of the Logic switching element a matching circuit is provided the logic circuit element and the memory cell with under different operating voltages can be operated and a separation the operating voltages are easily possible.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben. Das Trennen der Betriebsspan nungen ist insbesondere dadurch vorteilhaft gewährleistet, daß die Speicherzelle mit einer ersten Betriebsspannung, das Logikschaltungselement mit einer zweiten Betriebsspannung und die Anpaßschaltung mit einer dritten Betriebsspannung be treibbar sind, wobei die erste Betriebsspannung größer als die dritte Betriebsspannung und die dritte Betriebsspannung größer als die zweite Betriebsspannung ist.Further advantageous embodiments of the invention are in specified in the subclaims. Disconnecting the company chip is particularly advantageously ensured that the memory cell with a first operating voltage, the Logic circuit element with a second operating voltage and the adapter circuit with a third operating voltage be are drivable, the first operating voltage being greater than the third operating voltage and the third operating voltage is greater than the second operating voltage.
Die Erfindung ist insbesondere bei der Anwendung einer Flash- Speicherzelle als Speicherzelle vorteilhaft anwendbar.The invention is particularly useful when using a flash Memory cell advantageously usable as a memory cell.
Nachfolgend wird die Erfindung unter Bezugnahme auf die Figur anhand eines Ausführungsbeispieles beschrieben. Die Figur zeigt den prinzipiellen Aufbau der erfindungsgemäßen inte grierten Logikschaltung. Es ist ein Logikschaltungselement LS vorgesehen, das in dem dargestellten Ausführungsbeispiel durch einen Feldeffekttransistor T1 realisiert ist. Dieser legt an einer dritten Betriebsspannung, die aus den Span nungspotentialen SP3 und SP4 zusammengesetzt ist. Am Gatean schluß des Transistors T1, der den Eingang 4 des Logikschal telementes LS darstellt, ist der Ausgang einer Inverterstufe IS angeschlossen. Die Inverterstufe IS besteht aus den beiden in Reihe geschalteten Feldeffekttransistoren T3 und T4, wobei der gemeinsame Ausgangs-Knoten der beiden Transistoren T3 und T4 den Ausgang 3 der Inverterstufe IS darstellen. Die Inver terstufe IS wird an einer dritten Betriebsspannung betrieben, die sich aus dem Spannungspotential SP5 und SP6 zusammenetzt. The invention is described below with reference to the figure using an exemplary embodiment. The figure shows the basic structure of the integrated logic circuit according to the invention. A logic circuit element LS is provided, which in the exemplary embodiment shown is implemented by a field effect transistor T1. This applies to a third operating voltage, which is composed of the voltage potentials SP3 and SP4. At the gate circuit of the transistor T1, which represents the input 4 of the logic scarf element LS, the output of an inverter stage IS is connected. The inverter stage IS consists of the two field effect transistors T3 and T4 connected in series, the common output node of the two transistors T3 and T4 representing output 3 of the inverter stage IS. The inverter stage IS is operated at a third operating voltage, which is composed of the voltage potential SP5 and SP6.
Die beiden Gateanschlüsse der Transistoren T3 und T4 sind miteinander verbunden und stellen den Eingang 2 der Inverter stufe IS dar. Der Eingang 2 der Inverterstufe IS ist mit dem Ausgang 1 einer üblichen Flash-Speicherzelle FS verbunden. Die Flash-Speicherzelle FS ist wiederum an einer ersten Be triebsspannung angeschlossen, die sich aus den Spannungspo tentialen SP1 und SP2 zusammensetzt.The two gate connections of the transistors T3 and T4 are connected to one another and represent the input 2 of the inverter stage IS. The input 2 of the inverter stage IS is connected to the output 1 of a conventional flash memory cell FS. The flash memory cell FS is in turn connected to a first operating voltage, which is composed of the potentials SP1 and SP2.
Nunmehr ist die Flash-Speicherzelle für die hierfür benötigte Hochspannung dimensioniert. Entsprechend ist die Inverterstu fe für die dritte Betriebsspannung dimensioniert und so aus gelegt, daß das von der Flash-Speicherzelle FS über den Aus gang 1 kommende Signal vom Eingang 2 der Inverterstufe IS aufgenommen und umgesetzt wird, ohne die beiden Transistoren T3 und T4 zu schädigen. Entsprechend ist die Inverterstufe so dimensioniert, daß das am Ausgang 3 anliegende invertierte Signal der Flash-Speicherzelle FS dem Eingang 4 des Logik schaltelementes LS zuführbar ist, ohne den Transistor T1 zu schädigen.The flash memory cell is now dimensioned for the high voltage required for this. Correspondingly, the inverter stage is dimensioned for the third operating voltage and laid out in such a way that the signal coming from the flash memory cell FS via output 1 is received and implemented by input 2 of the inverter stage IS without damaging the two transistors T3 and T4 , Accordingly, the inverter stage is dimensioned such that the inverted signal of the flash memory cell FS present at the output 3 can be fed to the input 4 of the logic switching element LS without damaging the transistor T1.
Mit der dargestellten Anordnung ist ein sicherer Programmier betrieb der Flash-Speicherzelle FS möglich, ohne dabei das Logikschaltelement LS zu gefährden, das gleichzeitig, ange paßt an die zweite Betriebsspannung mit uneingeschränkten Be triebseigenschaften betreibbar ist.With the arrangement shown is a safe programming operation of the flash memory cell FS possible without doing that Logic switching element LS at risk, the same time, ange fits the second operating voltage with unrestricted loading drive properties is operable.
Mit der zuvor beschriebene Erfindung ist insbesondere die Programmierung von FPGA-Zellen hervorragend anwendbar. Dabei wird der Nachteil, daß für die zusätzliche Inverterstufe Chip-Fläche der integrierten Schaltung benötigt wird, dadurch aufgehoben, daß die Betriebseigenschaften der FPGA-Zelle er halten bleibt und nicht durch technologische Anpassungen an die Flash-Speicherzelle, d. h. durch den Einsatz spannungsfe ster und damit ungeeignet langsamer Transistoren, in ihren Betriebseigenschaften verschlechtert wird. With the invention described above, in particular Programming of FPGA cells is extremely applicable. there the disadvantage is that for the additional inverter stage Chip area of the integrated circuit is required, thereby canceled that the operating characteristics of the FPGA cell he persists and not through technological adjustments the flash memory cell, d. H. through the use of tension-free ster and therefore unsuitable slow transistors in their Operating characteristics deteriorated.
FS Speicherzelle
IS Anpaßschaltung, Inverterschaltung
LS Logikschaltelement
SP1, SP2 erste Betriebsspannung
SP3, SP4 zweite Betriebsspannung
SP5, SP6 dritte Betriebsspannung
FS memory cell
IS adapter circuit, inverter circuit
LS logic switching element
SP1, SP2 first operating voltage
SP3, SP4 second operating voltage
SP5, SP6 third operating voltage
11
Speicherzellenausgang
Memory cell output
22
Eingang Inverterschaltung
Inverter circuit input
33
Ausgang Inverterschaltung
Output inverter circuit
44
Eingang Logikschaltelement
T1 Feldeffekttransistor
Input logic switching element
T1 field effect transistor
Claims (6)
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2001114611 DE10114611A1 (en) | 2001-03-23 | 2001-03-23 | Integrated logic circuit |
PCT/DE2002/001028 WO2002078007A1 (en) | 2001-03-23 | 2002-03-21 | Integrated logic circuit |
TW91105570A TW550574B (en) | 2001-03-23 | 2002-03-22 | Integrated logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2001114611 DE10114611A1 (en) | 2001-03-23 | 2001-03-23 | Integrated logic circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10114611A1 true DE10114611A1 (en) | 2002-10-17 |
Family
ID=7678945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2001114611 Ceased DE10114611A1 (en) | 2001-03-23 | 2001-03-23 | Integrated logic circuit |
Country Status (3)
Country | Link |
---|---|
DE (1) | DE10114611A1 (en) |
TW (1) | TW550574B (en) |
WO (1) | WO2002078007A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005040840B4 (en) * | 2004-09-30 | 2010-12-30 | Qimonda Ag | Associative memory cell with resistive memory elements |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100479810B1 (en) | 2002-12-30 | 2005-03-31 | 주식회사 하이닉스반도체 | Non-volatile memory device |
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---|---|---|---|---|
JPH05284024A (en) * | 1992-04-06 | 1993-10-29 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0525939A3 (en) * | 1991-07-31 | 1993-07-07 | Actel Corporation | Methods for protecting outputs of low-voltage circuits from high programming voltages |
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DE19922360C2 (en) * | 1999-05-14 | 2001-05-10 | Siemens Ag | Circuit arrangement for programming an electrically programmable element |
-
2001
- 2001-03-23 DE DE2001114611 patent/DE10114611A1/en not_active Ceased
-
2002
- 2002-03-21 WO PCT/DE2002/001028 patent/WO2002078007A1/en not_active Application Discontinuation
- 2002-03-22 TW TW91105570A patent/TW550574B/en not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
TW550574B (en) | 2003-09-01 |
WO2002078007A1 (en) | 2002-10-03 |
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