DE10112540A1

DE10112540A1 - Read-only memory cell for storing a logical 1/0 has a field effect transistor fitted between first and second doped regions and triggered by a gate region.

Info

Publication number: DE10112540A1
Application number: DE10112540A
Authority: DE
Inventors: Hans Taddiken; Andreas Kux
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-03-15
Filing date: 2001-03-15
Publication date: 2002-10-02

Abstract

A read-only memory is programmed by means of a polysilicon structure (B1) that activates/deactivates a gate region (G1) according to memory content. The polysilicon structure is a conductor structure that bridges the gate region and lies between first (D1) and second (D2) doped regions but does not connect to them electrically in order to activate the gate region.

Description

Die Erfindung betrifft eine Nur-Lese-Speicherzelle gemäß Oberbegriff des Patentanspruches 1.The invention relates to a read-only memory cell according to Preamble of claim 1.

Nur-Lese-Speicher, nachfolgend ROM-Speicher genannt, bestehen aus einer Vielzahl nebeneinanderliegender, in Reihen und Spalten matrixförmig ROM-Speicherzellen.Read-only memory, hereinafter called ROM memory, exist from a multitude of side by side, in rows and Columns in matrix form ROM memory cells.

Speicherzellen, wie sie beispielsweise aus dem Stand der Technik bekannt sind, sind in Fig. 8 ausschnittsweise darge stellt. Hier sind Transistoren T1 bis Tn entlang einer Wort leitung WL dargestellt. Jeder Transistor besteht aus einem 1. dotierten Gebiet Dn und einem 2. dotierten Gebiet Dn + 1, wobei eine elektrische Verbindung zwischen diesen beiden Gebieten über ein Gate gesteuert wird. Das bedeutet, daß der Transi stor T1 aus dem 1. dotierten Gebiet D1 und dem 2. dotierten Gebiet D2 besteht und über das Gate G1 gesteuert wird. Der zweite Transistor wiederum hat als 1. dotiertes Gebiet das dotierte Gebiet D2 und als 2. dotiertes Gebiet das dotierte Gebiet D3. Entsprechend geht es beim Transistor T3 bis zum Transistor Tn weiter. Bei diesen ist dann das 1. dotierte Ge biet das dotierte Gebiet Dn und das 2. dotierte Gebiet das dotierte Gebiet Dn + 1.Memory cells, such as are known for example from the prior art, are shown in sections in FIG. 8. Here, transistors T1 to Tn are shown along a word line WL. Each transistor consists of a 1st doped region Dn and a 2nd doped region Dn + 1, an electrical connection between these two regions being controlled via a gate. This means that the transistor T1 consists of the first doped region D1 and the second doped region D2 and is controlled via the gate G1. The second transistor in turn has the doped region D2 as the first doped region and the doped region D3 as the second doped region. Correspondingly, transistor T3 continues to transistor Tn. In these, the 1st doped area is the doped area Dn and the 2nd doped area is the doped area Dn + 1.

Wird nunmehr an die Wortleitung WL eine Spannung angelegt, wird durch einzelnes Ansteuern der Gate-Bereiche G1 bis Gn überprüft, welcher der Transistoren funktionsfähig ist. Der Transistor T1 ist beispielsweise durch eine Metallbrücke B1 überbrückt, der Transistor T2 nicht, der Transistor T3 ist wiederum durch eine metallische Brücke B2 überbrückt usw. bis hin zum Tansistor Tn, der durch eine metallische Brücken Bn überbrückt ist. Nunmehr bedeutet je nach Logik ein überbrück ter Transistor eine logische "0" und ein nicht überbrückter Transistor eine logische "1" oder umgekehrt. Eine weitere bekannte Anordnung ist in Fig. 7 dargestellt. Hierbei ist kei ne metallische Brücke zum Programmieren vorgesehen, sondern eine Implantation I im Gate-Bereich, so daß der jeweilige Transistor ständig leitend wird und eine Steuerung durch den Gate-Bereich nicht mehr erfolgt.If a voltage is now applied to the word line WL, it is checked by individually actuating the gate regions G1 to Gn which of the transistors is functional. The transistor T1 is bridged, for example, by a metal bridge B1, the transistor T2 is not, the transistor T3 is in turn bridged by a metal bridge B2, etc. up to the transistor Tn, which is bridged by a metal bridge Bn. Now, depending on the logic, a bridged transistor means a logic "0" and an unbridged transistor a logic "1" or vice versa. Another known arrangement is shown in FIG. 7. In this case, there is no metallic bridge for programming, but an implantation I in the gate area, so that the respective transistor is always conductive and control by the gate area no longer takes place.

Nachteil der Anordnung, wie sie in Fig. 7 dargestellt ist, ist, daß die Implantation I ein sehr früher Prozess-Schritt ist und somit die Programmierung zu einem sehr frühen Zeit punkt während der Prozessierung der ROM-Speicherzellen er folgt. Diesen Nachteil weist die Anordnung, wie sie in Fig. 8 dargestellt ist nicht auf, da die Metallisierung und damit die metallischen Brücken B1 bis Bn zu einem sehr späten Pro zesszeitpunkt erfolgt. Die Anordnung, wie sie in Fig. 8 dar gestellt ist, weist jedoch den Nachteil auf, daß sie auf op tischem Wege sehr leicht auslesbar und auch manipulierbar ist. Diesen Nachteil wiederum weist die Anordnung gemäß Fig. 7 nicht auf.A disadvantage of the arrangement, as shown in Fig. 7, is that the implantation I is a very early process step and thus the programming at a very early point in time during the processing of the ROM memory cells he follows. The arrangement as shown in FIG. 8 does not have this disadvantage, since the metallization and thus the metallic bridges B1 to Bn take place at a very late point in the process. The arrangement, as shown in Fig. 8 is, however, has the disadvantage that it is very easy to read and manipulated in op table way. The arrangement according to FIG. 7 in turn does not have this disadvantage.

Der Erfindung liegt somit die Aufgabe zugrunde, eine ROM- Speicherzelle vorzusehen, die zu einem späten Prozesszeit punkt programmierbar ist und nur schwer optisch erkennbar und sehr schwer manipulierbar ist. Diese Aufgabe wird erfindungs gemäß durch die im Patentanspruch angegebenen Maßnahmen ge löst. Dadurch, daß das Gate-Gebiet durch eine Polysilicium struktur aktiviert oder deaktiviert und damit programmiert ist, erfolgt die Programmierung zu einem technologisch späte ren Prozess-Schritt als beim implantierten ROM, wobei der In halt der Speicherzelle optisch nur schwer auslesbar und auch nur sehr manipulierbar ist.The invention is therefore based on the object of Memory cell to be provided at a late process time point is programmable and difficult to recognize and is very difficult to manipulate. This task is fiction according to ge by the measures specified in the claim solves. Because the gate area is covered by a polysilicon structure activated or deactivated and thus programmed is programmed to a technologically late ren process step as with the implanted ROM, the In keep the memory cell optically difficult to read and also is very manipulable.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.Further advantageous embodiments of the invention are in specified in the subclaims.

Dadurch, daß die Polysiliciumbrücke durch die Öffnungen im Gate-Oxid hindurch mit dem 1. und/oder dem 2. dotierten Ge biet verbunden ist, ist die Programmierstruktur im Gegensatz zum ROM, daß in Metall definiert ist, nur sehr schwer analy sierbar.The fact that the polysilicon bridge through the openings in Gate oxide through with the 1st and / or the 2nd doped Ge is connected, the programming structure is in contrast to the ROM, which is defined in metal, very difficult to analyze sierbar.

Das Unterbrechen der Polysiliciumbrücke macht wiederum ein Programmieren zu einem späten Zeitpunkt im Herstellunbgspro zeß sehr einfach, wobei ein Dotieren mittels Implantation der Polysiliciumbrücke die gleiche Wirkung hat.Interrupting the polysilicon bridge in turn can Programming late in the manufacturing process zeß very simple, with doping by implantation of the Polysilicon bridge has the same effect.

Weiterhin kann vorgesehen sein, daß die Gate-Struktur der Ga te-Leitung zweiteilig aufgebaut ist, wobei mittels Oxidation leicht eine Unterbrechung zwischen der Polysilicium 1- und der Polysilicium 2-Schicht herstellbar ist oder die Polysili cium 1-Schicht mittels Oxidation unterhalb der Polysilicium 2-Schicht die Gate-Funktion unwirksam macht, ohne dabei in der Draufsicht erkennbar zu sein. Die elektrische Trennung beider Polyschichten kann auch durch andere Prozesse, z. B. durch die Abscheidung einer Oxidschicht erfolgen.It can further be provided that the gate structure of the Ga te line is constructed in two parts, by means of oxidation easily a break between the polysilicon 1- and the polysilicon 2 layer can be produced or the polysili cium 1 layer by means of oxidation below the polysilicon 2 layer makes the gate function ineffective without going in to be recognizable from the top view. The electrical separation both poly layers can also by other processes such. B. by depositing an oxide layer.

Nachfolgend wird die Erfindung unter Zuhilfenahme der Zeich nung anhand von Ausführungsbeispielen näher erläutert.The invention is described below with the aid of the drawing tion explained in more detail using exemplary embodiments.

Es zeigen:Show it:

Fig. 1 ein erstes erfindungsgemäßes Ausführungsbeispiel, Fig. 1 shows a first embodiment of this invention,

Fig. 2 eine Ausgestaltung des ersten erfindungsgemäßen Aus führungsbeispiels, Fig. 2 a guide example of the first embodiment according to the invention from,

Fig. 3 eine weitere Ausgestaltung des ersten erfindungsgemä ßen Ausführungsbeispiels, Fig. 3 shows a further embodiment of the first inventive embodiment SEN,

Fig. 4 ein zweites erfindungsgemäßes Ausführungsbeispiel, Fig. 4 shows a second embodiment of this invention,

Fig. 5 ein anderer Programmierzustand des zweiten erfin dungsgemäßen Ausführungsbeispiels, Fig. 5, another programming state of the second embodiment OF INVENTION to the invention,

Fig. 6 eine Weiterausgestaltung des zweiten erfindungsgemä ßen Ausführungsbeispiels, Fig. 6 shows a further embodiment of the second inventive embodiment SEN,

Fig. 7 eine bekannte ROM-Zellenanordnung und Fig. 7 is a known ROM cell arrangement and

Fig. 8 eine weitere bekannte ROM-Zellenanordnung. Figure 8 shows a further known. ROM cell array.

Fig. 1 zeigt das erste erfindungsgemäße Ausführungsbeispiel, wobei in einem Substrat S ein Transistor T1 ausgebildet ist. Fig. 1 shows the first embodiment according to the invention, in which a substrate S, a transistor is formed T1.

Dieser Transistor T1 besteht aus einem ersten dotierten Ge biet D1 und einem zweiten dotierten Gebiet D2, die mittels eines durch ein Gateoxid 1 vom Substrat getrennten Gate- Gebiet G1 einen Feldeffekttransistor bilden. Dieser Feldef fekttransistor T1 ist nunmehr, wie in Fig. 1 dargestellt, durch eine Brücke B1 überbrückt, die das erste dotierte Ge biet D1 und das zweite dotierte Gebiet D2 verbindet. Während das Gate-Gebiet G1 aus einem ersten Polysilicium, im weiteren auch weiteren Poly 1 genannt, gebildet ist, ist die Brücke B1 aus einem zweiten Polysilicium, im weiteren Poly 2 genannt, ausgebildet ist. Nunmehr kann die Wirksamkeit der Brücke da durch erzeugt werden, daß mittels Implantation das Poly 2 do tiert oder nichtdotiert wird. Ist es dotiert, wird es elek trisch leitend und bildet tatsächlich eine funktionelle Brüc ke, während wenn es nichtdotiert ist, zwar die Brücke mecha nisch vorhanden ist, elektrisch durch die fehlende Leitfähig keit jedoch nicht diese Funktion aufweist.This transistor T1 consists of a first doped region D1 and a second doped region D2, which form a field effect transistor by means of a gate region G1 separated from the substrate by a gate oxide 1 . This field effect transistor T1 is now, as shown in FIG. 1, bridged by a bridge B1 which connects the first doped region D1 and the second doped region D2. While the gate region G1 is formed from a first polysilicon, hereinafter also referred to as poly 1 , the bridge B1 is formed from a second polysilicon, hereinafter referred to as poly 2 . Now the effectiveness of the bridge can be generated by the fact that the poly 2 is doped or undoped by implantation. If it is doped, it becomes electrically conductive and actually forms a functional bridge, while if it is not doped, the bridge is mechanically present, but does not have this function electrically due to the lack of conductivity.

Hierdurch wird gewährleistet, daß der Inhalt des Speichers optisch nicht erkennbar ist. Die Programmierung kann auch im Betrieb, nach der Herstellung erfolgen. Hierzu wird ein höhe rer Strom als üblic durch die hochohmige Polystruktur gelei tet. Die bewirkt eine Erwärmung, die eine Diffusion der Do tierstoffe bewirkt, so daß bei geeigneter Auslegung der Struktur, diese anschließend niederohmig ist und somit ihr Programmierzustand geändert ist.This ensures that the contents of the memory is not visually recognizable. Programming can also be done in Operation, done after manufacture. For this, a height current than usual through the high-resistance polystructure tet. This causes a warming, a diffusion of the Do animal substances, so that with a suitable interpretation of the Structure, which is then low-impedance and thus your Programming status is changed.

Die Funktionalität und damit die Programmierung einer solchen ROM-Zelle kann ebenfalls wie in Fig. 2 dargestellt erzeugt werden. Dabei sind für gleiche Teile gleichen Bezugszeichen vorgesehen. Üblicherweise wird das Gate-Oxid 1 flächig ausge bildet, so daß die Brücke B1, wenn sie wirksam werden soll, durch das Gateoxid hindurch ausgebildet werden muß. Nunmehr kann zum Programmieren einer solchen ROM-Zelle über dem 1. beziehungsweise 2. dotierten Gebiet D1, D2 eine Öffnung im Gate-Oxid 1 vorgesehen werden, so daß das Poly 2, wenn es aufgebracht wird, sich durch die Öffnungen L1 bzw. L2 hindurch erstreckt. Somit ist dann eine funktionsfähige Brücke aufgebaut, wenn das Poly 2 entsprechend dotiert ist. Ist eine der beiden Öffnungen nicht vorgesehen, ist keine vollständige Brücke vorhanden und es ist ein anderer Programmierzustand erreicht. In einer Draufsicht ist es nicht ohne weiteres wahrnehmbar, ob diese Öffnung im Gate-Oxid 1 vorgesehen ist und ob sich das Poly 2 somit durch das Gate-Oxid 1 erstreckt und eine Brücke B1 vom 1. dotierten Gebiet D1 zum 2. dotier ten Gebiet D2 bildet.The functionality and thus the programming of such a ROM cell can also be generated as shown in FIG. 2. The same reference numerals are provided for the same parts. Usually, the gate oxide 1 is formed out so that the bridge B1, if it is to be effective, must be formed through the gate oxide. An opening in the gate oxide 1 can now be provided for programming such a ROM cell above the 1st or 2nd doped region D1, D2, so that the poly 2 , when it is applied, extends through the openings L1 and L2 extends through. A functional bridge is thus built up if the poly 2 is doped accordingly. If one of the two openings is not provided, there is no complete bridge and another programming state has been reached. In a plan view, it is not immediately perceptible whether this opening is provided in the gate oxide 1 and whether the poly 2 thus extends through the gate oxide 1 and a bridge B1 from the 1st doped region D1 to the 2nd doped region D2 forms.

Technisch wesentlich einfacher, aber leichter analysierbar, ist das Vorsehen einer mechanischen Lücke in der Brücke B1, die ebenfalls aus Poly 2 hergestellt ist, wie in Fig. 3 dar gestellt ist. Eine solche Lücke ist zu einem sehr späten Zeitpunkt bei der Fertigung an jedem geeigneten, von oben zu gänglichen Ort der Brücke herstellbar,Technically much simpler, but easier to analyze, is the provision of a mechanical gap in the bridge B1, which is also made of poly 2 , as shown in FIG. 3. Such a gap can be created at a very late point in the production at any suitable location of the bridge that is accessible from above,

Beim zweiten erfindungsgemäßen Ausführungsbeispiel wird die Wirksamkeit des Gates, durch einen zweischichtigen Aufbau der Gatestruktur erzeugt. Die Ansteuerung des Gates G1 erfolgt über die Gateleitung G1', die aus Poly 2 ausgebildet ist. Wie in Fig. 4 dargestellt ist, ist die Gateleitung G1' nicht mit dem Gate G1 verbunden, sondern durch ein Polyl/2-Oxid unter brochen. Somit wird ein erster Programmierzustand erreicht.In the second exemplary embodiment according to the invention, the effectiveness of the gate is generated by a two-layer structure of the gate structure. The gate G1 is controlled via the gate line G1 ', which is formed from poly 2 . As shown in Fig. 4, the gate line G1 'is not connected to the gate G1, but interrupted by a polyl / 2 oxide. A first programming state is thus achieved.

Diese Struktur ähnelt einer nicht flüchtigen Speicherzelle. Entsprechend muß die isolierte Polyl-Struktur nach der Her stellung in einen definierten Ladungszustand gebracht werden. Dies kann beispielsweise durch eine UV-Löschung erfolgen.This structure resembles a non-volatile memory cell. Accordingly, the isolated polyl structure according to Her be brought into a defined charge state. This can be done, for example, by UV erasure.

Ein zweiter Programmierzustand wird, wie in Fig. 5 darge stellt, erzeugt, indem kein trennendes Polyl/2-Oxid 2 vorge sehen ist, sondern dadurch, daß die in Poly 2 ausgebildete Gate-Leitung G1' mit dem Gate G1, das in Poly 1 ausgebildet ist, kontaktiert wurde. A second programming state, as shown in FIG. 5, is generated by not seeing a separating polyl / 2-oxide 2 , but by the fact that the gate line G1 'formed in poly 2 is connected to the gate G1, which in poly 1 is formed, has been contacted.

Als weitere Ausgestaltung einer derartigen Programmierung kann vorgesehen sein, daß nicht ein trennendes Oxid zwischen Poly 1 und Poly 2 je nach Programmierzustand ausgebildet wird, sondern daß das Poly 1 je nach Programmierzustand oxi diert wird. Ist es nicht oxidiert, ist eine Struktur, wie in Fig. 5 dargestellt, ausgebildet. Wird das Polyl zu einem Oxid 3, das unter dem Poly 2 der Gateleitung G2 vorhanden ist, oxidiert, so kommt es zu keiner funktionsfähigen Ga testruktur. Auch diese Maßnahmen sind in der Draufsicht kaum analysierbar.As a further embodiment of such programming, it can be provided that a separating oxide is not formed between poly 1 and poly 2 depending on the programming state, but that the poly 1 is oxidized depending on the programming state. If it is not oxidized, a structure as shown in Fig. 5 is formed. If the polyl is oxidized to an oxide 3 , which is present under the poly 2 of the gate line G2, there is no functional gate structure. These measures can also hardly be analyzed from the top view.

Die in den Fig. 1-6 dargestellten Einzelzellen lassen sich selbstverständlich zu ROM-Zellenanordnungen, wie in Fig. 1 und 2 dargestellt, zusammenschließen. Auch sind selbstver ständlich ganze matrixförmige Zellefelder aus den erfindungs gemäßen ROM-Speicherzellen hestellbar. The individual cells shown in FIGS . 1-6 can of course be combined to form ROM cell arrangements, as shown in FIGS . 1 and 2. Whole matrix-shaped cell fields can of course also be produced from the ROM memory cells according to the invention.

LIST OF REFERENCE NUMBERS

T1 Feldeffekttransistor
D1 erstes dotiertes Gebiet
D2 zweites dotiertes Gebiet
G1 Gate-Gebiet
G1' Gateleitung
WL Wortleitung
T1 field effect transistor
D1 first doped region
D2 second doped region
G1 gate area
G1 'gate line
WL word line

11

Gateoxid
gate oxide

22

Poly1/2-Oxid
Poly1 / 2-oxide

33

Poly1-Oxid
Poly 1-oxide

Claims

1. Read-only memory cell for storing a logic "1" or "0", consisting of a field effect transistor (T1) which is formed between a first doped region (D1) and a second doped region (D2) and by means of a gate - Area (G1) can be controlled, characterized in that the read-only memory cell is programmed by means of a polysilicon structure (B1) which activates or deactivates the gate area (G1) depending on the content of the memory.

2. Read-only memory cell according to claim 1, characterized in that the polysilicon structure bridges the gate region (G1) kende conductor arrangement (B1) between the first doped Ge offers (D1) and the second doped region (D2).

3. Read-only memory cell according to claim 2, characterized in that to make the gate region (G1) effective, the polysilicon structure with the first and / or the second doped region (D1, D2) is not electrically connected.

4. Read-only memory cell according to claim 2, characterized in that to make the gate area (G1) ineffective the bridging Conductor arrangement consists of doped polysilicon or Making the gate region of undoped polysilicon effective consists.

5. Read-only memory cell according to claim 3, characterized in that the polysilicon structure in the region of the transistor T1 for Inactivating the gate area (G1) by the first doped area (D1) and the second doped area (D2) each because the connecting hole is electrically connected through it.

6. Read-only memory cell according to claim 2, characterized in that the conductor arrangement for making the gate region (G1) effective is interrupted.

7. Read-only memory cell according to claim 1, characterized in that the polysilicon structure consists of two superimposed ordered polasilicon substructures (G1, G1 ') together is set, the in a first programming state the substructures (G1, G1 ') are electrically insulated and in a second state, the two substructures (G1, G1 ') are electrically connected to each other.

8. Read-only memory cell according to claim 7, characterized in that to isolate the two substructures (G1, G1 ') the lower one Partial structure (G1) is at least partially oxidized.

9. Read-only memory cell according to claim 8 or 9, characterized in that the Initial electrical state of the cell after manufacture is generated by means of UV exposure.

10. Read-only memory cell according to one of claims 7, 8 or 9, characterized in that for Find the programming state of the cell, the top one Substructure (G1 ') is connected to an evaluation circuit.

11. Method for programming a read-only memory cell according to claim 4, wherein the conductor arrangement before the program lower doping in the area of the bridging than the adjacent areas and by feeding a current through the conductor arrangement so heated is that the area of bridging diffuses out the adjacent areas, a reprogramming ent speaking changes in doping.