DE10109449A1

DE10109449A1 - Verfahren und Schaltungsanordnung zur Speicherung von Prüfbit-Worten

Info

Publication number: DE10109449A1
Application number: DE10109449A
Authority: DE
Inventors: Adrian Traskov; Jan Truoel; Andreas Kirschbaum
Original assignee: Continental Teves AG and Co OHG
Current assignee: Continental Teves AG and Co OHG
Priority date: 2000-08-02
Filing date: 2001-02-27
Publication date: 2002-02-14
Anticipated expiration: 2021-02-28
Also published as: DE10109449B4

Abstract

Beschrieben ist ein Verfahren zur Speicherung von Prüfbit-Worten (11) eines in Segmente (10) segmetierbaren kontinuierlich adressierbaren Programmspeichers (4) in einem entsprechend dem Programmspeicher in Segmente (10') segmentierbaren Paritätsspeicher (3), worin der Paritätsspeicher im Gegensatz zum Programmspeicher nicht kontinuierlich mit Prüfbit-Worten gefüllt wird, so daß dieser nicht kontinuierlich adressierbar ist, und die Adressen des nicht kontinuierlich adressierbaren Speicherbereichs (2) jeweils bestimmten Adressen des kontinuierlich adressierbaren Speicherbereichs (1) zugeordnet werden, indem das Adreßwort der Programmspeicheradresse (1) in ein oder mehrere Segmentadreßbits (5), ein oder mehrere Prüfbits (6) und ein oder mehrere unbenutzte Bits (7) zerlegt wird und das Adreßwort der Paritätsspeicheradresse (2) aus dem/den Segementbit/s, aus dem/den Nullbit/s (8) und aus dem/den verschobenen Prüfbit/s (9) erzeugt wird, wobei die verschobenen Prüfbits aus den Prüfbits des Adreßworts durch Verschieben zu niedriger signifikanten Bits hin erzeugt werden. DOLLAR A Weiterhin ist eine Schaltungsanordnung zur Erzeugung einer Speicheradresse beschrieben, in der das vorstehende Verfahren in eine elektronische Schaltung umgesetzt ist.

Description

Die Erfindung betrifft ein Verfahren gemäß Oberbegriff von Anspruch 1.

In mikroprozessorgesteuerten Systemen für Kraftfahrzeuge, insbesondere in elektronischen Steuergeräten für Bremsen, werden zunehmend sicherheitskritische Programme und Daten verarbeitet. Zum Beispiel in einem System zur Regelung der Fahrdynamik (ESP, TCS) müssen Fehlfunktionen unbedingt ver mieden werden, da eine Fehlfunktion zu einem selbsttätigen Ansprechen der Bremsen führen könnte. Daher besteht ein großer Bedarf an Verfahren, die die Sicherheit eines mikropro zessorgesteuerten System erhöhen.

Gleichzeitig besteht der Wunsch, in einer Massenproduktion die elektronischen Systeme für Kraftfahrzeuge kostengünstig zu produzieren.

Einen nicht unerheblichen Einfluß auf den Preis haben die benötigten Speicherelemente zum Speichern der Programme. In Systemen zur Bremsensteuerung kommen heute vielfach löschbare Nur-Lese-Speicher, wie z. B. Flash-ROMs zum Einsatz.

Diese Speicher sind in der Regel nicht speziell zur Speiche rung von Paritätsdaten konzipiert, so sind z. B. Speicherwor te mit einer Breite von 16 oder 32 Bit üblich. Werden bei spielsweise, wie in der internationalen Patentanmeldung PC/EP 0008398 vorgeschlagen, für jedes Speicherwort mit ei ner Breite von 32 Bit ein Paritätswort mit einer Breite von 2 Bits erzeugt, so wäre eine Speicherwortbreite von 34 Bits aus Gründen der Laufzeit von Vorteil.

Speicherbauelemente mit diesen Wortbreiten sind jedoch ko stengünstig nicht verfügbar.

Die Aufgabe der Erfindung besteht nun darin, ein Verfahren für den Speicherzugriff vorzuschlagen, bei dem kostengünsti ge löschbare Nur-Lese-Speicher, die handelsüblich sind, zur Speicherung von Programmen mit Paritätsinformation in mikro prozessorgesteuerten Systemen eingesetzt werden können, ohne daß Einbußen in der Laufzeit des Microcontrollers und der Sicherheit in Kauf genommen werden müssen.

Die Aufgabe wird erfindungsgemäß gelöst durch das Verfahren gemäß Anspruch 1.

Prüfbit-Worte im Sinne der Erfindung können auf im Prinzip beliebige Weise erzeugt sein, solange sie eine Information über das zu prüfende Wort enthalten, die eine Erhöhung der Sicherheit bei der Speicherung des zu prüfenden Wortes nach sich zieht. Im einfachsten Fall handelt es sich um Paritäts bits, die aus einem Speicherwort erzeugt werden. Bevorzugt werden gemäß dem erfindungsgemäßen Verfahren mehrere Prüf bits zu einem Prüfbit-Wort zusammengefaßt.

Bevorzugte Ausführungsformen ergeben sich aus den Unteran sprüchen.

Das Verfahren gemäß der Erfindung läßt sich schaltungstech nisch in das Bussystem eines Mikrocontrollers integrieren. Die Erfindung betrifft daher auch eine Schaltungsanordnung, insbesondere einen Adreßdekoder zur Erzeugung einer Spei cheradresse gemäß Anspruch 6.

Nachfolgend wird die Erfindung an Hand eines Ausführungsbei spiels und den Figuren näher erläutert.

Es zeigen

Fig. 1 eine schematische Darstellung eine Programmspei chers und eines Speichers für Prüfbit-Worte, und

Fig. 2 eine schematische Darstellung des erfindungsgemä ßen Verfahrens.

In Fig. 1 ist ein Programmspeicher 4 mit einer Speichergröße von z. B. 256 K mit einem Paritätsspeicher der Größe 64K dargestellt. Gemäß dem Ausführungsbeispiel der Erfindung handelt es sich um einen segmentweise löschbaren Flash-Speicher.

Typischerweise ist der Speicherbereich in einzelne Segmente 10 von z. B. jeweils 32 KB Größe aufgeteilt. Die Wortbreite handelsüblicher Flashspeicher beträgt beispielsweise 8 oder 16 Bit. Jedem Segment wird genau ein Segment 10' im Pari tätsspeicherbereich 3 eindeutig zugeordnet, so daß bei einer Löschung eines Programmspeichersegments auch die zugehörigen Prüfdaten unabhängig von anderen Programmsegmenten gelöscht werden können.

Zur Beibehaltung der segmentweisen Löschbarkeit einzelner Programmfunktionen oder Programmodule kann ein Prüfdaten speicher unter Verwendung handelsüblicher Speicherbausteine daher nur erreicht werden, wenn in jedem Segment 10' des Flash-Speichers nur bestimmte Anzahl von Speicheradressen z. B. in einem Bereich 11 benutzt wird. Aufgrund der nicht zur Verfügung stehenden leeren Adreßplätze entsteht im Prüf datenspeicher ein nicht kontinuierlich adressierbarer Spei cherbereich.

In Fig. 2 ist dargestellt, auf welche Weise eine Abbildung der Adressen des nicht kontinuierlichen Speicherbereichs für die Prüfdaten 10' auf einen kontinuierlichen Adreßbereich für Programme 10 erfolgen kann. Das Verfahren gemäß der Er findung bewirkt eine Adreßkontinuität bei der Adressierung des Paritätsspeichers.

Die Symbole in Fig. 2 haben folgende Bedeutung:
2^m - Sektorgröße des Programmspeichers 4, wobei m die Anzahl der Adreßbits für diesen Sektor ist,
2ⁿ - Sektorgröße des Paritätsspeichers 3, wobei n die Anzahl der Adreßbits für diesen Sektor ist,
s,s' - Anzahl der Sektoren in Programm- und Paritätsspei cher,
p - die Anzahl der Bits, aus denen ein Paritätsbit ge bildet wird und
ld(X) - Logarithmus zur Basis 2 von X.

Gemäß der zuvor erläuterten Bedingung, daß der Paritätsspei cher nicht kontinuierlich ist, gilt der Zusammenhang, daß 2ⁿ größer als 2^m/p ist.

Die Adresse des Programmspeichers ist mit dem Bezugszeichen 1 bezeichnet. Aus dieser Adresse wird nach dem Verfahren der Erfindung die Paritätsspeicheradresse 2 abgeleitet.

Die in der Figur angegebenen Formeln 12, 13, 14, 15, 16 und 17 dienen zur Berechnung der Bitanzahl der jeweiligen extra hierten Wortstücke.

Zunächst werden aus der Adresse 1 die höchstwertigen Segmen tadreßbits 5 zur Adressierung der Segmente 10 abgetrennt. Dann werden die Bits zur Adressierung der Paritätsbits aus einem Mittelstück der Programmadresse extrahiert. Die nied rigerwertigen ungenutzten Bits 7 werden nicht weiterverar beitet.

In einem weiteren Verfahrensschritt wird aus den Segmentbits und den Patitätsbits die Paritätsadresse erzeugt. Hierzu werden die Segmentbits direkt in die Paritätsadresse über tragen. Am niederwertigen Ende 9 der Paritätsadresse werden die Paritätsbits eingetragen. Die Erstellung der Paritäts adresse wird abgeschlossen, in dem der nicht mit Bits ge füllte Bereich 8 der Paritätsadresse mit Nullbits gefüllt wird.

Das Verfahren der Erfindung erlaubt die Dekomposition der Programmspeicheradresse, vorzugsweise während eines Taktzy klusses der CPU, sowie die nachfolgende Komposition einer kontinuierlichen Paritätsspeicheradresse zur sequentiellen Adressierung eines nicht sequentiellen Speicherbereichs mit einem speziellen Adreßdekoder. Vorteilhafterweise können so handelsübliche Speicherbausteine eingesetzt werden, ohne daß Laufzeitverluste während des Speicherzugriffs in Kauf genom men werden müssen.

Claims

1. Verfahren zur Speicherung von Prüfbit-Worten (11) eines in Segmente (10) segmentierbaren kontinuierlich adres sierbaren Programmspeichers (4) in einem entsprechend dem Programmspeicher in Segmente (10') segmentierbaren Paritätsspeicher (3), dadurch gekennzeichnet, daß der Paritätsspeicher im Gegensatz zum Programmspeicher nicht kontinuierlich mit Prüfbit-Worten gefüllt wird, so daß dieser nicht kontinuierlich adressierbar ist, und die Adressen des nicht kontinuierlich adressierbaren Spei cherbereichs (2) jeweils bestimmten Adressen des konti nuierlich adressierbaren Speicherbereichs (1) zugeordnet werden, indem
das Adreßwort der Programmspeicheradresse (1) in ein oder mehrere Segmentadreßbits (5), ein oder mehrere Prüfbits (6) und ein oder mehrere unbenutzte Bits (7) zerlegt wird und
das Adreßwort der Paritätsspeicheradresse (2) aus dem/den Segmentbit/s, aus dem/den Nullbits (8) und aus dem/den verschobenen Prüfbits (9) erzeugt wird, wobei die verschobenen Prüfbits aus den Prüfbits des Adreß worts durch Verschieben zu niedriger signifikanten Bits hin erzeugt werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß dieses in einem elektronischen Steuergerät in Kraftfahr zeugen ausgeführt wird, insbesondere in einem Steuerge rät für Kraftfahrzeugbremsanlagen mit Blockierschutz.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich net, daß das im Programmspeicher abgelegte Programm Al gorithmen zum Steuern einer Kraftfahrzeugbremsanlage oder Daten, die durch solche Algorithmen erzeugt worden sind, umfaßt.

4. Verfahren nach mindestens einem der vorherigen Ansprü che, dadurch gekennzeichnet, daß der nicht kontinuier lich adressierbare Speicherbereich (2) und der kontinu ierlich adressierbare Speicherbereich (1) auf einem ge meinsamen Speicherbaustein, insbesondere auf einem seg mentweise löschbaren Speicherbaustein untergebracht sind.

5. Verfahren nach mindestens einem der vorherigen Ansprü che, dadurch gekennzeichnet, daß aus jedem Datenwort im Programmspeicher ein 2 Bit Paritätswort gebildet wird, wobei aus jedem Daten-Halbwort jeweils ein Paritätsbit ermittelt wird.

6. Schaltungsanordnung zur Erzeugung einer Speicheradresse, dadurch gekennzeichnet, daß das Verfahren gemäß einem der Ansprüche 1 bis 5 in eine elektronische Schaltung umgesetzt ist.