DE10030391C2 - Method for producing a connection area for vertical sublithographic semiconductor structures - Google Patents
Method for producing a connection area for vertical sublithographic semiconductor structuresInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Anschlussfläche für vertikale sublithographische Halb leiterstrukturen und insbesondere für vertikale Feldeffekt transistoren.The invention relates to a method of manufacture a pad for vertical sublithographic half ladder structures and especially for vertical field effect transistors.
Da eine minimale Strukturgröße von hochintegrierten Schaltun gen insbesondere durch die verwendeten fotolithographischen Prozesse und vorgegebenen Ätztechniken beschränkt wird, wer den zunehmend sublithographische Verfahren zur Herstellung von Halbleiterstrukturen eingesetzt, die eine Strukturgröße unterhalb der von fotolithographischen Minimalstrukturen er möglichen.Because a minimal structure size of highly integrated circuit gene particularly through the used photolithographic Processes and predetermined etching techniques are restricted to who the increasingly sublithographic manufacturing process used by semiconductor structures that have a structure size below that of photolithographic minimal structures possible.
Fig. 2 zeigt eine vereinfachte Schnittansicht einer derarti gen sublithographischen Halbleiterstruktur gemäß dem Stand der Technik bei der ein sogenannter "SGT-Feldeffekttransi stor" an einer Stufe in einem beispielsweise p-dotiertem Halbleitersubstrat 10 ausgebildet wird. Ein beispielsweise n+-dotiertes Sourcegebiet S befindet sich hierbei in einem oberen Abschnitt des Halbleitersubstrats 10 links von der Stufe, während sich ein beispielsweise n+-dotiertes Drainge biet D rechts davon befindet. Eine Kanallänge KL eines an der Stufe bzw. zwischen dem Sourcegebiet S und dem Draingebiet D ausgebildeten Kanalgebiets K wird hierbei im Wesentlichen durch eine Stufentiefe im Halbleitersubstrat 10 sowie eine Schichtdicke eines Gateanschlusses G festgelegt, wodurch man Strukturgrößen unterhalb von fotolithographisch realisierba ren Strukturgrößen erhält. Der in Fig. 2 dargestellte her kömmliche sublithographische Feldeffekttransistor wird übli cherweise auch als Implantations-FET bezeichnet. Fig. 2 shows a simplified sectional view of such a sublithographic semiconductor structure according to the prior art in which a so-called "SGT field effect transistor" is formed at a stage in a p-doped semiconductor substrate 10 , for example. An, for example, n + -doped source region S is located in an upper section of the semiconductor substrate 10 to the left of the step, while an, for example, n + -doped drainage region D is located to the right of it. A channel length K L of a channel region K formed at the step or between the source region S and the drain region D is in this case essentially determined by a step depth in the semiconductor substrate 10 and a layer thickness of a gate connection G, as a result of which structure sizes below photolithographically realizable structure sizes are obtained. The conventional sublithographic field effect transistor shown in FIG. 2 is usually also referred to as an implantation FET.
Aus der Druckschrift WO 00/19529 A1 ist eine integrierte Schal tungsanordnung mit vertikalen Transistoren bekannt, wobei ei ne Vielzahl von Schichten auf einem Substrat ausgebildet sind und eine wirksame Kanallänge durch die Schichtdicken bestimmt wird. Zur Realisierung einer vergrößerten Anschlussfläche werden hierbei Gatedielektrika verwendet.From the publication WO 00/19529 A1 is an integrated scarf line arrangement known with vertical transistors, wherein egg ne plurality of layers are formed on a substrate and an effective channel length is determined by the layer thicknesses becomes. To realize an enlarged connection area gate dielectrics are used here.
Ferner ist aus der Druckschrift DE 195 48 056 C1 ein Verfah ren zur Herstellung einer Gateelektrode bekannt, wobei unter Verwendung einer Stufenbildung in einer Hilfsschicht subli thographische Strukturen erzeugt werden.Furthermore, a process is known from the publication DE 195 48 056 C1 ren known for the production of a gate electrode, wherein under Use of a step formation in an auxiliary layer subli thographic structures are generated.
Fig. 3 zeigt einen weiteren herkömmlichen sublithographi schen Feldeffekttransistor bzw. sogenannten "Epi"-FET, bei dem die Kanallänge KL im Wesentlichen durch eine epitaktisch aufgewachsene Schicht für das Kanalgebiet K festgelegt wird. Der in Fig. 3 dargestellte "Epi"-Feldeffekttransistor kann beispielsweise von zwei Gateanschlüssen G umgeben sein, wo durch sich ein vertikaler Doppel-Feldeffekttransistor ergibt. Das Sourcegebiet S befindet sich hierbei an einem oberen Ab schnitt eines aus der epitaktisch aufgewachsenen Schicht freigelegten Halbleiterstegs, während sich ein Draingebiet D im unteren Bereich des Halbleiterstegs im Halbleitersubstrat 10 befindet. Unter Verwendung von sublithographischen Verfah ren lässt sich die Breite BLP des Halbleiterstegs ("landing pads") wesentlich unter die minimale Strukturgröße eines li thographischen Verfahrens verringern, wodurch sich eine be sonders hohe Integrationsdichte ergibt. Da darüber hinaus auch die Kanallänge KL lediglich von der epitaktisch aufge wachsenen Schichtdicke abhängt, erhält man Feldeffekttransis toren mit weiter verkleinerten Strukturgrößen und verbesser ten charakteristischen Eigenschaften. Nachteilig bei derarti gen sublithographischen Halbleiterstrukturen ist jedoch ins besondere die Realisierung einer Anschlussfläche ("landing pad") insbesondere für den oberen Teil des Halbleiterstegs. Da eine Kontaktierung üblicherweise mit herkömmlichen fotoli thographischen Verfahren erfolgt und eine exakte Platzierung eines Kontakts auf Grund von Justier- und Fertigungstoleran zen nur sehr schwer möglich ist, besteht ein wesentliches Problem bei sublithographischen Halbleiterstrukturen in der Realisierung einer zuverlässigen Anschlussfläche. Fig. 3 shows a further conventional sublithographic field effect transistor or so-called "Epi" -FET, in which the channel length K L is essentially determined by an epitaxially grown layer for the channel region K. The "Epi" field effect transistor shown in FIG. 3 can be surrounded, for example, by two gate connections G, which results in a vertical double field effect transistor. The source region S is located at an upper section of a semiconductor fin exposed from the epitaxially grown layer, while a drain region D is located in the lower region of the semiconductor fin in the semiconductor substrate 10 . Using sublithographic methods, the width BLP of the semiconductor land (“landing pads”) can be reduced significantly below the minimum structure size of a lithographic method, which results in a particularly high integration density. In addition, since the channel length K L only depends on the epitaxially grown layer thickness, field effect transistors are obtained with further reduced structure sizes and improved characteristic properties. A disadvantage of such sublithographic semiconductor structures is, in particular, the implementation of a connection pad (“landing pad”), in particular for the upper part of the semiconductor web. Since contacting is usually carried out using conventional photolithographic methods and exact placement of a contact is very difficult due to adjustment and manufacturing tolerances, a major problem with sublithographic semiconductor structures is the implementation of a reliable connection surface.
Fig. 4 zeigt eine vereinfachte Schnittansicht einer An schlussfläche für sublithographische Halbleiterstrukturen ge mäß dem Stand der Technik, wie sie beispielsweise aus der Li teraturstelle "J. M. Hergenrother et al., Bell Labs, "The Ver tical replacement-gate (VRG) MOSFET: a 50-nm vertical MOSFET with litography-independent gatelength", IEDM, 1999" bekannt ist. Fig. 4 shows a simplified sectional view of a connection surface for sublithographic semiconductor structures according to the prior art, as described, for example, by the literature reference "JM Hergenrother et al., Bell Labs," The Vertical Replacement Gate (VRG) MOSFET: a 50-nm vertical MOSFET with litography-independent gatelength ", IEDM, 1999".
Gemäß Fig. 4 besteht ein Halbleitersubstrat 10 aus einer Vielzahl von unterschiedlichen Halbleiter- und Isolations schichten, in die ein Graben eingebracht ist. Zur Ausbildung eines Draingebiets D, eines Kanalgebiets K und eines Source gebiets S wird eine Vielzahl von Halbleiterschichten epitak tisch aufgewachst. Anschließend wird eine weitere Vielzahl von Schichten aufgebracht und mit einem fotolithographischen Verfahren als Anschlussfläche mit einer Breite BLP struktu riert. Ein Teil der mittleren Schichten wird hierbei bis zur sublithographischen Halbleiterstruktur bestehend aus dem Draingebiet D, Kanalgebiet K und Sourcegebiet S entfernt und mit Gateanschlüssen G wieder aufgefüllt. Auf diese Weise er hält man eine Anschlussfläche AF für sublithographische Halb leiterstrukturen mit einer für fotolithographische Verfahren ausreichend großen Strukturbreite BLP. Justier- und Ferti gungstoleranzen sowohl bei der Lithographie als auch bei den Ätzverfahren können dadurch kompensiert werden, wodurch man eine zuverlässig funktionierende sublithographische Halblei terstruktur erhält. Nachteilig bei einer derartigen herkömm lichen Anschlussfläche ist jedoch der außerordentlich hohe Herstellungsaufwand sowie die komplexe Substratstruktur, die sich in erhöhten Kosten niederschlagen.According to FIG. 4, a semiconductor substrate 10 of a plurality of different semi-conductor and insulating layers, in which a trench is introduced. To form a drain region D, a channel region K and a source region S, a multiplicity of semiconductor layers are epitaxially grown. Then a further large number of layers are applied and structured using a photolithographic process as a connection area with a width B LP . A part of the middle layers is removed up to the sublithographic semiconductor structure consisting of the drain region D, the channel region K and the source region S and is filled up again with gate connections G. In this way he maintains a connection area AF for sublithographic semiconductor structures with a structure width B LP which is sufficiently large for photolithographic processes. Adjustment and manufac turing tolerances in both the lithography and in the etching process can be compensated for, resulting in a reliably functioning sublithographic semiconductor structure. However, the disadvantage of such a conventional connection surface is the extraordinarily high production outlay and the complex substrate structure, which are reflected in increased costs.
Der Erfindung liegt daher die Aufgabe zu Grunde ein Verfahren zur Herstellung einer Anschlussfläche für vertikale sublitho graphische Halbleiterstrukturen zu schaffen, welches bei ver ringerten Kosten und bei erhöhter Zuverlässigkeit der Halb leiterstruktur eine vereinfachte Kontaktierung ermöglicht.The invention is therefore based on the object of a method to create a connection surface for vertical sublitho to create graphic semiconductor structures, which ver reduced costs and increased reliability of the half ladder structure enables simplified contacting.
Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Patentanspruchs 1 gelöst.According to the invention, this object is achieved through the measures of Claim 1 solved.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.In the further subclaims there are further advantageous ones Characterized embodiments of the invention.
Die Erfindung wird nachstehend anhand eines Ausführungsbei spiels unter Bezugnahme auf die Zeichnung näher beschrieben.The invention is illustrated below by means of an embodiment game described in more detail with reference to the drawing.
Es zeigen:Show it:
Fig. 1A bis 1P vereinfachte Schnittansichten zur Veran schaulichung von erfindungsgemäßen Verfahrensschritten zur Herstellung einer Anschlussfläche für sublithographische Halbleiterstrukturen; FIGS. 1A to 1P simplified sectional views for Veran schaulichung of the inventive process steps for making a pad for semiconductor sublithographic structures;
Fig. 2 eine vereinfachte Schnittansicht einer herkömmli chen sublithographischen Halbleiterstruktur; Fig. 2 is a simplified sectional view of a conventional sublithographic semiconductor structure;
Fig. 3 eine vereinfachte Schnittansicht einer weiteren sublithographischen Halbleiterstruktur; und Fig. 3 is a simplified sectional view of a further sub-lithographic semiconductor structure; and
Fig. 4 eine vereinfachte Schnittansicht einer herkömmli chen sublithographischen Halbleiterstruktur mit verbesserter Anschlussfläche. Fig. 4 is a simplified sectional view of a convenli Chen sublithographic semiconductor structure with an improved pad.
Fig. 1A bis 1P zeigen vereinfachte Schnittansichten zur Veranschaulichung von jeweiligen Schritten bei der Herstel lung einer Anschlussfläche für einen sublithographischen ver tikalen Feldeffekttransistor gemäß der vorliegenden Erfin dung. Die Darstellung der Figuren ist hierbei nicht maßstäb lich. Figs. 1A to 1P show simplified sectional views illustrating respective steps in the lung herstel a connecting surface for a sublithographic ver tical field effect transistor according to the present OF INVENTION dung. The representation of the figures is not to scale.
Gemäß Fig. 1A wird zunächst ein Halbleitersubstrat 1 mit ei ner nicht dargestellten Maskenschicht beschichtet, und aktive Gebiete durch beispielsweise flache Grabenisolierungen (STI, shallow trench isolation) strukturiert. Das Substrat 1 be steht gemäß Fig. 1A bis 1P aus einer Folge von epitaktisch abgeschiedenen Schichten, wie z. B. einer dotierten Silizium schicht, einer ersten Barrierenschicht B, einer undotierten Siliziumschicht, einer zweiten Barrierenschicht B und einer weiteren dotierten Siliziumschicht. Das Substrat 1 kann je doch auch aus einem anderen Material bestehen und insbesonde re keine Barrierenschichten B aufweisen. Beispielsweise kön nen lediglich eine PNP- oder NPN-Schichtenfolge ausgebildet sein.Referring to FIG. 1A, a semiconductor substrate 1 with egg ner unillustrated mask layer is first coated and patterned active areas by, for example, flat grave isolations (STI, shallow trench isolation). The substrate 1 is be shown in FIG. 1A to 1P of a sequence of epitaxially deposited layers such. B. a doped silicon layer, a first barrier layer B, an undoped silicon layer, a second barrier layer B and a further doped silicon layer. However, the substrate 1 can also consist of another material and, in particular, have no barrier layers B. For example, only a PNP or NPN layer sequence can be formed.
Die in Fig. 1A dargestellten Barrierenschichten B dienen im Wesentlichen der Trennung von später ausgebildeten Source-, Kanal- und Draingebieten eines auszubildenden vertikalen Feldeffekttransistors. Bei einem derartigen vertikalen Feld effekttransistor können sie als Potentialbarrieren bzw. als Ätzstoppschichten dienen und als Diffusions- und/oder Hetero- Barriere wirken. Die Barrierenschichten B können beispiels weise aus SiGe oder SiC bestehen. Zur Herstellung eines Tun neltransistors könnten die Barrierenschichten B auch als Tun nelbarrieren wirken und beispielsweise aus SiO2 oder Si3N4 be stehen. Es sind jedoch auch alle weiteren Materialien für die Barrierenschichten B denkbar.The barrier layers B shown in FIG. 1A essentially serve to separate source, channel and drain regions of a vertical field effect transistor to be formed. With such a vertical field effect transistor, they can serve as potential barriers or as etch stop layers and act as a diffusion and / or hetero barrier. The barrier layers B can, for example, consist of SiGe or SiC. To produce a tun nel transistor, the barrier layers B could also act as tun nel barriers and be made, for example, of SiO 2 or Si 3 N 4 . However, all other materials for the barrier layers B are also conceivable.
Die äußeren Siliziumschichten des Substrats 1 stellen innere Source/Drain-Elektroden bzw. -gebiete dar. Die innere bzw. mittlere Siliziumschicht dient im Wesentlichen zur Realisie rung eines eigentlichen Kanalgebietes und kann beispielsweise auch undotiert sein, da die Einsatzspannung des Transistors später durch die Austrittsarbeit des Gatematerials einge stellt werden kann. Anschließend wird eine erste Masken schicht M1 auf dem Halbleitersubstrat 1 ausgebildet, die im Wesentlichen als Hilfsschicht zur Herstellung einer nachfol genden sublithographischen Maske verwendet wird. Die erste Maskenschicht M1 besteht beispielsweise aus einer abgeschie denen TEOS-Schicht kann jedoch auch jede weitere Masken schicht aufweisen.The outer silicon layers of the substrate 1 represent inner source / drain electrodes or regions. The inner or middle silicon layer essentially serves for realizing an actual channel region and can also be undoped, for example, since the threshold voltage of the transistor is later due to the work function of the gate material can be set. A first mask layer M1 is then formed on the semiconductor substrate 1 , which is used essentially as an auxiliary layer for producing a subsequent sublithographic mask. The first mask layer M1 consists, for example, of a deposited TEOS layer, but can also have any further mask layer.
Gemäß Fig. 1B wird unter Verwendung der ersten Maskenschicht M1 eine Stufe bis in das Substrat 1 geätzt und anschließend eine zweite Maskenschicht M2 mit geringer Dicke ausgebildet. Die zweite Maskenschicht M2 besteht beispielsweise aus einer Nitridschicht und definiert durch ihre Dicke die Breite eines späteren Substratstegs bzw. der sublithographischen Halblei terstruktur.According to FIG. 1B, a step is etched into the substrate 1 using the first mask layer M1 and then a second mask layer M2 with a small thickness is formed. The second mask layer M2 consists, for example, of a nitride layer and defines the width of a later substrate web or the sublithographic semiconductor structure by its thickness.
Gemäß Fig. 1C wird die zweite Maskenschicht M2 beispielswei se mittels eines anisotropen Ätzverfahrens zurückgeätzt, wo durch ein "Nitridspacer" bzw. eine Strukturmaske M2 an der ersten Maskenschicht M1 verbleibt. Hierbei wird vorzugsweise eine anisotrope Trockenätzung durchgeführt. Die erste Masken schicht bzw. TEOS-Schicht M1 wird anschließend vorzugsweise nasschemisch zurückgeätzt, so dass nur noch der in Fig. 1C dargestellte "Nitridspacer" bzw. die Strukturmaske M2 zurück bleibt.Referring to FIG. 1C, the second mask layer M2 is beispielswei se etched back by an anisotropic etching method, where a pattern mask M2 remains on the first mask layer M1 by a "nitride spacer" or. An anisotropic dry etching is preferably carried out here. The first mask layer or TEOS layer M1 is then preferably etched back by wet chemistry, so that only the “nitride spacer” shown in FIG. 1C or the structural mask M2 remains.
Dieser frei stehende "Nitridspacer" bzw. dieser verbleibende Teil der zweiten Maskenschicht M2 dient gemäß Fig. 1D nun mehr als Ätzmaske, um den gesamten Substrat-Schichtstapel bzw. das Substrat 1 zu strukturieren. Dabei wird beispiels weise die untere Barrierenschicht B als Ätzstoppschicht ver wendet, wodurch sich die sublithographische Halbleiterstruk tur bzw. der Substratsteg ST sehr exakt herausbilden lässt. Gemäß Fig. 1D bildet der obere Teil des Substratstegs ST ein Sourcegebiet S, ein mittlerer Teil ein Kanalgebiet K und ein im verbleibenden Substrat 1 liegendes Gebiet ein Draingebiet D des vertikalen sublithographischen Feldeffekttransistors. According to FIG. 1D, this free-standing “nitride spacer” or this remaining part of the second mask layer M2 now serves more as an etching mask in order to structure the entire substrate layer stack or the substrate 1 . Here, for example, the lower barrier layer B is used as an etch stop layer, as a result of which the sublithographic semiconductor structure or the substrate web ST can be formed very precisely. According to FIG. 1D, the upper part of the substrate web ST forms a source region S, a middle part a channel region K and a region lying in the remaining substrate 1 a drain region D of the vertical sublithographic field effect transistor.
Die Source-, Kanal- und Draingebiete sind hierbei durch die vorstehend beschriebenen Barrierenschichten vorteilhafterwei se getrennt, wodurch sich besonders geringe Leckströme errei chen lassen. Mit KF ist ein Kontakt-Oberflächenabschnitt der sublithographischen Halbleiterstruktur ST gekennzeichnet, der eine wesentlich geringere Strukturgröße aufweist als eine zur Verfügung stehende minimale fotolithographische Strukturgrö ße.The source, channel and drain areas are here by the barrier layers described above advantageously se separated, which leads to particularly low leakage currents let it With KF, a contact surface section is the characterized sublithographic semiconductor structure ST, the has a significantly smaller structure size than a Available minimal photolithographic structure size SSE.
Die nachfolgenden Fig. 1E bis 1G zeigen Schnittansichten für optionale Verfahrensschritte zur Verbesserung der charak teristischen Eigenschaften der sublithographischen Halblei terstruktur ST. Diese zusätzlichen Schritte können jedoch auch weggelassen werden, ohne die grundsätzliche Funktion der herzustellenden Anschlussfläche oder des Feldeffekttransis tors zu beeinflussen.The following Fig. 1E to 1G show sectional views for optional process steps to improve the charac teristic properties of the sublithographic semiconductor structure ST. However, these additional steps can also be omitted without influencing the basic function of the connection area to be produced or of the field effect transistor.
Gemäß Fig. 1E wird zunächst eine dritte Maskenschicht M3 ganzflächig auf dem Wafer bzw. dem Substrat 1 abgeschieden. Beispielsweise wird wiederum eine Siliziumnitridschicht als dritte Maskenschicht M3 verwendet. Wie in Fig. 1C werden wiederum mittels eines anisotropen Ätzverfahrens sogenannte Spacer bzw. Schutzmasken M3 ausgebildet, die an den Flanken der sublithographischen Halbleiterstruktur ST zurückbleiben und diese vor dem nächsten Prozessschritt schützen.According to FIG. 1E, a third mask layer M3 is first deposited over the entire surface of the wafer or the substrate 1 . For example, a silicon nitride layer is again used as the third mask layer M3. As in FIG. 1C, so-called spacers or protective masks M3 are again formed by means of an anisotropic etching process, which remain on the flanks of the sublithographic semiconductor structure ST and protect them from the next process step.
In einem nachfolgenden Schritt gemäß Fig. 1G wird nämlich eine erste Isolationsschicht IO in dem verbleibenden Halblei tersubstrat 1 selbstjustierend ausgebildet, wobei beispiels weise ein thermisches Oxid aufgewachsen wird oder eine Sauer stoffimplantation mit anschließender Oxidbildung durch einen sogenannten "RTA"-Schritt erfolgt. Alternativ kann auch eine andere erste Isolationsschicht IO mit einer möglichst gerin gen Dielektrizitätskonstante aufgebracht werden, um eine mög lichst hohe Entkoppelung zwischen dem im verbleibenden Sub strat 1 liegenden Drainanschluss und einem später ausgebilde ten Gateanschluss zu ermöglichen. Insbesondere die Hochfre quenzeigenschaften eines vertikalen Transistors werden da durch wesentlich verbessert. Anschließend werden die "Nitridspacer" bzw. Schutzmasken M3 sowie Strukturmaske M2 vollständig entfernt, so dass der Substratsteg bzw. die sub lithographische Halbleiterstruktur ST wieder frei steht.In a subsequent step in accordance with FIG. 1G, a first insulation layer IO is formed in the remaining semiconductor substrate 1 in a self-adjusting manner, wherein, for example, a thermal oxide is grown or an oxygen implantation with subsequent oxide formation is carried out by a so-called “RTA” step. Alternatively, another first insulation layer IO can be applied with a dielectric constant that is as low as possible in order to enable the greatest possible decoupling between the drain connection located in the remaining substrate 1 and a gate connection that is formed later. In particular, the high frequency properties of a vertical transistor are significantly improved. The “nitride spacers” or protective masks M3 and structure mask M2 are then completely removed, so that the substrate web or the sub-lithographic semiconductor structure ST is free again.
Gemäß Fig. 1H erfolgt anschließend ein Ausbilden einer zwei ten Isolationsschicht 2. Diese zweite Isolationsschicht 2 wird vorzugsweise als hochwertiges Gatedielektrikum aufge wachsen, wobei vorzugsweise als Gatedielektrikum Siliziumdi oxid verwendet wird.According to Fig. 1H forming a two-th insulating layer 2 is then carried out. This second insulation layer 2 will preferably grow up as a high-quality gate dielectric, silicon oxide being preferably used as the gate dielectric.
In einem nachfolgenden Schritt wird gemäß Fig. 11 eine erste elektrisch leitende Schicht 3 ganzflächig auf dem verbleiben den Substrat 1 bzw. der zweiten Isolationsschicht 2 ausgebil det. Vorzugsweise besteht diese elektrisch leitende Schicht 3 als Gatematerial aus Polysilizium oder SiGe und wird in einem Abscheideverfahren ausgebildet.In a subsequent step, according to FIG. 11, a first electrically conductive layer 3 is formed over the entire area on which the substrate 1 or the second insulation layer 2 remain. This electrically conductive layer 3 preferably consists of polysilicon or SiGe as gate material and is formed in a deposition process.
Gemäß Fig. 1J wird in einem nachfolgenden Schritt eine erste isolierende Schutzschicht 4 ganzflächig auf der ersten elek trisch leitenden Schicht 3 bzw. auf der sublithographischen Halbleiterstruktur abgeschieden. Die erste isolierende Schutzschicht 4 besteht beispielsweise aus einer Nitrid schicht, kann jedoch auch aus jeder weiteren isolierenden Schicht bestehen, die gemeinsam mit dem Substrat 1 als Ätz stoppschicht für ein späteres Ätzverfahren dienen kann.According to Fig. 1J, a first insulating protect layer 4 is blanket deposited on the first elec trically conductive layer 3 or on the sub-lithographic semiconductor structure in a subsequent step. The first insulating protective layer 4 consists, for example, of a nitride layer, but can also consist of any further insulating layer which, together with the substrate 1 , can serve as an etching stop layer for a later etching process.
Zunächst wird jedoch in einem weiteren Verfahrensschritt ge mäß Fig. 1K die erste isolierende Schutzschicht 4 wiederum zu einem Spacer zurückgeätzt, so dass die erste elektrisch leitende Schicht 3 bzw. das Gatematerial teilweise freigelegt wird. Der entstandene Spacer 4 schützt darüber hinaus die vertikalen Seitenwände der elektrisch leitenden Schicht 3 bzw. des Gatematerials, was für den nachfolgenden Schritt von Bedeutung ist. First, however, in a further method step according to FIG. 1K, the first insulating protective layer 4 is again etched back to a spacer, so that the first electrically conductive layer 3 or the gate material is partially exposed. The resulting spacer 4 also protects the vertical side walls of the electrically conductive layer 3 or the gate material, which is important for the subsequent step.
Gemäß Fig. 1L wird nunmehr eine vierte Maskenschicht M4 vor zugsweise durch eine Lackmaske ausgebildet und derart struk turiert, dass das Gatematerial bzw. die elektrisch leitende Schicht 3 an der Halbleiterstruktur ST zumindest teilweise zurückgeätzt werden kann. Die vierte Maskenschicht M4 kann beispielsweise auch durch eine Hartmaske realisiert werden. Die vierte Maskenschicht M4 strukturiert demzufolge im We sentlichen den seitlichen Gatekontakt, wobei die verbleibende erste elektrisch leitende Schicht 3 selbstjustierend einen Spacer um den Halbleitersteg bzw. die sublithographische Halbleiterstruktur ST ausbildet.Referring to FIG. 1L a fourth mask layer M4 is now formed prior preferably by a resist mask and in such a constructive tured that the gate material and the electrically conductive layer 3 may be etched back to the semiconductor structure ST, at least partially. The fourth mask layer M4 can also be implemented, for example, by a hard mask. The fourth mask layer M4 consequently essentially structures the lateral gate contact, the remaining first electrically conductive layer 3 self-aligning forming a spacer around the semiconductor fin or the sublithographic semiconductor structure ST.
Gemäß Fig. 1M wird zunächst die vierte Maskenschicht M4 ent fernt und eine zweite isolierende Schutzschicht 5 an der Oberfläche ausgebildet. Die zweite isolierende Schutzschicht 5 wird hierbei wiederum vorzugsweise als Nitridschicht abge schieden, die gemeinsam mit der ersten isolierenden Schutz schicht 4 und dem Material des Sourcegebietes S eine Ätz stoppschicht für ein nachfolgendes Ätzverfahren realisiert und den Graben der zurückgeätzten ersten elektrisch leitenden Schicht 3 auffüllt. Zunächst wird jedoch mittels eines ani sotropen Ätzverfahrens die zweite isolierende Schutzschicht 5 zurückgeätzt, wodurch sich die in Fig. 1M dargestellten Spacer an den Seitenwänden des Spacers der ersten isolieren den Schutzschicht 4 ausbilden. Auf diese Weise bildet sich selbstjustierend eine vollständig geschlossene Oberflächen- Schutzschicht bzw. Nitridfläche, die als Schutzfläche den oberen Halbleitersteg bzw. das Sourcegebiet S umgibt.Referring to FIG. 1M fourth mask M4 layer is first removed ent and a second insulating protective layer 5 formed on the surface. The second insulating protective layer 5 is in turn preferably deposited as a nitride layer, which, together with the first insulating protective layer 4 and the material of the source region S, realizes an etching stop layer for a subsequent etching process and fills the trench of the etched-back first electrically conductive layer 3 . First, however, the second insulating protective layer 5 is etched back by means of an anisotropic etching process, as a result of which the spacers shown in FIG. 1M form the protective layer 4 on the side walls of the spacer of the first insulating. In this way, a completely closed surface protective layer or nitride surface is formed, which surrounds the upper semiconductor web or the source region S as a protective surface.
Ferner wird die erste elektrisch leitende Schicht 3 zuverläs sig nach oben hin isoliert, wodurch sich sublithographische Halbleiterstrukturen äußerst zuverlässig kontaktieren lassen. Demzufolge ist eine großflächige Ätzstoppschicht um die sub lithographische Halbleiterstruktur ST herum entstanden, die auch bei einer Dejustage im fotolithographischen Prozess den Halbleitersteg bzw. das Sourcegebiet S zuverlässig kontak tiert, ohne die darunter liegende elektrisch leitende Schicht 3 bzw. das Gate kurz zu schließen.Furthermore, the first electrically conductive layer 3 is reliably isolated upwards, so that sublithographic semiconductor structures can be contacted extremely reliably. As a result, a large-area etch stop layer has been created around the sub-lithographic semiconductor structure ST, which reliably contacts the semiconductor web or the source region S even in the event of a misalignment in the photolithographic process, without short-circuiting the underlying electrically conductive layer 3 or the gate.
Zur Vervollständigung der Anschlussfläche wird anschließend gemäß Fig. 1N eine Kontaktloch-Isolationsschicht 6 ausgebil det, die beispielsweise aus einer dicken TEOS-Schicht be steht. Die Kontaktloch-Isolationsschicht 6 wird anschließend mittels eines chemisch-mechanischen Polierverfahrens (CMP, chemical mechanical polishing) planarisiert. Typischerweise beträgt die Höhe der aus TEOS- hergestellten Kontaktloch- Isolationsschicht 6 ca. 500 nm bis 1 Mikrometer, während die Steghöhe der sublithographischen Halbleiterstruktur ST ledig lich ca. 300 nm beträgt.To complete the connection area, a contact hole insulation layer 6 is then formed according to FIG. 1N, which is made, for example, of a thick TEOS layer. The contact hole insulation layer 6 is then planarized by means of a chemical mechanical polishing method (CMP, chemical mechanical polishing). Typically, the height of the contact hole insulation layer 6 made from TEOS is approximately 500 nm to 1 micrometer, while the web height of the sublithographic semiconductor structure ST is only approximately 300 nm.
In einem nachfolgenden Schritt gemäß Fig. 1O wird mittels eines herkömmlichen fotolithographischen Verfahrens die Kon taktloch-Isolationsschicht 6 strukturiert, wodurch die An schlussflächen AF für die sublithographische Halbleiterstruk tur ST festgelegt werden. Anschließend erfolgt eine sogenann te Kontaktlochätzung, die selektiv sowohl auf dem Substratma terial des Sourcegebiets S als auch auf den ersten und zwei ten isolierenden Schutzschichten 4 und 5 stoppt. Dadurch wer den Kontaktlöcher für das Sourcegebiet S, die Gateschicht 3 und das Draingebiet D bis zu unterschiedlichen Kontaktebenen selbstjustierend freigelegt.In a subsequent step according to FIG. 10, the contact hole insulation layer 6 is structured by means of a conventional photolithographic method, as a result of which the connection areas AF are determined for the sublithographic semiconductor structure ST. This is followed by a so-called contact hole etching, which selectively stops both on the substrate material of the source region S and on the first and second insulating protective layers 4 and 5 . As a result, who exposed the contact holes for the source region S, the gate layer 3 and the drain region D to different contact levels self-adjusting.
Auf diese Weise werden ferner bei der sublithographischen Halbleiterstruktur ST ein Kontakt-Oberflächenabschnitt KF und daran angrenzende isolierende Schutz-Oberflächenabschnitte SF freigelegt, weshalb auch bei einer starken Dejustage im foto lithographischen Prozess keine Gefahr eines Kurzschlusses mit darunter liegenden Schichten besteht.In this way, the sublithographic Semiconductor structure ST a contact surface section KF and adjacent insulating protective surface sections SF exposed, which is why even with a strong misalignment in the photo lithographic process with no risk of short circuit underlying layers.
Abschließend wird gemäß Fig. 1P eine zweite elektrisch lei tende Schicht 7 in den freigelegten Kontaktlöchern ausgebil det, wodurch das Sourcegebiet S die erste elektrisch leitende Gateschicht 3 sowie das Draingebiet D elektrisch leitend an geschlossen werden. Auf Grund der optional gemäß Fig. 1E bis 1G hergestellten ersten Isolationsschicht I0 kann demzu folge eine kapazitive Einkoppelung zwischen Gate- bzw. erster elektrisch leitender Schicht 3 und dem Draingebiet D bzw. Drainanschluss im Substrat 1 vermindert werden.Finally, according to FIG. 1P, a second electrically conductive layer 7 is formed in the exposed contact holes, whereby the source region S, the first electrically conductive gate layer 3 and the drain region D are closed in an electrically conductive manner. On the basis of the first insulation layer I0 optionally produced according to FIGS. 1E to 1G, a capacitive coupling between the gate or first electrically conductive layer 3 and the drain region D or drain connection in the substrate 1 can consequently be reduced.
Die Erfindung wurde vorstehend anhand eines sublithographi schen vertikalen Feldeffekttransistors beschrieben. Sie ist jedoch nicht darauf beschränkt und bezieht sich vielmehr auf alle sublithographischen Halbleiterstrukturen, die zumindest an einer Oberseite kontaktiert werden müssen. Gemäß der vor liegenden Erfindung wurde eine erste und eine zweite isolie rende Schutzschicht um die Halbleiterstruktur herum ausgebil det. Es können jedoch auch mehrere isolierende Schutzschich ten oder lediglich eine Schutzschicht verwendet werden. In gleicher Weise können auch unterschiedliche Materialien für die isolierenden Schutzschichten verwendet werden, sofern sie eine im Wesentlichen gleiche selektive Ätzstoppeigenschaft für eine Kontaktlochätzung aufweisen.The invention has been described above using a sublithograph vertical field effect transistor described. she is but not limited to, and rather refers to all sublithographic semiconductor structures, at least must be contacted on an upper side. According to the before invention was a first and a second isolie protective layer around the semiconductor structure det. However, several insulating protective layers can also be used ten or only a protective layer can be used. In in the same way, different materials for the insulating protective layers are used, provided they an essentially the same selective etch stop property for contact hole etching.
Claims (6)
- - Ausbilden der vertikalen sublithographischen Halbleiter struktur (ST) mit einem aus dem Substrat hervorstehenden Kon takt-Oberflächenabschnitt (KF) und einer Drainzuleitung (D) im Substrat (1);
- - Ganzflächiges Abscheiden einer Gateoxidschicht (2);
- - Ganzflächiges konformes Abscheiden einer Gateschicht (3) und;
- - Ganzflächiges konformes Abscheiden einer ersten isolieren den Schutzschicht (4) und anisotropes Rückätzen zur Bildung von wenigstens einer Seitenwandschutzschicht (4) und zum Freilegen der Gateschicht (3);
- - Strukturieren der elektrisch leitenden Gateschicht (3) und Freilegen des Kontakt-Oberflächenabschnitts (KF) der subli thographischen Halbleiterstruktur (ST)
- - konformes Abscheiden einer zweiten isolierenden Schutz schicht (5) auf der strukturierten Gateschicht (3), der Sei tenwandschutzschicht (4) und dem Kontakt-Oberflächenabschnitt (KF) und anisotropes Rückätzen der zweiten isolierenden Schutzschicht (5) zum Freilegen des Kontakt- Oberflächenabschnitts (KF) und zum Ausbilden eines an diesen angrenzenden Schutz-Oberflächenabschnitts (SF);
- - Ausbilden einer Kontaktloch-Isolationsschicht (6);
- - Fotolithographisches Strukturieren der Kontaktloch- Isolationsschicht (6) zum Festlegen der Anschlussfläche (AF); und
- - Ätzen der Kontaktloch-Isolationsschicht (6) zum Freile gen der Anschlussfläche (AF) für die vertikale sublitho graphische Halbleiterstruktur (ST).
- - Form the vertical sublithographic semiconductor structure (ST) with a protruding from the substrate contact surface section (KF) and a drain line (D) in the substrate ( 1 );
- - Full-surface deposition of a gate oxide layer ( 2 );
- - Completely conformal deposition of a gate layer ( 3 ) and;
- - Full surface conformal deposition of a first isolate the protective layer ( 4 ) and anisotropic etching back to form at least one side wall protective layer ( 4 ) and to expose the gate layer ( 3 );
- - Structuring the electrically conductive gate layer ( 3 ) and exposing the contact surface section (KF) of the subli thographic semiconductor structure (ST)
- - conformal deposition of a second insulating protective layer ( 5 ) on the structured gate layer ( 3 ), the side wall protective layer ( 4 ) and the contact surface section (KF) and anisotropic etching back of the second insulating protective layer ( 5 ) to expose the contact surface section ( KF) and for forming a protective surface section (SF) adjacent to this;
- - Forming a contact hole insulation layer ( 6 );
- - Photolithographic structuring of the contact hole insulation layer ( 6 ) for fixing the connection area (AF); and
- - Etching the contact hole insulation layer ( 6 ) to expose the connection surface (AF) for the vertical sublithographic semiconductor structure (ST).
Ausbilden einer Schutzmaske (M3) an der vertikalen Halblei terstruktur (ST)
- - Ausbilden einer ersten Isolationsschicht (IO) an der Ober fläche des Substrats (1) unter Verwendung der Schutzmaske (M3); und
- - Entfernen der Schutzmaske (M3) umfasst.
Forming a protective mask (M3) on the vertical semiconductor structure (ST)
- - Forming a first insulation layer (IO) on the upper surface of the substrate ( 1 ) using the protective mask (M3); and
- - Remove the protective mask (M3).
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