Die
vorliegende Erfindung bezieht sich auf eine Verzögerungsvorrichtung, die mit
einer Ergänzungsschaltung
versehen ist, welche eine vorbestimmte Spannung an ein Verzögerungselement
anlegt.The
The present invention relates to a deceleration device associated with
a supplementary circuit
which is a predetermined voltage to a delay element
invests.
1 zeigt die Verzögerungsvorrichtung D12
als relevanter Stand der Technik. Die Verzögerungsvorrichtung D12 enthält mehrere
Verzögerungselemente
DL in Reihe miteinander. Das eintretende Übertragungssignal wird von
jedem Verzögerungselement
DL, das eine Verzögerungszeit
Td erzeugt, verzögert. 1 shows the delay device D12 as a relevant prior art. The delay device D12 includes a plurality of delay elements DL in series with each other. The incoming transmission signal is delayed by each delay element DL, which generates a delay time Td.
2 zeigt den Strom, der in
der Verzögerungsvor richtung
D12 fließt.
Nachdem ein Einheitsimpuls zu der Verzögerungsvorrichtung D12 wie
in 2(A) gezeigt geführt ist, ändert sich
der dem Verzögerungselement
DL zugeführte
Strom derart, daß er
in einem Impulsstoß fließt, wie
in 2(B) gezeigt ist.
Die Zeitperiode, während
welcher der Strom fließt,
ist äquivalent
der Verzögerungszeit
Td. Wenn aufeinander folgende Impulse zu der Verzögerungsvorrichtung
D12 geführt
werden, wie in 2(C) gezeigt
ist, während
der von dem ersten Impuls erzeugte anfängliche Strom fließt, fließt auch
ein anderer von dem folgenden Impuls erzeugter Strom, wie in 2(D) gezeigt ist. Wenn sich
der Strom von zwei oder mehr Verzögerungselementen DL auf diese Weise
gleichzeitig ändert, ändert sich
die Summe des in der Verzögerungsvorrichtung
D12 fließenden Stroms
wie in 2(E) gezeigt.
Da die Änderung
des Stroms die Leistungszuführungsspannung
Vdd und Vss der Verzögerungsvorrichtung
D12 verändert, wird
die Genauigkeit der Verzögerungszeit
Td der Verzögerungsvorrichtung
D12 verringert. 2 shows the current flowing in the delay device D12. After a unit pulse to the delay device D12 as in 2 (A) is shown guided, the current supplied to the delay element DL changes so that it flows in a pulse pulse, as in 2 B) is shown. The time period during which the current flows is equivalent to the delay time Td. When successive pulses are supplied to the delay device D12, as in FIG 2 (C) While the initial current generated by the first pulse flows, another current generated by the following pulse flows as shown in FIG 2 (D) is shown. When the current of two or more delay elements DL changes simultaneously in this way, the sum of the current flowing in the delay device D12 changes as in FIG 2 (E) shown. Since the change of the current changes the power supply voltage Vdd and Vss of the delay device D12, the accuracy of the delay time Td of the delay device D12 is reduced.
3 zeigt eine andere Verzögerungsvorrichtung
D12 als relevanter Stand der Technik. Die Verzögerungsvorrichtung D12 enthält mehrere
Auswahlglieder SEL in Reihe miteinander, sowie mehrere Verzögerungselemente
DL, von denen jedes das eintretende Übertragungssignal verzögert und
es zu einem folgenden Auswahlglied SEL führt. Das Verzögerungselement
DL hat einen oder mehrere Inverter in Reihe miteinander. Das Auswahlglied
SEL gibt selektiv das Signal aus, das durch das Verzögerungselement
DL hindurchgeht, sowie das Signal, das nicht durch dieses hindurchgeht.
Die Zeiten der in der Verzögerungsvorrichtung
D12 verbrauchten elektrischen Leistung unterscheiden sich in Abhängigkeit
von der Auswahl durch das Auswahlglied SEL. Wenn beispielsweise
alle Auswahlglieder SEL die Ausgangssignale der Verzögerungselemente
DL auswählen, schreitet
das Übertragungssignal
langsam vorwärts; demgemäß verbraucht,
wenn das dem Ausgangsanschluß am
nächsten
befindliche Auswahlglied SEL die elektrische Leistung verbraucht,
auch das dem Eingangsanschluß am
nächsten
befindliche Auswahlglied SEL die elektrische Leistung. D.h. die
elektrische Leistung wird bei zwei oder mehr Auswahlgliedern SEL
verbraucht. Das Ergebnis besteht in einer Herabsetzung der Genauigkeit
der Verzögerungszeit,
da die Leistungszuführungsspannung
für die
Verzögerungsvorrichtung
D12 anders ist, wenn die elektrische Leistung bei zwei oder mehr
Auswahlgliedern SEL verbraucht wird, als wenn sie bei nur einem
Auswahlglied SEL verbraucht wird. 3 shows another delay device D12 as a relevant prior art. The delay device D12 includes a plurality of selectors SEL in series with each other, as well as a plurality of delay elements DL, each delaying the incoming transmission signal and leading it to a following selector SEL. The delay element DL has one or more inverters in series with each other. The selector SEL selectively outputs the signal which passes through the delay element DL and the signal which does not pass therethrough. The times of the electric power consumed in the delay device D12 differ depending on the selection by the selector SEL. For example, when all the selectors SEL select the output signals of the delay elements DL, the transmission signal advances slowly; Accordingly, when the selector SEL, which is closest to the output terminal, consumes the electric power, the selector SEL, which is closest to the input terminal, also consumes the electric power. That is, the electric power is consumed at two or more selectors SEL. The result is a reduction in the accuracy of the delay time since the power supply voltage for the delay device D12 is different when the electric power is consumed at two or more selectors SEL than when consumed at only one selector SEL.
4 zeigt eine Schaltung,
die dem Verzögerungselement
DL nach 3 elektrisch äquivalent ist.
Eine Verdrahtungskapazität
CL tritt in der Signalleitung LIN auf, welche die Treiberschaltung
DR und die Empfangsschaltung RC verbindet, während eine Eingangskapazität CG an
dem Eingangsanschluß der
Empfangsschaltung RC auftritt. Die Eingangskapazität CG ist
proportional zu der Anzahl von zu verbindenden Empfangsschaltungen
RC, während
die Verdrahtungskapazität
CL proportional zu der Länge der
Signalleitung LIN ist. Wenn die Eingangskapazität CG und die Verdrahtungskapazität CL zunehmen, erfordert
das Hindurchführen
des Signals durch die Verzögerungsvorrichtung
D12 einen größeren Strom. Die
Zunahme des Stroms vergrößert die Änderung des
Stroms, wie in 2(E) gezeigt
ist, wodurch die Genauigkeit der Verzögerungszeit Td abnimmt. 4 shows a circuit following the delay element DL 3 is electrically equivalent. A wiring capacitance CL occurs in the signal line LIN which connects the drive circuit DR and the reception circuit RC, while an input capacitance CG occurs at the input terminal of the reception circuit RC. The input capacitance CG is proportional to the number of receiving circuits RC to be connected, while the wiring capacitance CL is proportional to the length of the signal line LIN. As the input capacitance CG and the wiring capacitance CL increase, passing the signal through the delay device D12 requires a larger current. The increase of the current increases the change of the current, as in 2 (E) is shown, whereby the accuracy of the delay time Td decreases.
Wenn
sich die Leistungszuführungsspannung
aufgrund des Betriebs der Treiberschaltung DR scharf ändert, wird
ein elektromagnetisches Wellenrauschen abgestrahlt. Wenn die Änderung
des Leistungszuführungsstroms
und der Leistungszuführungsspannung
zunimmt, weil die Signalleitung LIN lang ist, nimmt das von der
Verzögerungsvorrichtung D10
abgestrahlte elektromagnetische Wellenrauschen ebenfalls zu. Das
von dem elektronischen Instrument abgestrahlte elektromagnetische
Wellenrauschen muß unterhalb
eines gegebenen Pegels sein, so daß es daher erforderlich ist,
das Auftreten des elektromagnetischen Wellenrauschens in dem mit
der Verzögerungsvorrichtung
D10 versehenen elektronischen Instrument zu verhindern.If
the power supply voltage
sharp changes due to the operation of the driver circuit DR
emitted an electromagnetic wave noise. If the change
of the power supply current
and the power supply voltage
increases because the signal line LIN is long, that takes from the
Delay device D10
radiated electromagnetic noise also to. The
emitted by the electronic instrument electromagnetic
Noise must be below
of a given level, so that it is therefore necessary
the occurrence of the electromagnetic wave noise in the
the delay device
D10 provided electronic instrument.
Knight,
T.F., Krymm, A.: "A
Self-Terminating Low-Voltage
Swing CMOS Output Driver",
IEEE Journal of Solid-State Circuits, Vol 23, No. 2, April 1988,
S. 457–464,
offenbart eine Verzögerungsschaltung
für ein
eintretendes Signal, welche eine Treiberschaltung und eine Abschlußschaltung
aufweist, die durch eine Übertragungsleitung
miteinander verbunden sind. Die Treiberschaltung und die Abschlußschaltung
liegen jeweils zwischen derselben Versorgungsspannung, wobei die
Treiberschaltung aus zwei in Reihe geschalteten Feldeffekttransistoren,
die durch das Eingangssignal entgegengesetzt gesteuert werden, und
die Abschlußschaltung
aus einer Reihenschaltung von zwei gleichen Widerständen, deren
Verbindung mit dem Ausgangsende der Übertragungsleitung verbunden
ist, bestehen.Knight, TF, Krymm, A .: "A Self-Terminating Low-Voltage Swing CMOS Output Driver", IEEE Journal of Solid State Circuits, Vol. 2, April 1988, pp. 457-464, discloses an incoming signal delay circuit comprising a driver circuit and a termination circuit interconnected by a transmission line. The driver circuit and the termination circuit are each between the same supply voltage, wherein the driver circuit of two series-connected field effect transistors, which are controlled by the opposite input signal, and the termination circuit of ei ner series connection of two equal resistors whose connection is connected to the output end of the transmission line exist.
EP 0797303 A2 zeigt
einen invertierenden Verstärker,
der eine an eine Versorgungsspannung gelegte Reihenschaltung aus
zwei inversen Feldeffektransistoren, denen das Eingangssignal als
Steuerspannung zugeführt
wird, aufweist. Um die Verstärkung,
die typischerweise zwischen 10 und 30 liegt, herabzusetzen, kann
zu dieser Reihenschaltung aus zwei Widerständen parallel geschaltet werden.
Die Verbindung zwischen den Feldeffekttransistoren und die Verbindung
zwischen den Widerständen
sind mit dem Ausgangsanschluß des
Verstärkers
verbunden. EP 0797303 A2 shows an inverting amplifier, which has a series circuit connected to a supply voltage of two inverse field-effect transistors, to which the input signal is supplied as a control voltage. In order to reduce the gain, which is typically between 10 and 30, can be connected in parallel to this series connection of two resistors. The connection between the field effect transistors and the connection between the resistors are connected to the output terminal of the amplifier.
Es
ist die Aufgabe der vorliegenden Erfindung, eine Verzögerungsvorrichtung,
welche ein eintretendes Übertragungssignal
verzögert,
mit einem Verzögerungselement,
das mit einer Leistungszuführungsspannung
Vdd und einer Leistungszuführungsspannung
Vss betrieben ist, eine von Ausgangsspannungen mit zwei möglichen
Werten entsprechend einer Eingangsspannung ausgibt und das Übertragungssignal
verzögert,
wobei die Spannung Vdd größer als
die Spannung Vss ist, und mit einer Ergänzungsschaltung zu schaffen,
mit der eine genauere Einstellung der Verzögerungszeit möglich ist
und bei der zusätzlich
das Auftreten des elektromagnetischen Wellenrauschens reduziert
ist.It
the object of the present invention is a delay device,
which an incoming transmission signal
delayed
with a delay element,
that with a power supply voltage
Vdd and a power supply voltage
Vss is operated, one of output voltages with two possible
Outputs values corresponding to an input voltage and the transmission signal
delayed
where the voltage Vdd is greater than
the voltage Vss is to provide, and with a supplementary circuit,
with which a more accurate adjustment of the delay time is possible
and at the additional
reduces the occurrence of electromagnetic wave noise
is.
Diese
Aufgabe wird erfindungsgemäß gelöst durch
eine Verzögerungsvorrichtung
mit den Merkmalen jeweils der Ansprüche 1, 31, 32, 33, 34, 35,
36 und 37. Vorteilhafte Weiterbildungen der Verzögerungsvorrichtung nach Anspruch
1 ergeben sich aus den Ansprüchen
2 bis 30.These
The object is achieved by
a delay device
with the features of each of claims 1, 31, 32, 33, 34, 35,
36 and 37. Advantageous developments of the delay device according to claim
1 result from the claims
2 to 30.
Die
Erfindung wird im Folgenden anhand von in den Figuren dargestellten
Ausführungsbeispielen näher erläutert. Es
zeigen:The
Invention will be described below with reference to FIGS
Embodiments explained in more detail. It
demonstrate:
1 eine Verzögerungsvorrichtung
nach dem Stand der Technik, 1 a delay device according to the prior art,
2 die Signalwellen in der
Verzögerungsvorrichtung
nach 1, 2 the signal waves in the delay device after 1 .
3 eine andere Verzögerungsvorrichtung nach
dem Stand der Technik, 3 another prior art delay device,
4 die elektrische Äquivalenzschaltung der
Verzögerungsschaltung
nach 3, 4 the electrical equivalent circuit of the delay circuit after 3 .
5 eine Halbleiterprüfvorrichtung,
in welcher eine Verzögerungsvorrichtung
nach der vorliegenden Erfindung verwendet wird, 5 a semiconductor test apparatus in which a delay device according to the present invention is used,
6 die Struktur der Verzögerungsschaltung 100 in 5, 6 the structure of the delay circuit 100 in 5 .
7 die Struktur der Verzögerungsvorrichtung
D10, welche für
die Verzögerungsschaltung 100 verwendet
wird, 7 the structure of the delay device D10, which for the delay circuit 100 is used,
8 die Signalwellen in der
Verzögerungsvorrichtung
D10 nach 7, 8th the signal waves in the delay device D10 after 7 .
9 ein Beispiel für die Verzögerungsvorrichtung
D10, 9 an example of the delay device D10,
10 ein Beispiel für die Verzögerungsvorrichtung
D10, 10 an example of the delay device D10,
11 die Arbeitsweise der
Verzögerungsvorrichtung
D10, 11 the operation of the delay device D10,
12 den Durchgangsstrom Ih1
und den Leistungszuführungsstrom
Ih und I1, der in der Verzögerungsvorrichtung
D10 fließt, 12 the through-current Ih1 and the power-supply current Ih and I1 flowing in the delay device D10,
13 die Beziehung zwischen
der Eingangsspannung Vin und dem Leistungszuführungsstrom Ih und I1, 13 the relationship between the input voltage Vin and the power supply currents Ih and I1,
14 eine Äquivalenzschaltung der Verzögerungsvorrichtung
D10, 14 an equivalent circuit of the delay device D10,
15 die Ausgangssignale der
Ergänzungsschaltung
ADC und der Empfangsschaltung RC, 15 the output signals of the supplementary circuit ADC and the receiving circuit RC,
16 eine andere Verzögerungsvorrichtung
D10, 16 another delay device D10,
17 eine andere Verzögerungsvorrichtung
D10, 17 another delay device D10,
18 noch eine andere Verzögerungsvorrichtung
D10, 18 yet another delay device D10,
19 die Verbesserung der
Verzögerungsvorrichtung
D10 nach 18, 19 the improvement of the delay device D10 after 18 .
20 noch eine andere Verzögerungsvorrichtung
D10, 20 yet another delay device D10,
21 ein Beispiel für die Schalter
SW10 und SW12, 21 an example of the switches SW10 and SW12,
22 noch eine andere Verzögerungsvorrichtung
D10, 22 yet another delay device D10,
23 ein Beispiel für die Schalter
SW20 und SW22, 23 an example of the switches SW20 and SW22,
24 ein Beispiel für die Kondensatoren C10,
C12, C14, C16, C18 und C20, 24 an example of the capacitors C10, C12, C14, C16, C18 and C20,
25 eine Konfiguration der
Ergänzungsschaltung
ADC, 25 a configuration of the supplementary circuit ADC,
26 eine andere Konfiguration
der Ergänzungsschaltung
ADC, 26 another configuration of the supplementary circuit ADC,
27 eine derjenigen nach 26 äquivalente Konfiguration, 27 one of those after 26 equivalent configuration,
28 eine andere Konfiguration
der Ergänzungsschaltung
ADC, 28 another configuration of the supplementary circuit ADC,
29 die Ergänzungsschaltung
ADC, welche mit der Schneidschaltung CUT versehen ist, 29 the supplementary circuit ADC provided with the cutting circuit CUT,
30 die Schneidschaltung
CUT, welche mit dem Schalterelement ANS versehen ist, 30 the cutting circuit CUT, which is provided with the switching element ANS,
31 die Ergänzungsschaltung
ADC nach 25, welche
mit der Schneidschaltung CUT versehen ist, 31 the supplementary circuit ADC after 25 which is provided with the cutting circuit CUT,
32 die Ergänzungsschaltung
ADC, welche mit der Schneidschaltung CUT versehen ist, die die Niedrigimpedanz-Pufferschaltung
LOW und die Mittelpunkt-Spannungsquelle EJV enthält, 32 the supplement circuit ADC provided with the cutting circuit CUT including the low-impedance buffer circuit LOW and the mid-point voltage source EJV,
33 eine andere Verzögerungsvorrichtung
D10, 33 another delay device D10,
34 die Konfiguration der
das NAND-Glied verwendenden Ergänzungsschaltung ADC, 34 the configuration of the addition circuit ADC using the NAND gate
35 eine andere Verzögerungsvorrichtung
D10, 35 another delay device D10,
36 ein Beispiel der mit
dem NOR-Glied versehenden Ergänzungsschaltung
ADC, und 36 an example of the addition circuit ADC provided with the NOR gate, and
37 noch eine andere Ergänzungsschaltung
ADC. 37 yet another supplementary circuit ADC.
5 ist ein Blockschaltbild,
das eine Halbleiterprüfvorrichtung
zeigt, in der die Verzögerungsvorrichtung
nach der Erfindung verwendet werden kann. Die Halbleiterprüfvorrichtung
umfasst einen Mustergenerator 90, einen Generator 92 für geformte Muster,
eine Vorrichtungseinsetzeinheit 94 und einen Komparator 95.
Der Generator 92 für
geformte Muster enthält
eine Verzögerungsschaltung 100. 5 Fig. 10 is a block diagram showing a semiconductor test apparatus in which the delay device of the invention can be used. The semiconductor testing apparatus includes a pattern generator 90 , a generator 92 for shaped patterns, a device insertion unit 94 and a comparator 95 , The generator 92 for shaped patterns contains a delay circuit 100 ,
Die
Halbleitervorrichtung 93 wird in die Vorrichtungseinsetzeinheit 94 eingesetzt.
Der Mustergenerator 90 erzeugt Musterdaten, welche zu der
Halbleitervorrichtung 93 geführt werden, sowie Erwartungsdaten,
welche die Halbleitervorrichtung 93 als Antwort auf die
Musterdaten ausgeben sollte. Der Mustergenerator 90 gibt
die Musterdaten zu dem Generator 92 für geformte Muster und die Erwartungsdaten
zu dem Komparator 95 aus. Weiterhin gibt der Mustergenerator 90 ein Zeitsetzsignal
zu der Verzögerungsschaltung 100 aus,
um diese anzuweisen, einen Verzögerungstakt
mit einem vorbestimmten Verzögerungswert
in Abhängigkeit
von der Operationscharakteristik der Halbleitervorrichtung 93 zu
erzeugen.The semiconductor device 93 enters the device insertion unit 94 used. The pattern generator 90 generates pattern data related to the semiconductor device 93 and expectation data representing the semiconductor device 93 should output in response to the pattern data. The pattern generator 90 gives the pattern data to the generator 92 for shaped patterns and the expectation data to the comparator 95 out. Furthermore, the pattern generator gives 90 a timing signal to the delay circuit 100 to instruct it, a delay clock having a predetermined delay value depending on the operation characteristic of the semiconductor device 93 to create.
Die
Verzögerungsschaltung 100 erzeugt
einen Verzögerungstakt,
der einen durch das Zeitsetzsignal bezeichneten Verzögerungswert
hat. Der Generator 92 formt die Musterdaten auf der Grundlage des
von der Verzögerungsschaltung 100 gelieferten Verzögerungstaktes.
Der Generator 92 gibt die geformten Musterdaten entsprechend
der Operationscharakteristik der Halbleitervorrichtung 93 zu
der Vorrichtungseinsetzeinheit 94 aus. Als Antwort auf
die geformten Musterdaten gibt die Halbleitervorrichtung 93 ein
Signal zu dem Komparator 95 aus. Der Komparator 95 beurteilt,
ob die Halbleitervorrichtung 93 gut ist oder nicht, indem
er dieses Signal und die Erwartungsdaten miteinander vergleicht.The delay circuit 100 generates a delay clock having a delay value designated by the timing signal. The generator 92 forms the pattern data based on that of the delay circuit 100 delivered delay clock. The generator 92 Gives the shaped pattern data according to the operation characteristic of the semiconductor device 93 to the device insertion unit 94 out. In response to the shaped pattern data, the semiconductor device gives 93 a signal to the comparator 95 out. The comparator 95 judges whether the semiconductor device 93 good or not by comparing this signal and the expectation data.
6 zeigt die Struktur der
Verzögerungsschaltung 100.
Die Verzögerungsschaltung 100 weist einen
Bezugstaktgenerator 120 und eine Verzögerungsvorrichtung D10 auf.
Der Bezugstaktgenerator 120 erzeugt einen Bezugstakt. Die
Verzögerungsvorrichtung
D10 wird mit den Bezugstaktdaten gespeist. Die Verzögerungsvorrichtung
D10 empfängt
auch das Zeitsetzsignal von dem Mustergenerator 90. Die Verzögerungsvorrichtung
D10 verzögert
den Bezugstakt um den durch das Zeitsetzsignal bestimmten Verzögerungswert,
wodurch der Verzögerungstakt erzeugt
wird. 6 shows the structure of the delay circuit 100 , The delay circuit 100 has a reference clock generator 120 and a delay device D10. The reference clock generator 120 generates a reference clock. The delay device D10 is supplied with the reference clock data. The delay device D10 also receives the timing signal from the pattern generator 90 , The delay device D10 delays the reference clock by the delay value determined by the timing signal, thereby generating the delay clock.
7 zeigt die Struktur der
für die
Verzögerungsschaltung 100 nach 5 verwendeten Verzögerungsvorrichtung
D10. Im Vergleich mit 1 zeigt 7 die Verzögerungsvorrichtung
D10 ohne die Schaltung, welche die Verzögerungszeit auf der Grundlage
des Zeitsetzsignals steuert. Die Verzögerungsvorrichtung D10 enthält mehrere
Verzögerungselemente
DL in Reihe miteinander sowie mehrere Ergänzungsschaltungen ADC, die
mit den jeweiligen Ausgängen
der Verzögerungselemente
DL verbunden sind. Die Ergänzungsschaltungen
ADC enthalten einen Inverter INV mit einer CMOS-Schaltung und einer damit verbundenen
Rückführschaltung
NF. Die Verzögerungselemente
DL geben eine der Leistungszuführungsspannungen
Vdd und Vss in Abhängigkeit
von dem Eingangssignal aus, wobei die Spannung Vdd größer als
die Spannung Vss ist. Die Ergänzungsschaltungen
ADC geben zu den Ausgängen
der Verzögerungselemente
DL eine Spannung aus, die angenähert
in der Mitte zwischen den Spannungen Vss und Vdd liegt. Daher wird,
wenn die von dem Verzögerungselement
DL ausgegebene Spannung größer als
die Mittelspannung VC ist, die Mittelspannung VC an die Spannung
angelegt, wodurch die Zunahme der Spannung behindert wird. Alternativ
wird, wenn die von dem Verzögerungselement
DL ausgegebene Spannung kleiner als die Spannung VC ist, die Mittelspannung
VC an diese Spannung angelegt, wodurch die Abnahme der Spannung
behindert wird. Auf diese Weise verringert die Mittelspannung VC
die Änderung
der von dem Verzögerungselement
DL ausgegebenen Spannung. 7 shows the structure of the delay circuit 100 to 5 used delay device D10. In comparison with 1 shows 7 the delay device D10 without the circuit that controls the delay time on the basis of the timing set signal. The delay device D10 includes a plurality of delay elements DL in series with each other and a plurality of supplement circuits ADC connected to the respective outputs of the delay elements DL. The supplemental circuits ADC include an inverter INV having a CMOS circuit and a feedback circuit NF connected thereto. The delay elements DL output one of the power supply voltages Vdd and Vss in response to the input signal, wherein the voltage Vdd is greater than the voltage Vss. The supplement circuits ADC output to the outputs of the delay elements DL a voltage which is approximately halfway between the voltages Vss and Vdd. Therefore, when the of voltage output to the delay element DL is greater than the center voltage VC, the center voltage VC is applied to the voltage, thereby hindering the increase of the voltage. Alternatively, when the voltage output from the delay element DL is smaller than the voltage VC, the center voltage VC is applied to this voltage, thereby hindering the decrease of the voltage. In this way, the center voltage VC reduces the change of the voltage output from the delay element DL.
8 zeigt die Wellen des in
der Verzögerungsvorrichtung
D10 fließendes
Stromes. Nachdem ein Einheitsimpulssignal wie in 8(A) gezeigt in die Verzögerungsvorrichtung
D10 eingegeben ist, fließt
der Strom in einem Impulsstoß durch
die Verzögerungsvorrichtung
D10, wie in 8(B) gezeigt
ist. Da die Ergänzungsschaltung
ADC dem Verzögerungselement
DL die Mittelspannung VC gibt, fließt der Durchgangs strom Ih1
von der Spannung Vdd zu der Spannung Vss. Der Gesamtstrom ist die
Summe dieses Durchgangsstroms und des Betriebsstroms, der in dem
Verzögerungselemente
DL aufgrund des Eingangssignals fließt. Das Hinzufügen der
Mittelspannung VC zu der von dem Verzögerungselement DL ausgegebenen
Spannung verringert die Änderung
dieser Spannung, was eine Verringerung der Änderung des zum Treiben des
Signals verbrauchten Stroms im Vergleich mit dem Stand der Technik
zur Folge hat. Selbst wenn aufeinander folgende Impulse, wie in 8(C) eingegeben werden,
ist die Amplitude des durch jeden Impuls verbrauchten Stroms klein,
wie in 8(D) gezeigt
ist. Daher ist die Änderung
des Stroms der Verzögerungsvorrichtung
D10 kleiner im Vergleich zum Stand der Technik, wie in 8(E) gezeigt ist. Weiterhin
ist die Änderung
der Spannung der Verzögerungsvorrichtung
D10 klein, wodurch die Genauigkeit der Verzögerungszeit erhöht wird.
Eine Verbesserung hinsichtlich der Genauigkeit der Verzögerungszeit
der Verzögerungsvorrichtung
D10 erhöht
die Genauigkeit der Verzögerungsschaltung 100,
was wiederum die Genauigkeit der Halbleiterprüfvorrichtung nach 5 erhöht. Weiterhin wird die Änderung
der Leistungszuführungsspannung
herabgesetzt, was zu einer Abnahme des von der Verzögerungsvorrichtung
D10 abgestrahlten elektromagnetischen Wellenrauschens führt. 8th shows the waves of the current flowing in the delay device D10. After a unitary pulse signal as in 8 (A) is input to the delay device D10, the current flows in a pulse burst through the delay device D10 as shown in FIG 8 (B) is shown. Since the supplement circuit ADC gives the delay element DL the center voltage VC, the passage current Ih1 flows from the voltage Vdd to the voltage Vss. The total current is the sum of this through-current and the operating current flowing in the delay element DL due to the input signal. The addition of the center voltage VC to the voltage output from the delay element DL reduces the change of this voltage, resulting in a reduction in the change of the current consumed to drive the signal as compared with the prior art. Even if successive pulses, as in 8 (C) are entered, the amplitude of the current consumed by each pulse is small, as in 8 (D) is shown. Therefore, the change in the current of the delay device D10 is smaller as compared with the prior art as in FIG 8 (E) is shown. Furthermore, the change in the voltage of the delay device D10 is small, thereby increasing the accuracy of the delay time. An improvement in the accuracy of the delay time of the delay device D10 increases the accuracy of the delay circuit 100 , which in turn reduces the accuracy of the semiconductor tester 5 elevated. Further, the change in the power supply voltage is lowered, resulting in a decrease in the electromagnetic wave noise radiated from the delay device D10.
9 zeigt ein Beispiel der
Verzögerungsvorrichtung
D10. Die Treiberschaltung DR und die Empfangsschaltung RC entsprechen
dem Verzögerungselement
DL nach 7. Die Signalleitung
LIN ist mit der Ergänzungsschaltung
ADC verbunden. Die Ergänzungsschaltung
ADC enthält
einen Inverter mit einer CMOS-Schaltung und einer Rückführschaltung
NF. Für
eine Signalübertragung
mit hoher Geschwindigkeit kann ein Überschwingen oder ein Unterschwingen
in der Signalwelle auftreten, wenn das entlang der Signalleitung
LIN fortschreitende Signal jeweils durch die Empfangsschaltung RC
reflektiert oder absorbiert wird. Um jedes Überschwingen oder Unterschwingen
zu reduzieren, kann die Ergänzungsschaltung
ADC mit dem Ende der Signalleitung LIN verbunden sein. 9 shows an example of the delay device D10. The driver circuit DR and the receiving circuit RC correspond to the delay element DL after 7 , The signal line LIN is connected to the supplementary circuit ADC. The supplementary circuit ADC includes an inverter having a CMOS circuit and a feedback circuit NF. For high-speed signal transmission, overshoot or undershoot may occur in the signal wave when the signal advancing along the signal line LIN is reflected or absorbed by the receiving circuit RC, respectively. In order to reduce any overshoot or undershoot, the supplemental circuit ADC may be connected to the end of the signal line LIN.
10 zeigt ein Beispiel der
Struktur der Verzögerungsvorrichtung
D10. Sowohl die Treiberschaltung DR als auch die Empfangsschaltung
RC verwenden einen Inverter INV, der mit der CMOS-Schaltung versehen
ist. Die Ergänzungsschaltung
ADC kann auch einen Inverter INV mit der CMOS-Schaltung und einer
Rückführschaltung
NF enthalten. Diese Ergänzungsschaltung
ADC stabilisiert die Spannung an dem gemeinsamen Verbindungspunkt
J des Eingangs- und Ausgangsanschlusses des Inverters INV, um sie
angenähert
in der Mitte zwischen den Spannungen Vdd und Vss einzustellen. Der
Grund hierfür
folgt unter Bezugnahme auf 11. 10 shows an example of the structure of the delay device D10. Both the driver circuit DR and the receiver circuit RC use an inverter INV provided with the CMOS circuit. The supplemental circuit ADC may also include an inverter INV with the CMOS circuit and a feedback circuit NF. This supplemental circuit ADC stabilizes the voltage at the common connection point J of the input and output terminals of the inverter INV to set them approximately at the middle between the voltages Vdd and Vss. The reason for this follows with reference to 11 ,
11 zeigt die Direktübertragungscharakteristik
Y, d.h. die Beziehung zwischen der Eingangsspannung und der Ausgangsspannung
des Inverters INV. Da der Inverter INV logisch invertiert, fällt die Charakteristik
um den logischen Schwellenwert. Hier wir eine Rückführung erhalten durch Kurzschließen des
Eingangs- und Ausgangsanschlusses
oder durch deren Verbindung unter Verwendung eines Widerstandes,
welcher die Eingangsspannung und die Ausgangsspannung egalisiert.
Demgemäß wird durch
Ziehen einer geraden Linie X mit Vin = Vout, die mit der gekrümmten Linie
Y überlappt,
die Ausgangsspannung an dem Schnittpunkt der geraden Linie X und
der gekrümmten
Linie Y egalisiert. Der Schnittpunkt ist der Punkt, wo die Ausgangsspannung
in der Direktübertragungscharakteristik
invertiert wird, d.h. der Punkt, welcher äquivalent dem logischen Schwellenwert
des Inverters INV ist. Wenn die Ein-Widerstände des FET Qp vom P-Typ und
des FET QN vom N-Typ einander äquivalent
sind, ist der Schnittpunkt an dem Mittelpunkt zwischen der Spannung
Vss und der Spannung Vdd. 11 shows the direct transfer characteristic Y, that is, the relationship between the input voltage and the output voltage of the inverter INV. Since the inverter inverts logically logic INV, the characteristic falls by the logical threshold. Here we get a feedback by shorting the input and output terminals or by connecting them using a resistor that equalizes the input voltage and the output voltage. Accordingly, by drawing a straight line X with Vin = Vout overlapping with the curved line Y, the output voltage at the intersection of the straight line X and the curved line Y is equalized. The intersection is the point where the output voltage in the direct transmission characteristic is inverted, ie, the point which is equivalent to the logical threshold of the inverter INV. When the on-resistances of the P-type FET Qp and the N-type FET QN are equivalent to each other, the intersection is at the midpoint between the voltage Vss and the voltage Vdd.
Hier
ist der Ein-Widerstand nicht linear. Er wird genauer ausgedrückt, indem
gesagt wird, daß der
Koeffizient β als
ein Index verwendet wird, welcher anzeigt, ob der Drainstrom des
FET fließt
oder nicht. Der Drainstrom-Koeffizient β ist eine proportionale Konstante,
welche durch die Größe des MOS FET
und dessen Geometrieverhältnis
bestimmt wird.Here
the on-resistance is not linear. He is expressed more precisely by
it is said that the
Coefficient β as
an index is used which indicates whether the drain current of the
FET flows
or not. The drain current coefficient β is a proportional constant
which is due to the size of the MOS FET
and its aspect ratio
is determined.
Unter
der Annahme, daß die
Koeffizienten β des
FET Qn vom N-Typ und des FET Qp vom P-Typ gleich βn und βp sind, ergeben
sich βn
= (W/Leff)·(εox/Tox)·μn, eff βp
= (W/Leff)·(εox/Tox)·μp, effworin βn den Drainstrom-Koeffizienten
des FET Qn vom N-Typ bezeichnet, βp
den Drainstrom-Koeffizienten FET Qp vom P-Typ bezeichnet, W die
Gatebreite bezeichnet, LF die effektive Gatelänge bezeichnet, Tox die Dicke
des Gate-Oxidationsfilms bezeichnet, εox die Dielektrizitätskonstante
des Gate-Oxidationsfilms bezeichnet, μn, eff die effektive Mobilität des Elektrons
bezeichnet, und μp,
eff die effektive Mobilität
des Loches bezeichnet.Assuming that the coefficients β of the N-type FET Qn and the P-type FET Qp are βn and βp, respectively βn = (W / Leff) · (εox / Tox) · μn, eff βp = (W / Leff) · (εox / Tox) · μp, eff wherein βn denotes the drain current coefficient of the N-type FET Qn, βp denotes the P-type drain current coefficient FET Qp, W denotes the gate width, LF denotes the effective gate length, Tox denotes the thickness of the gate oxidation film, εox the Denotes the dielectric constant of the gate oxidation film, μn, eff denotes the effective mobility of the electron, and μp, eff denotes the effective mobility of the hole.
Unter
Verwendung des Koeffizienten wird der Drainstrom des MOS FET wir
folgt ausgedrückt. If Vds ≦ Vgs – Vt, Id
= β{(Vgs – Vt)Vds – (1/2)(Vds2)} If Vds > Vgs – Vt, Id
= (1/2) β (Vgs – Vt)2 Using the coefficient, the drain current of the MOS FET is expressed as follows. If Vds ≦ Vgs - Vt, Id = β {(Vgs - Vt) Vds - (1/2) (Vds 2 )} If Vds> Vgs - Vt, Id = (1/2) β (Vgs - Vt) 2
Für Silizium
ist die Mobilität
des Loches nahezu die Hälfte
von der der Elektronen; daher wird, wenn der FET Qn vom N-Typ und
der FET Qp vom P-Typ einander gleich geformt sind unter der Annahme,
daß die
Schwellenwerte einander gleich sind, der in dem FET Qn vom N-Typ
fließende
Strom doppelt so groß sein
wie der in dem FET Qp vom P-Typ fließende Strom. Der Ein-Widerstand des FET
Qn vom N-Typ ist halb so groß wie
der des FET Qp vom P-Typ.For silicon
is the mobility
of the hole almost half
from that of the electrons; therefore, when the FET Qn is N-type and
the P-type FET Qp are shaped equal to each other assuming
that the
Threshold values are equal to each other in the N-type FET Qn
flowing
Electricity will be twice as big
like the current flowing in the P-type FET Qp. The on-resistance of the FET
Qn of the N-type is half the size
that of the FET Qp of the P-type.
Im
Allgemeinen werden die Koeffizienten βn und βp so eingestellt, daß sie einander
gleich sind, oder die Formen (W, H) sind so eingestellt, daß sie einander
gleich sind. Eine Änderung
des Betaverhältnisses βR, d.h. des
Verhältnisses
der Koeffizienten βn
und βp um
das zehnfache oder ein Zehntel ergibt die gekrümmte Linie Y1 oder Y2 in 11. Hier kann die gekrümmte Linie
Y1 mit βn > βp (βR = 10) eingestellt werden,
und die gekrümmte
Linie Y2 kann mit βn < βp (ßR = 0,1)
eingestellt werden. In diesem Fall ermöglicht die Einstellung des
Verhältnisses βR des Inverters
INV in der Empfangsschaltung RC gleich dem des Inverters in der
Ergänzungsschaltung
ADC, daß die
Schwellenspannung, welche die Empfangsschaltung RC invertiert, gleich
der Mittelspannung Vc ist. Demgemäß ermöglicht die Herstellung der
Beziehung zwischen dem Inverter INV in der Ergänzungsschaltung ADC und dem
Inverter INV in der Empfangsschaltung RC wie vorstehend beschrieben,
daß die
Empfangsschaltung RC das eintretende Signal auf der Grundlage seiner
Schwellenspannung verarbeitet.In general, the coefficients βn and βp are set to be equal to each other, or the shapes (W, H) are set to be equal to each other. A change in the beta ratio βR, that is, the ratio of the coefficients βn and βp by ten times or one tenth gives the curved line Y1 or Y2 in FIG 11 , Here, the curved line Y1 can be set with βn> βp (βR = 10), and the curved line Y2 can be set with βn <βp (βR = 0.1). In this case, setting the ratio βR of the inverter INV in the receiving circuit RC equal to that of the inverter in the supplementary circuit ADC enables the threshold voltage inverting the receiving circuit RC to be equal to the center voltage Vc. Accordingly, the establishment of the relationship between the inverter INV in the supplement circuit ADC and the inverter INV in the reception circuit RC as described above enables the reception circuit RC to process the input signal based on its threshold voltage.
12 zeigt den Strom Ih oder
I1, welcher in der Treiberschaltung DR und der Ergänzungsschaltung
ADC in der Verzögerungsvorrichtung
D10 nach 10 fließt. Es ist
auch der in der Treiberschaltung DR fließende Durchgangsstrom Ih1 gezeigt. 12(A) zeigt, daß die Eingangsspannung
Vin der Treiberschaltung DR unterhalb der Mittelspannung Vc ist.
Wenn die Eingangsspannung Vin der Treiberschaltung DR kleiner als
die Mittelspannung Vc ist, fließt
der Strom Ih von der Spannung Vdd der Treiberschaltung DR zu der
Spannung Vss der Ergänzungsschaltung
ADC. Gleichzeitig fließt
der Durchgangsstrom Ih1 von der Spannung Vdd der Treiberschaltung
DR zu der Spannung Vss. 12(B) zeigt, daß die Eingangsspannung
Vin der Treiberschaltung DR größer als
die Mittelspannung Vc ist. Wenn die Eingangspannung Vin der Treiberschaltung
DR größer als
die Mittelspannung Vc ist, fließt
der Strom I1 von der Spannung Vdd der Ergänzungsschaltung ADC zu der
Spannung Vss der Treiberschaltung DR. Gleichzeitig fließt der Durchgangsstrom
Ih1 von der Spannung Vdd der Treiberschaltung DR zu der Spannung
Vss. 12 shows the current Ih or I1, which in the driver circuit DR and the supplementary circuit ADC in the delay device D10 after 10 flows. Also, the through current Ih1 flowing in the driver circuit DR is shown. 12 (A) shows that the input voltage Vin of the driver circuit DR is below the center voltage Vc. When the input voltage Vin of the driver circuit DR is smaller than the center voltage Vc, the current Ih flows from the voltage Vdd of the driver circuit DR to the voltage Vss of the supplement circuit ADC. At the same time, the passage current Ih1 flows from the voltage Vdd of the driver circuit DR to the voltage Vss. 12 (B) shows that the input voltage Vin of the driver circuit DR is greater than the center voltage Vc. When the input voltage Vin of the driver circuit DR is greater than the center voltage Vc, the current I1 flows from the voltage Vdd of the supplement circuit ADC to the voltage Vss of the driver circuit DR. At the same time, the passage current Ih1 flows from the voltage Vdd of the driver circuit DR to the voltage Vss.
13 zeigt den Strom Ih und
den Durchgangsstrom Ih1, die in der Verzögerungsvorrichtung D10 nach 12 fließen. 13(A) zeigt die Beziehung zwischen der
Spannung Vin und dem Durchgangsstrom Ih1, der von der Spannung Vdd
der Treiberschaltung DR zu der Spannung Vss fließt. 13(B) zeigt die Beziehung zwischen der
Eingangsspannung Vin, dem Strom Ih und dem Strom I1. In 13(A) wird, wenn die Eingangsspannung Vin
gleich der Mittelspannung Vc ist, da die Mittelspannung Vc an die
Gates G der beiden FET der Treiberschaltung DR angelegt ist, der
Durchgangsstrom Ih1 maximal. Da die Eingangsspannung Vin und die
Mittelspannung Vc gleich sind, fließt kein Strom zwischen der
Treiberschaltung DR und der Ergänzungs schaltung
ADC, wie in 13(B) gezeigt ist. 13 shows the current Ih and the through-current Ih1 that lag in the delay device D10 12 flow. 13 (A) FIG. 14 shows the relationship between the voltage Vin and the through-current Ih1 flowing from the voltage Vdd of the driver circuit DR to the voltage Vss. 13 (B) shows the relationship between the input voltage Vin, the current Ih and the current I1. In 13 (A) When the input voltage Vin is equal to the center voltage Vc, since the center voltage Vc is applied to the gates G of the two FETs of the driver circuit DR, the through-current Ih1 becomes maximum. Since the input voltage Vin and the medium voltage Vc are equal, no current flows between the driver circuit DR and the supplemental circuit ADC, as in FIG 13 (B) is shown.
Gemäß 13(A) wird, wenn die Eingangsspannung
Vin kleiner als die Mittelspannung Vc ist, eine inverse Vorspannung
an das Gate G des FET Qn vom N-Typ der Treiberschaltung DR angelegt,
und eine Vorwärts-Vorspannung wird
an das Gate G des FET Qp vom P-Typ angelegt. Je niedriger die Eingangsspannung
Vin im Vergleich mit der Mittelspannung Vc ist, desto höher ist
die inverse Vorspannung, welche ihrerseits den Durchgangsstrom Ih1
herabsetzt. In gleicher Weise ist, je niedriger die Eingangsspannung
Vin im Vergleich mit der Mittelspannung Vc ist, desto höher die
Vorwärts-Vorspannung.
Das Ergebnis ist, daß die
Ausgangsspannung der Treiberschaltung DR größer als die Mittelspannung
Vc wird. Demgemäß wird der
von der Spannung der Treiberschaltung DR zu der Spannung Vss der
Ergänzungsschaltung
ADC fließende
Strom Ih größer.According to 13 (A) For example, when the input voltage Vin is smaller than the center voltage Vc, an inverse bias voltage is applied to the gate G of the N-type FET Qn of the driver circuit DR, and a forward bias voltage is applied to the gate G of the P-type FET Qp , The lower the input voltage Vin is in comparison with the center voltage Vc, the higher the inverse bias voltage, which in turn decreases the passage current Ih1. Likewise, the lower the input voltage Vin is in comparison with the center voltage Vc, the higher the forward bias voltage. The result is that the output voltage of the driver circuit DR becomes larger than the center voltage Vc. Accordingly, the current Ih flowing from the voltage of the driver circuit DR to the voltage Vss of the supplement circuit ADC becomes larger.
Es
folgt, daß,
wie in 13(A) gezeigt
ist, wenn die Eingangsspannung Vin höher als die Mittelspannung
Vc ist, eine inverse Vorspannung an das Gate G des FET Qp vom P-Typ
angelegt wird, und eine Vorwärts-Vorspannung an das
Gate G des FET Qn vom N-Typ angelegt wird. Je höher die Eingangsspannung Vin
im Vergleich mit der Mittelspannung Vc ist, desto höher ist
die inverse Vorspannung, welche ihrerseits den Durchgangsstrom Ih1
reduziert. Je höher
die Eingangsspannung Vin im Vergleich mit der Mittelspannung Vc
ist, desto höher
ist die Vorwärts-Vorspannung.
Das Ergebnis ist, daß der
von der Spannung Vdd der Ergänzungsschaltung
ADC zu der Spannung Vss der Treiberschaltung DR fließende Strom
Ih größer wird.It follows that, as in 13 (A) is shown, when the input voltage Vin is higher than the center voltage Vc, an inverse bias voltage is applied to the gate G of the P-type FET Qp and a forward bias voltage is applied to the gate G of the N-type FET Qn. The higher the input voltage Vin in comparison with the center voltage Vc, the higher the inverse bias voltage, which in turn reduces the passage current Ih1. Je heh Since the input voltage Vin is compared with the center voltage Vc, the higher is the forward bias voltage. The result is that the current Ih flowing from the voltage Vdd of the supplement circuit ADC to the voltage Vss of the driver circuit DR becomes larger.
13(C) zeigt die Beziehung
zwischen der Eingangs spannung Vin, dem Durchgangsstrom Ih1 und dem
Strom Ih oder I1. Die Summe des Durchgangsstroms Ih1 und des Stroms
Ih und die Summe des Durchgangsstroms Ih1 und des Stroms I1 sind für die Eingangsspannung
Vin nahezu konstant. Daher wird die Änderung des Stroms herabgesetzt durch
Ausgabe der Mittelspannung Vc von der Ergänzungsschaltung ADC zu dem
Ausgang der Treiberschaltung DR. 13 (C) Fig. 14 shows the relationship between the input voltage Vin, the through-current Ih1 and the current Ih or I1. The sum of the through-current Ih1 and the current Ih and the sum of the through-current Ih1 and the current I1 are nearly constant for the input voltage Vin. Therefore, the change of the current is reduced by outputting the center voltage Vc from the supplement circuit ADC to the output of the driver circuit DR.
14 zeigt eine Äquivalenzschaltung
der Verzögerungsvorrichtung
D10 nach 10. Die Treiberschaltung
DR wird äquivalent
durch Verwendung des Schalters SW dargestellt. Hier stellt Rout
die Ausgangsimpedanz der Treiberschaltung DR dar. In 14 wird der Direktwiderstand
der Signalleitung LIN vernachlässigt.
RM bezeichnet den Äquivalenzwiderstand,
der gleich der Ausgangsimpedanz der Ergänzungsschaltung ADC ist. D.h.
die Ergänzungsschaltung
ADC wird als eine Schaltung dargestellt, in der ein Widerstand mit
der Mittelspannung Vc über den Äquivalenzwiderstand
RM verbunden ist. In der Treiberschaltung DR verbindet der Schalter
SW zu dem Kontaktpunkt A und die Spannung Vdd wird über die
Ausgangsimpedanz Rout an die Signalleitung LIN angelegt. Zu dieser
Zeit fließt
der Strom I1 in die Impedanz Rt, und eine Spannung, die größer als
die Mittelspannung Vc ist, tritt an dem gemeinsamen Schnittpunkt
J auf. Durch Ausdrücken
dieser Spannung Vc + E1 wird die Spannung E1 dargestellt als (Vdd – Vc)Rt/(Rt
+ Rout). 14 shows an equivalent circuit of the delay device D10 10 , The driver circuit DR is equivalently represented by using the switch SW. Here, Rout represents the output impedance of the driver circuit DR 14 the direct resistance of the signal line LIN is neglected. RM denotes the equivalent resistance, which is equal to the output impedance of the supplementary circuit ADC. That is, the supplement circuit ADC is shown as a circuit in which a resistor is connected to the center voltage Vc via the equivalent resistance RM. In the driver circuit DR, the switch SW connects to the contact point A, and the voltage Vdd is applied to the signal line LIN through the output impedance Rout. At this time, the current I1 flows into the impedance Rt, and a voltage higher than the center voltage Vc occurs at the common intersection point J. By expressing this voltage Vc + E1, the voltage E1 is represented as (Vdd-Vc) Rt / (Rt + Rout).
Alternativ
verbindet der Schalter SW mit dem Kontaktpunkt B und die Spannung
Vss wird an die Signalleitung LIN angelegt. Diesem folgend fließt der Strom
I2 in die Impedanz Rt, und eine Spannung, die kleiner als die Mittelspannung
Vc ist, tritt an dem gemeinsamen Schnittpunkt J auf. Durch Ausdrücken dieser
Span nung als Vc + E2 wird die Spannung E2 ausgedrückt als
(Vss – Vc)Rt/(Rt
+ Rout).alternative
the switch SW connects to the contact point B and the voltage
Vss is applied to the signal line LIN. Following this, the current flows
I2 in the impedance Rt, and a voltage smaller than the medium voltage
Vc, occurs at the common intersection point J. By expressing this
Voltage as Vc + E2, the voltage E2 is expressed as
(Vss - Vc) Rt / (Rt
+ Rout).
15 zeigt die Ausgangssignale
der Ergänzungsschaltung
ADC und der Empfangsschaltung RC. Der Widerstand Rt der Äquivalenzwiderstandsschaltung
RM ist klein, wobei Rt << Rout. Demgemäß sind die
an dem gemeinsamen Schnittpunkt J auftretenden Spannungen E1 und
E2 eng, wie in 15(A) gezeigt
ist. Da die Empfangsschaltung RC arbeitet durch Betrachten der Mittelspannung
Vc als den Schwellenwert der inversen Funktion invertiert die Empfangsschaltung
RC zusätzlich
sicher bei den Spannung Ea und Eb, die innerhalb der Spannungen
E1 und E2 liegen. Demgemäß invertiert die
Empfangsschaltung RC die Spannung einmal an dem gemeinsamen Schnittpunkt
J wo sie die Mittelspannung Vc kreuzt. Selbst wenn die Summe der Verdrahtungskapazität CL und
der Eingangskapazität
CG groß ist
und die Änderung
der Spannung der Signalleitung LIN verzögert wird, kann das Ausgangssignal
der Empfangsschaltung RC mit geringer Verzerrung übertragen
werden, wie in 15(C) gezeigt
ist. 15 shows the output signals of the supplementary circuit ADC and the receiving circuit RC. The resistance Rt of the equivalent resistance circuit RM is small, where Rt << Rout. Accordingly, the voltages E1 and E2 appearing at the common intersection J are narrow, as in FIG 15 (A) is shown. In addition, since the reception circuit RC operates by considering the center voltage Vc as the inverse function threshold, the reception circuit RC inverts surely at the voltages Ea and Eb which are within the voltages E1 and E2. Accordingly, the receiving circuit RC inverts the voltage once at the common intersection J where it crosses the center voltage Vc. Even if the sum of the wiring capacitance CL and the input capacitance CG is large and the change of the voltage of the signal line LIN is delayed, the output signal of the receiving circuit RC can be transmitted with little distortion as in FIG 15 (C) is shown.
Die
Spannungen E1 und E2 sind die Funktionen der Widerstände Rt und
Rout, wie vorstehend erläutert
wurde. Je kleiner der Widerstand Rt ist, desto kleiner sind die
Spannungen E1 und E2. Jedoch ist erforderlich, daß der Widerstand
Rt innerhalb der Signalempfindlichkeit der Empfangsschaltung RC
definiert wird, da die Empfangsschaltung RC die Schwellenspannung
hat. Es wird angenommen, daß die
maximale Eingangsspannung VthL der Empfangsschaltung RC ermöglicht,
ein stabiles Niedrig-Signal oder Hoch-Signal auszugeben, wenn ein
Niedrig-Signal eingegeben wird, und die minimale Eingangsspannung
VthH ermöglicht
der Empfangsschaltung RC ein stabiles Hoch-Signal oder Nied rig-Signal
auszugeben, wenn ein Hoch-Signal eingegeben wird.The
Voltages E1 and E2 are the functions of the resistors Rt and
Rout, as explained above
has been. The smaller the resistance Rt, the smaller are the
Voltages E1 and E2. However, it is necessary that the resistance
Rt within the signal sensitivity of the receiving circuit RC
is defined, since the receiving circuit RC the threshold voltage
Has. It is believed that the
maximum input voltage VthL of the receiving circuit RC allows
to output a stable low signal or high signal when on
Low signal is input, and the minimum input voltage
VthH allows
the receiving circuit RC a stable high signal or low-Rig signal
output when a high signal is input.
Die
Eingangsspannung VthL kann definiert werden als der Spannungspegel,
bei dem das Ausgangssignal der Empfangsschaltung RC beginnt, sich
wesentlich zu ändern,
wenn das Eingangssignal vom Niedrig-Zustand aus allmählich erhöht wird.
Die Eingangsspannung VthH kann definiert werden als der Spannungspegel,
bei dem das Ausgangssignal der Empfangsschaltung RC beginnt, sich
wesentlich zu ändern,
wenn das Eingangssignal vom Hoch-Zustand aus allmählich abnimmt.
Wenn z.B. die Eingangsspannung VthH gleich Vc + (Vdd – Vc)· 0,2 ist und
die Eingangsspannung VthL gleich Vc + (Vss – Vc)·0,2 ist, ist das Verhältnis der
Widerstände
Rt und Rout vorzugsweise gleich oder größer als ein 1/4 entsprechend
dem Ausdruck der Spannungen E1 und E2. Noch vorteilhafter liegt
der Wert, der durch Teilen des Widerstands Rt durch den Widerstand
Rout erhalten wird, zwischen 1/2 und 1/4.The
Input voltage VthL can be defined as the voltage level,
in which the output signal of the receiving circuit RC begins to move
to change significantly
when the input signal is gradually increased from the low state.
The input voltage VthH can be defined as the voltage level,
in which the output signal of the receiving circuit RC begins to move
to change significantly
when the input signal gradually decreases from the high state.
If e.g. the input voltage VthH is equal to Vc + (Vdd - Vc) · 0.2 and
the input voltage VthL is equal to Vc + (Vss - Vc) · 0.2, the ratio of the
resistors
Rt and Rout are preferably equal to or greater than a 1/4, respectively
the expression of the voltages E1 and E2. Even more advantageous
the value obtained by dividing the resistance Rt by the resistance
Rout is obtained between 1/2 and 1/4.
Hier
bezeichnet die Mittelspannung Vc nicht nur die mittlere Spannung
zwischen der Spannung Vdd und der Spannung Vss. Wie unter Bezug
auf 11 beschrieben wurde,
bezeichnet die Mittelspannung Vc eine willkürliche Spannung zwischen der
Spannung Vdd und der Spannung Vss in Übereinstimmung mit dem Verhältnis und
ist nicht auf die mittlere Spannung beschränkt.Here, the center voltage Vc not only denotes the average voltage between the voltage Vdd and the voltage Vss. As with respect to 11 has been described, the center voltage Vc denotes an arbitrary voltage between the voltage Vdd and the voltage Vss in accordance with the ratio and is not limited to the average voltage.
16 zeigt eine andere Verzögerungsvorrichtung
D10, und 17 zeigt die
Verzögerungsvorrichtung
D10 enthaltend die Schaltung, welche die Verzögerungszeit auf der Grundlage
des Zeitsetzsignals steuert. 16(A) zeigt
die Struktur der Verzögerungsvorrichtung
D10, während 16(B) die Wellen in der
Verzögerungsvorrichtung
D10 zeigt. In 16(A) ent hält die Verzögerungsvorrichtung
D10 mehrere Verzögerungselemente
in Reihe miteinander, eine Schaltereinheit SU, die selektiv eines
der Ausgangssignale der Verzögerungsschaltungen
DL entsprechend dem Auswahlsignal SLS ausgibt, eine Ergänzungsschaltung
ADC, welche die Mittelspannung Vc zu dem Ausgang der Schaltereinheit
SU ausgibt, und einen Inverter INV, der das Ausgangssignal der Schaltereinheit
SU nach außen
führt. 16 shows another delay device D10, and 17 shows the delay device D10 including the circuit which controls the delay time on the basis of the timing set signal. 16 (A) shows the structure of the delay device D10 while 16 (B) shows the waves in the delay device D10. In 16 (A) The delay device D10 holds a plurality of delay elements in series with each other, a switch unit SU which selectively outputs one of the outputs of the delay circuits DL corresponding to the selection signal SLS, a supplement circuit ADC which outputs the center voltage Vc to the output of the switch unit SU, and an inverter INV. the output signal of the switch unit SU leads to the outside.
Hier
ist das Auswahlsignal SLS ein Beispiel des in den 5 und 6 gezeigten
Zeitsetzsignals. Die Schaltereinheit SU enthält mehrere Schalter SW, welche
die Ausgangssignale der Verzögerungselemente
DL zu dem Inverter INV schalten. Jedes Verzögerungselement DL verzögert das
eingegebene Übertragungssignal,
um das eingegebene Übertragungssignal
zu dem folgenden Verzögerungselement
zu geben. Das Zuführen
des Auswahlsignals SLS zu der Schaltereinheit SU und das Auswählen eines
der Ausgangssignale der Verzögerungselemente
DL verzögert
das Übertragungssignal
um eine gewünschte
Verzögerungszeit.
Die Ausgabe der Mittelspannung Vc zu dem Ausgang der Schaltereinheit SU
verringert die Änderung
der Leistungszuführungsspannung,
wodurch die Genauigkeit der Verzögerungszeit
erhöht
wird. Nach der Auswahl durch die Schaltereinheit SU wird das Übertragungssignal über den
Inverter INV nach außen
geführt.Here, the selection signal SLS is an example of in the 5 and 6 shown timing signal. The switch unit SU includes a plurality of switches SW which switch the output signals of the delay elements DL to the inverter INV. Each delay element DL delays the input transmission signal to give the input transmission signal to the following delay element. Supplying the selection signal SLS to the switch unit SU and selecting one of the output signals of the delay elements DL delays the transmission signal by a desired delay time. The output of the medium voltage Vc to the output of the switch unit SU reduces the change in the power supply voltage, thereby increasing the accuracy of the delay time. After being selected by the switch unit SU, the transmission signal is fed to the outside via the inverter INV.
16(B) zeigt die Stromwelle,
wenn aufeinander folgende Impulssignale in die Verzögerungsvorrichtung
D10 mit einem Abstand von vier (4) Nanosekunden eingegeben werden,
wobei jeder Impuls ermöglicht,
daß ein
Strom während
der vier (4) Nanosekunden in der Verzögerungsvorrichtung D10 fließt. Da der
Abstand, in welchem die Impulssignale zugeführt werden, äqui valent
der Zeitperiode ist, während
der der Strom in der Verzögerungsvorrichtung
D10 fließen
kann, überlappen
die Stromflüsse einander
nicht. Demgemäß bleibt
die Wellenform konstant. Die Auswahl eines gewünschten Schalters SW ermöglicht,
daß die
Verzögerungsvorrichtung D10
die Verzögerungszeit ändert, wodurch
ein gewünschtes
Taktsignal geschaffen wird. Da eine große Anzahl von Schaltern SW
gemeinsam mit den Ausgangsanschlüssen
der Schaltereinheit SU verbunden sind, ist die Ladekapazität groß. 16 (B) FIG. 12 shows the current wave when successive pulse signals are input to the delay device D10 at a spacing of four (4) nanoseconds, each pulse allowing a current to flow in the delay device D10 during the four (4) nanoseconds. Since the distance in which the pulse signals are supplied is equal to the time period during which the current can flow in the delay device D10, the current flows do not overlap each other. Accordingly, the waveform remains constant. Selection of a desired switch SW allows the delay device D10 to change the delay time, thereby providing a desired clock signal. Since a large number of switches SW are commonly connected to the output terminals of the switch unit SU, the charging capacity is large.
Demgemäß ändert die
Operation des Schalters SW und des Inverters INV die Spannung der
Verzögerungsvorrichtung
D10. Die Ergänzungsschaltung
ADC gibt die Mittelspannung aus, wo die von der Schaltereinheit
SU ausgegebene Spannung reduziert wird. Das Ergebnis ist, daß jede Änderung
des Stroms, welcher in der Verzögerungsvorrichtung
D10 fließt,
wenn das Signal sich ändert,
verringert wird, und weiterhin wird jede Änderung der Spannung ebenfalls
verringert. In dem Beispiel ist die Ergänzungsschaltung ADC nur mit
dem Ausgang der Schaltereinheit SU verbunden; jedoch könnte, wenn die
Ergänzungsschaltung
ADC mit den Ausgängen der
Verzögerungselemente
DL und den Eingängen der
Schalter SW verbunden wäre,
jede Änderung
des Stroms weiter reduziert werden.Accordingly, the changes
Operation of the switch SW and the inverter INV the voltage of
delay means
D10. The supplementary circuit
ADC outputs the medium voltage, where that of the switch unit
SU output voltage is reduced. The result is that every change
of the current which in the delay device
D10 flows,
when the signal changes,
is reduced, and further, any change in voltage will also be
reduced. In the example, the supplemental circuit ADC is only with
connected to the output of the switch unit SU; however, if the
supplementary circuit
ADC with the outputs of the
delay elements
DL and the entrances of the
Switch SW would be connected,
every change
of electricity are further reduced.
17 zeigt eine andere Verzögerungsvorrichtung
D10. In dieser Figur enthält
die Verzögerungsvorrichtung
D10 eine Schaltung, welche die Verzögerungszeit auf der Grundlage
des Zeitsetzsignals steuert. Die Verzögerungsvorrichtung D10 enthält mehrere
Verzögerungselemente
DL, welche das Übertragungssignal
IN verzögern,
mehrere Oder-Glieder OR, die jeweils das Übertragungssignal zu dem folgenden
Verzögerungselement
DL geben, mehrere Und-Glieder AND, die jeweils das Übertragungssignal
zu dem folgenden Oder-Glied OR geben, nachdem ihnen das Auswahlsignal
SLS zugeführt
wurde, einen Inverter INV, der das Übertragungssignal zu dem Und-Glied
AND gibt, und eine Ergänzungsschaltung
ADC, welche die Mittelspannung Vc zu dem von dem Inverter INV ausgegebenen Übertragungssignal
ausgibt. Das Auswahlsignal SLS ist ein Beispiel des in den 5 und 6 gezeigten Zeitsetzsignals. 17 shows another delay device D10. In this figure, the delay device D10 includes a circuit which controls the delay time on the basis of the timing set signal. The delay device D10 includes a plurality of delay elements DL delaying the transmission signal IN, a plurality of OR gates OR respectively giving the transmission signal to the following delay element DL, a plurality of AND gates AND respectively giving the transmission signal to the following OR gate OR, after being supplied with the selection signal SLS, an inverter INV which gives the transmission signal to the AND gate AND, and a supplement circuit ADC which outputs the center voltage Vc to the transmission signal output from the inverter INV. The selection signal SLS is an example of the in 5 and 6 shown timing signal.
Die
Verzögerungselemente
DL sind in Reihe über
das Oder-Glied OR verbunden, um das eintretende Übertragungssignal um eine bestimmte
Zeit zu verzögern.
Die gesamte Verzögerungszeit
der Verzögerungsvorrichtung
D10 ist definiert durch die Anzahl von Verzögerungselementen DL, durch
welche das Übertragungssignal
hindurchgeht. Demgemäß ermöglicht eine
Zuordnung des Auswahlsignals SLS zu den Verzögerungselementen DL die Einstellung
der Verzögerungszeit.
Beispielsweise wird das Auswahlsignal SLS an das höchste Und-Glied
AND angelegt. Dieses Und-Glied AND gibt das Übertragungssignal zu dem nächsthöchsten Oder-Glied
OR. Als Nächstes
gibt das Oder-Glied OR das Übertragungssignal zu
dem folgenden höchsten
Verzögerungselement DL.
Das Übertragungssignal
geht durch alle Verzögerungselemente
DL hindurch, um nach außen
geführt
zu werden. Daher wird die Verzögerungszeit
der Verzögerungsvorrichtung
D10 die maximal mögliche Verzögerung.The
delay elements
DL are in series over
the OR gate OR connected to the incoming transmission signal to a certain
Delay time.
The total delay time
the delay device
D10 is defined by the number of delay elements DL, by
which the transmission signal
passes. Accordingly, a
Assignment of the selection signal SLS to the delay elements DL the setting
the delay time.
For example, the selection signal SLS becomes the highest AND gate
AND created. This AND gate AND gives the transmission signal to the next highest OR gate
OR. Next
is the OR gate OR the transmission signal to
the next highest
Delay element DL.
The transmission signal
goes through all delay elements
DL through to the outside
guided
to become. Therefore, the delay time becomes
the delay device
D10 the maximum possible delay.
Das
Auswahlsignal SLS wird an das unterste Und-Glied AND angelegt. Dieses
Und-Glied AND gibt das Übertragungssignal
zu dem nächsten
niedrigsten Oder-Glied OR. Da dem niedrigsten Oder-Glied OR kein
Verzögerungselement
DL folgt, geht das Übertragungssignal
durch kein Verzögerungselement
DL hindurch, um nach außen
geführt zu
werden. Das Anlegen des Auswahlsi gnals SLS an das Verzögerungselement
DL in dieser Weise ermöglicht,
daß das Übertragungssignal
ohne jede Verzögerung
ausgegeben wird. Die Auswahl des Verzögerungselementes DL, an welches
das Auswahlsignal SLS angelegt wird, kann die Verzögerungszeit einstellen.
Da eine große
Anzahl von Und-Gliedern AND mit den Ausgangsanschlüssen der
Inverter INV verbunden ist, ist die Ladekapazität groß, wenn der Inverter in Betrieb
ist. Demgemäß wird,
wenn der Inverter INV und das Und-Glied AND in Abhängigkeit von
dem Übertragungssignal
arbeiten, die Spannung der Verzögerungsvorrichtung
D10 geändert.The selection signal SLS is applied to the lowest AND gate AND. This AND gate AND gives the transmission signal to the next lowest OR gate OR. Since the lowest OR gate OR is not followed by a delay element DL, the transmission signal does not pass through any delay element DL to be routed outside. The application of the select signal SLS to the delay element DL in this manner enables the transmission signal to be output without any delay. The selection of the delay delay element DL, to which the selection signal SLS is applied, can set the delay time. Since a large number of AND gates AND are connected to the output terminals of the inverters INV, the charging capacity is large when the inverter is in operation. Accordingly, when the inverter INV and the AND gate AND operate in response to the transmission signal, the voltage of the delay device D10 is changed.
Die
Ausgabe der Mittelspannung Vc verringert die Spannung des von dem
Inverter INV ausgegebenen Signals. Daher wird jede Änderung
des Stroms, der in der Verzögerungsvorrichtung
D10 fließt,
wenn das Signal geändert
wird, reduziert, was zu einer Abnahme jeder Änderung der Spannung führt. Dies
verbessert daher die Genauigkeit der Verzögerungszeit. In dem Beispiel
ist die Ergänzungsschaltung
ADC nur mit dem Ausgang des Inverters INV verbunden, jedoch kann
die Verbindung der Ergänzungsschaltung
ADC mit dem Ausgang des Und-Gliedes AND und dem Ausgang des Oder-Gliedes OR weiterhin
jegliche Änderungen
des Stroms reduzieren.The
Output of the medium voltage Vc reduces the voltage of the
Inverter INV output signal. Therefore, every change
of the current flowing in the delay device
D10 flows,
if the signal changed
is reduced, resulting in a decrease in each change in voltage. This
therefore improves the accuracy of the delay time. In the example
is the supplementary circuit
ADC only connected to the output of the inverter INV, however, can
the connection of the supplementary circuit
ADC continues with the output of the AND gate AND and the output of the OR gate OR
any changes
reduce the current.
18 zeigt noch eine andere
Verzögerungsvorrichtung
D10. In dieser Figur ist die Verzögerungsvorrichtung D10 ohne
die Schaltung gezeigt, welche die Verzögerungszeit auf der Grundlage
des Zeitsetzsignals steuert. Eine große Anzahl von Empfangsschaltungen
RC ist mit der Signalleitung LIN verbunden, wodurch eine große Verdrahtungskapazität CL und
Eingangskapazität
CG in der Signalleitung LIN geschaffen werden. Demgemäß bewirkt eine Änderung
in dem Signal das Fließen
eines großen
Stromes, welcher die Spannung verändert. Dies führt zu einer
großen Änderung
der Verzögerungszeit.
Die Ergänzungsschaltung
ADC ist mit der Signalleitung LIN verbunden, mit welcher die Empfangsschaltungen
RC, welche geeignet sind, die Spannung zu ändern, verbunden sind. Dies
reduziert die Änderung
der Spannung der Verzögerungsvorrichtung
D10 und reduziert hierdurch die Änderung
der Verzögerungszeit. 18 shows yet another delay device D10. In this figure, the delay device D10 is shown without the circuit which controls the delay time on the basis of the timing set signal. A large number of receiving circuits RC are connected to the signal line LIN, thereby providing a large wiring capacitance CL and input capacitance CG in the signal line LIN. Accordingly, a change in the signal causes a large current to flow, which changes the voltage. This leads to a large change in the delay time. The supplement circuit ADC is connected to the signal line LIN to which the receiving circuits RC suitable for changing the voltage are connected. This reduces the change of the voltage of the delay device D10 and thereby reduces the change of the delay time.
19 zeigt eine Verbesserung
der Verzögerungsvorrichtung
D10 nach 18. Die Ergänzungsschaltung
ADC kann mit jeder Stelle der Signalleitung LIN verbunden sein. 19 shows an improvement of the delay device D10 after 18 , The supplemental circuit ADC may be connected to any location of the signal line LIN.
20 zeigt weiterhin eine
andere Verzögerungsvorrichtung
D10. In dieser Figur ist eine Verzögerungsvorrichtung D10 gezeigt,
die eine Schaltung enthält,
welche die Verzögerungszeit
auf der Grundlage des Zeitsetzsignals steuert. Die Verzögerungsvorrichtung
D10 umfasst mehrere Verzögerungselemente
DL in Reihe miteinander, mehrere Kondensatoren C10 und C12, welche
die elektrische Ladung des von den Verzögerungselementen DL ausgegebenen Übertragungssignals
speichern, Schalter SW10 und SW12, welche die Kondensatoren C10 und
C12 zu den Verzögerungselementen
DL schalten, und eine Ergänzungsschaltung
ADC, welche die Mittelspannung Vc zu den Ausgängen der Verzögerungselemente
DL ausgibt. In 20 sind
die Kondensatoren C10 und C12 mit der Spannung Vss verbunden; sie
können
jedoch auch mit der Spannung Vdd verbunden sein. 20 further shows another delay device D10. In this figure, there is shown a delay device D10 which includes a circuit which controls the delay time on the basis of the timing set signal. The delay device D10 includes a plurality of delay elements DL in series with each other, a plurality of capacitors C10 and C12 which store the electric charge of the transmission signal output from the delay elements DL, switches SW10 and SW12 which switch the capacitors C10 and C12 to the delay elements DL, and a supplement circuit ADC, which outputs the center voltage Vc to the outputs of the delay elements DL. In 20 the capacitors C10 and C12 are connected to the voltage Vss; However, they can also be connected to the voltage Vdd.
Beispielsweise
ist das Schaltsignal SW-CNT1 so für den Schalter SW10 vorgesehen, daß der Schalter
SW10 die Ausgänge
der Verzögerungselemente
DL und den Kon densator C10 verbindet. Weiterhin ist das Schaltsignal
SW-CNT2 so für den
Schalter SW12 vorgesehen, daß der
Schalter SW12 die Ausgänge
der Verzögerungselemente
DL und den Kondensator C12 verbindet. Das eintretende Übertragungssignal
wird durch das Verzögerungselement
DL verzögert,
um in das folgende Verzögerungselement
DL geführt
zu werden. Die Kondensatoren C10 und C12 speichern die elektrische Ladung
des Übertragungssignals,
wodurch sie das Übertragungssignal
verzögern.
Die Auswahl zwischen den Schaltern SW10 und SW12 kann die Verzögerungszeit
einstellen. Wenn beispielsweise der Kondensator C10 ausgewählt und
der Kondensator C12 nicht ausgewählt
sind, wird, da die elektrische Ladung des Übertragungssignals nur in dem
Kondensator C10 gespeichert wird, die Verzögerungszeit kürzer als
die Verzögerungszeit,
bei der beide Kondensatoren C10 und C12 ausgewählt sind. Hier sind die Schaltsignale
SW-CNT1 und SW-CNT2 Beispiele der in 5 und 6 gezeigten Zeitsetzsignale.For example, the switching signal SW-CNT1 is provided for the switch SW10 such that the switch SW10 connects the outputs of the delay elements DL and the capacitor C10. Further, the switching signal SW-CNT2 is provided to the switch SW12 so that the switch SW12 connects the outputs of the delay elements DL and the capacitor C12. The incoming transmission signal is delayed by the delay element DL to be fed to the following delay element DL. The capacitors C10 and C12 store the electrical charge of the transmission signal, thereby delaying the transmission signal. The selection between the switches SW10 and SW12 can set the delay time. For example, when the capacitor C10 is selected and the capacitor C12 is not selected, since the electric charge of the transmission signal is stored only in the capacitor C10, the delay time becomes shorter than the delay time at which both the capacitors C10 and C12 are selected. Here, the switching signals SW-CNT1 and SW-CNT2 are examples of in 5 and 6 shown timing signals.
Die
Operation der Verzögerungselemente DL ändert die
Spannung der Verzögerungsvorrichtung
D10. Das Speichern der elektrischen Ladung des Ausgangssignals der
Verzögerungselemente
DL in den Kondensatoren C10 und C12 vergrößert die Änderungen der Spannung der
Verzögerungsvorrichtung
D10. Jedoch setzt die Ausgabe der Mittelspannung Vc die Änderungen
der Spannung der Verzögerungsvorrichtung
D10 herab, wodurch die Genauigkeit der Verzögerungszeit vergrößert wird.
Daher kann die in 20 gezeigte
Verzögerungsvorrichtung
D10 das Signal durch die Ergänzungsschaltung ADC
genau verzögern.The operation of the delay elements DL changes the voltage of the delay device D10. Storing the electric charge of the output of the delay elements DL in the capacitors C10 and C12 increases the changes in the voltage of the delay device D10. However, the output of the medium voltage Vc decreases the changes in the voltage of the delay device D10, thereby increasing the accuracy of the delay time. Therefore, the in 20 shown delay device D10 delay the signal by the additional circuit ADC exactly.
21 zeigt ein Beispiel der
Schalter SW10 und SW12 sowie der Kondensatoren C10 und C12 nach 20. Der Kondensator C10
enthält
einen FET Qp vom P-Typ, der den Schalter SW10 und die Spannung Vdd
verbindet, sowie einen FET Qn vom N-Typ, der den Schalter SW10 und
die Spannung Vss verbindet. In dem FET Qp vom P-Typ wird die Spannung
Vdd an das Gate G angelegt, die Source S ist mit dem Gate G verbunden
und die Drain D ist mit dem Schalter SW10 verbunden. In dem FET
Qn vom N-Typ wird die Spannung Vss an das Gate G angelegt, die Source
S ist mit dem Gate G verbunden und die Drain D ist mit dem Schalter
SW10 verbunden. 21 FIG. 12 shows an example of the switches SW10 and SW12 and the capacitors C10 and C12 20 , The capacitor C10 includes a P-type FET Qp connecting the switch SW10 and the voltage Vdd, and an N-type FET Qn connecting the switch SW10 and the voltage Vss. In the P-type FET Qp, the voltage Vdd is applied to the gate G, the source S is connected to the gate G, and the drain D is connected to the switch SW10. In the N-type FET Qn, the voltage Vss is applied to the gate G, the source S is connected to the gate G. and the drain D is connected to the switch SW10.
Der
Kondensator C12 enthält
drei FET Qp vom P-Typ und einen FET Qn vom N-Typ. In jedem FET Qp
vom P-Typ wird die Spannung Vdd an das Gate G angelegt, und der
Schalter SW12 schaltet die Drains D und Sources S zu den Ausgängen des
Verzögerungselements
DL. D.h. der Schalter SW12 verbindet die Drains D und Sources S
mit dem Ausgang des Verzögerungselements
DL oder schneide die Verbindung ab. In dem FET Qn vom N-Typ wird
die Spannung Vss an das Gate G angelegt, die Source ist mit dem
Gate G verbunden und die Drain D ist mit dem Schalter SW12 verbunden.
In dem FET Qp vom P-Typ und dem FET Qn vom N-Typ der Kondensatoren
C10 und C12 ist das Gate G durch den Gate-Oxidationsfilm gegenüber dem Kanal isoliert. Die
Drain D und die Source S sind gegenüber dem Substrat SUB isoliert
aufgrund der Tatsache, daß sie
umgekehrt vorgespannt sind mit Bezug auf das Substrat SUB. Demgemäß können die
Kondensatoren unter Verwendung der FET-Schaltkreise erhalten werden. Zusätzlich kann
durch Ändern
der Anzahl und der Position der Kondensatoren C10 und C12 die Kapazität zum Speichern
der elektrischen Ladung geändert werden.Of the
Contains capacitor C12
three P-type FET Qp and one N-type FET Qn. In every FET Qp
of the P-type, the voltage Vdd is applied to the gate G, and the
Switch SW12 switches the drains D and S sources to the outputs of
delay element
DL. That the switch SW12 connects the drains D and S sources
with the output of the delay element
DL or cut off the connection. In the N-type FET Qn becomes
the voltage Vss is applied to the gate G, the source is connected to the
Gate G is connected and the drain D is connected to the switch SW12.
In the P-type FET Qp and the N-type FET Qn of the capacitors
C10 and C12, the gate G is isolated from the channel by the gate oxidation film. The
Drain D and the source S are isolated from the substrate SUB
due to the fact that she
are biased reversely with respect to the substrate SUB. Accordingly, the
Capacitors are obtained using the FET circuits. In addition, can
by changing
the number and the position of the capacitors C10 and C12, the capacity for storing
the electric charge can be changed.
Da
die Ergänzungsschaltung
ADC die Mittelspannung Vc ausgibt, kann die Änderung der Spannung, die durch
die aus den FET-Schaltkreisen gebildeten Kondensato ren C10 und C12
realisiert wird, reduziert werden.There
the supplementary circuit
ADC can output the medium voltage Vc, the change of the voltage passing through
the condensers formed of the FET circuits C10 and C12
is realized, reduced.
22 zeigt noch eine andere
Verzögerungsvorrichtung
D10. In dieser Figur ist die Verzögerungsvorrichtung D10 so gezeigt,
daß sie
eine Schaltung enthält,
welche die Verzögerungszeit
auf der Basis des Zeitsetzsignals steuert. Die Verzögerungsvorrichtung
D10 enthält
mehrere Verzögerungselemente DL,
mehrere Kondensatoren C14, C16, C18 und C20, welche die elektrische
Ladung des Übertragungssignals
speichern, einen Schalter SW20, der einen der Kondensator C14 und
C16 zu dem Ausgang des Verzögerungselements
DL schaltet, einen Schalter SW22, welcher einen der Kondensatoren C18
und C20 zu dem Ausgang des Verzögerungselements
DL schaltet, und eine Ergänzungsschaltung ADC,
welche die Mittelspannung Vc zu dem Ausgang des Verzögerungselements
DL ausgibt. In 22 sind
die Kondensatoren C14, C16, C18 und C20 mit der Spannung Vss verbunden.
Jedoch können
sie auch mit der Spannung Vdd verbunden sein. 22 shows yet another delay device D10. In this figure, the delay device D10 is shown to include a circuit which controls the delay time on the basis of the timing signal. The delay device D10 includes a plurality of delay elements DL, a plurality of capacitors C14, C16, C18 and C20 which store the electrical charge of the transmission signal, a switch SW20 which switches one of the capacitors C14 and C16 to the output of the delay element DL, a switch SW22 which one of the capacitors C18 and C20 switches to the output of the delay element DL, and a supplementary circuit ADC which outputs the center voltage Vc to the output of the delay element DL. In 22 the capacitors C14, C16, C18 and C20 are connected to the voltage Vss. However, they may also be connected to the voltage Vdd.
Beispielsweise
wird das Schaltsignal SW-CNT3 in einer solchen Weise an den Schalter SW20
angelegt, daß der
Schalter SW20 den Ausgang des Verzögerungselementes DL und den
Kondensator C14 verbindet. Weiterhin wird das Schaltsignal SW-CNT4
in einer solchen Weise an den Schalter SW22 angelegt, daß der Schalter
SW22 den Ausgang des Verzögerungselements
DL und den Kondensator C18 verbindet. Das eintretende Übertragungssignal
wird in dem Verzögerungselement
DL einer Verzögerung
unterzogen und in das folgende Verzögerungselement DL eingeführt. Die
Kondensatoren C14 und C18 verzögern
das Übertragungssignal
durch Speichern der elektrischen Ladung. Demgemäß verbinden die Schalter SW20
und SW22 einen der Kondensatoren C14 und C16 parallel zueinander
und einen der Kondensatoren C18 und C20 mit den Ausgängen der
Verzögerungselemente
DL, wodurch die Verzögerungszeit
des Übertragungssignals eingestellt
wird. Weiterhin kann der Schalter SW20 weder den Kondensator C14
noch den Kondensator C16 auswählen,
und der Schalter SW22 kann weder den Kondensator C18 noch den Kondensator
C20 auswählen.
Hier sind die Schaltsignale SW-CNT3 und SW-CNT4 Beispiele der Zeitsetzsignale
nach 5 und 6.For example, the switching signal SW-CNT3 is applied to the switch SW20 in such a manner that the switch SW20 connects the output of the delay element DL and the capacitor C14. Further, the switching signal SW-CNT4 is applied to the switch SW22 in such a manner that the switch SW22 connects the output of the delay element DL and the capacitor C18. The incoming transmission signal is subjected to a delay in the delay element DL and introduced into the following delay element DL. The capacitors C14 and C18 delay the transmission signal by storing the electric charge. Accordingly, the switches SW20 and SW22 connect one of the capacitors C14 and C16 in parallel to each other and one of the capacitors C18 and C20 to the outputs of the delay elements DL, thereby adjusting the delay time of the transmission signal. Furthermore, the switch SW20 can not select either the capacitor C14 or the capacitor C16, and the switch SW22 can not select either the capacitor C18 or the capacitor C20. Here, the switching signals SW-CNT3 and SW-CNT4 are examples of the timing signals after 5 and 6 ,
Die
Operation der Verzögerungselemente DL ändert die
Spannung der Verzögerungsvorrichtung
D10. Die Kondensatoren C14, C16, C18 und C20 speichern die elektrische
Ladung der Ausgangssignale der Verzögerungselemente DL, wodurch
die Änderung
der Spannung der Verzögerungsvorrichtung
D10 erhöht
wird. Jedoch verringert die Ausgabe der Mittelspannung Vc die Änderung
der Spannung der Verzögerungsvorrichtung
D10, wodurch die Genauigkeit der Verzögerungszeit erhöht wird.
Daher kann die in 22 gezeigte
Verzögerungsvorrichtung
C10 das Signal durch die Ergänzungsschaltung ADC
genau verzögern.The operation of the delay elements DL changes the voltage of the delay device D10. The capacitors C14, C16, C18 and C20 store the electric charge of the output signals of the delay elements DL, whereby the change of the voltage of the delay device D10 is increased. However, the output of the medium voltage Vc reduces the change of the voltage of the delay device D10, thereby increasing the accuracy of the delay time. Therefore, the in 22 shown delay device C10 delay the signal by the supplementary circuit ADC exactly.
23 zeigt ein Beispiel der
Schaltungen der Schalter SW20 und SW22 sowie der Kondensatoren C14,
C16, C18 und C20. Der Kondensator C14 enthält einen FET Qp vom P-Typ,
der den Schalter SW20 und die Spannung Vdd verbindet, sowie einen FET
Qn vom N-Typ, der den Schalter SW20 und die Spannung Vss verbindet.
In dem FET Qp vom P-Typ wird die Spannung Vdd an das Gate G angelegt,
die Source S wird mit dem Gate G verbunden und die Drain D wird
mit dem Schalter SW20 verbunden. In dem FET Qn vom N-Typ wird die
Spannung Vss an das Gate G angelegt und der Schalter SW20 schaltet die
Drain D und die Source S zu dem Ausgang des Verzögerungselements DL. Der Kondensator
C16 enthält
einen FET Qn vom N-Typ. In dem FET Qn vom N-Typ wird die Spannung
Vss an die Drain D und die Source S angelegt, und das Gate G ist
mit dem Schalter SW20 verbunden. 23 shows an example of the circuits of the switches SW20 and SW22 and the capacitors C14, C16, C18 and C20. The capacitor C14 includes a P-type FET Qp connecting the switch SW20 and the voltage Vdd, and an N-type FET Qn connecting the switch SW20 and the voltage Vss. In the P-type FET Qp, the voltage Vdd is applied to the gate G, the source S is connected to the gate G, and the drain D is connected to the switch SW20. In the N-type FET Qn, the voltage Vss is applied to the gate G, and the switch SW20 switches the drain D and the source S to the output of the delay element DL. The capacitor C16 includes an N-type FET Qn. In the N-type FET Qn, the voltage Vss is applied to the drain D and the source S, and the gate G is connected to the switch SW20.
Der
Kondensator C18 enthält
zwei FET Qp vom P-Typ, die den Schalter SW22 und die Spannung Vdd
verbinden, sowie zwei FET Qn vom N-Typ, die den Schalter SW22 und
die Spannung Vss verbinden. In einem der FET Qp vom P-Typ wird die Spannung
Vdd an das Gate G angelegt, die Source S ist mit dem Gate G verbunden
und die Drain D ist mit dem Schalter SW22 verbunden. In dem anderen FET
Qp vom P-Typ wird die Spannung Vdd an das Gate G angelegt, und der
Schalter SW22 schaltet die Drain D und die Source S zu dem Ausgang
des Verzögerungselements
DL. In einem der FET Qn vom N-Typ wird die Spannung Vss an das Gate
G angelegt, die Source S ist mit dem Gate G verbunden und die Drain
D ist mit dem Schalter SW22 verbunden. In dem anderen FET Qn vom
N-Typ wir die Spannung Vss an das Gate G angelegt, und der Schalter
SW22 schaltet die Drain D und die Source S zu dem Ausgang des Verzögerungselements
DL. Der Kondensator C20 hat einen FET Qn vom N-Typ. In diesem FET Qn vom N-Typ wird
die Spannung Vss an die Drain D und die Source S angelegt, und das
Gate G ist mit dem Schalter SW22 verbunden.The capacitor C18 includes two P-type FETs Qp connecting the switch SW22 and the voltage Vdd and two N-type FETs Qn connecting the switch SW22 and the voltage Vss. In one of the P-type FET Qp, the voltage Vdd is applied to the gate G, the source S is connected to the gate G and the drain D is connected to the switch SW22. In the other P-type FET Qp, the voltage Vdd is applied to the gate G, and the switch SW22 switches the drain D and the source S to the output of the delay element DL. In one of the N-type FET Qn, the voltage Vss is applied to the gate G, the source S is connected to the gate G, and the drain D is connected to the switch SW22. In the other N-type FET Qn, the voltage Vss is applied to the gate G, and the switch SW22 switches the drain D and the source S to the output of the delay element DL. The capacitor C20 has an N-type FET Qn. In this N-type FET Qn, the voltage Vss is applied to the drain D and the source S, and the gate G is connected to the switch SW22.
Das
Gate G von jedem der FET Qp vom P-Typ und der FET Qn vom N-Typ in
den Kondensatoren C14 und C18 ist gegenüber dem Kanal durch den Gate-Oxidationsfilm
isoliert. Die Drain D und die Source S sind gegenüber dem
Substrat SUB isoliert aufgrund der Tatsache, daß sie mit Bezug auf das Substrat
SUB invers vorgespannt sind. Demgemäß sind die Kondensatoren unter
Verwendung von FET-Schaltungen ausgebildet. Für die Kondensatoren C16 und
C20 wird, da das Gate G mit den Schaltern SW20 und SW22 verbunden
ist, die elektri sche Ladung gespeichert, wenn ein Übertragungssignal eingegeben
wird, daß das
Gate G der Kondensatoren C16 und C20 invers vorspannt. Darüber hinaus bewirkt
eine Änderung
der Anzahl und der Lage der FET Qp vom P-Typ und der FET Qn vom
N-Typ der Kondensatoren C14, C16, C18 und C20 eine Änderung
der Kapazität
zum Speichern der elektrischen Ladung. Da die Ergänzungsschaltung
ADC die Mittelspannung Vc ausgibt, kann die Änderung der Spannung, die durch
die von den FET-Schaltkreisen gebildeten Kondensatoren C14, C16,
C18 und C20 realisiert wird, verringert werden.The
Gate G of each of the P-type FET Qp and the N-type FET Qn in
Capacitors C14 and C18 are opposite the channel through the gate oxidation film
isolated. The drain D and the source S are opposite to the
Substrate SUB isolated due to the fact that they are with respect to the substrate
SUB are inversely biased. Accordingly, the capacitors are under
Using trained FET circuits. For the capacitors C16 and
C20, since the gate G is connected to the switches SW20 and SW22
is the electrical charge stored when a transmission signal input
that will
Gate G of capacitors C16 and C20 inversely biased. In addition, causes
a change
the number and location of P-type FET Qp and FET Qn of
N type of capacitors C14, C16, C18 and C20 a change
the capacity
for storing the electric charge. Because the supplementary circuit
ADC can output the medium voltage Vc, the change of the voltage passing through
the capacitors C14, C16 formed by the FET circuits,
C18 and C20 can be reduced.
24 zeigt Beispiele der Kondensatoren C10,
C12, C14, C16, C18 und C20 der 20 und 22. 24(A) zeigt ein Beispiel des Kondensators des
FET Qn vom N-Typ.
Die Spannung Vss wird an das Gate G und das Substrat SUB angelegt,
und der Schalter SW schaltet die Drain D und die Source S zu dem
Ausgang des Verzögerungselements
DL. 24(B) zeigt ein
Beispiel des Kondensators des FET Qp vom P-Typ. Die Spannung Vdd
wird an das Gate G und das Substrat SUB angelegt, und der Schalter
SW schaltet die Drain D und die Source S zu dem Ausgang des Verzögerungselements
DL. 24(C) zeigt ein
Beispiel des Kondensators des FET Qn vom N-Typ. Die Spannung Vss
wird an die Drain D, die Source S und das Substrat SUB angelegt,
und der Schalter SW ist mit dem Gate G verbunden. 24(D) zeigt ein Beispiel des Kondensators des
FET Qp vom P-Typ.
Die Spannung Vdd wird an die Drain D, die Source S und das Substrat
SUB angelegt, und der Schalter SW ist mit dem Gate G verbunden. 24 shows examples of capacitors C10, C12, C14, C16, C18 and C20 of 20 and 22 , 24 (A) shows an example of the capacitor of the N-type FET Qn. The voltage Vss is applied to the gate G and the substrate SUB, and the switch SW switches the drain D and the source S to the output of the delay element DL. 24 (B) shows an example of the capacitor of the P-type FET Qp. The voltage Vdd is applied to the gate G and the substrate SUB, and the switch SW switches the drain D and the source S to the output of the delay element DL. 24 (C) shows an example of the capacitor of the N-type FET Qn. The voltage Vss is applied to the drain D, the source S and the substrate SUB, and the switch SW is connected to the gate G. 24 (D) shows an example of the capacitor of the P-type FET Qp. The voltage Vdd is applied to the drain D, the source S and the substrate SUB, and the switch SW is connected to the gate G.
In 24(A) und 24(B) sind die Gates G der FET Qp vom
P-Typ und der FET Qn vom N-Typ durch den Gate-Oxidationsfilm gegenüber den Kanälen isoliert. Die Drain D und
die Source S sind gegenüber dem
Substrat SUB isoliert aufgrund der Tatsache, daß sie mit Bezug auf das Substrat
SUB invers vorgespannt sind. Demgemäß können die Kondensatoren unter
Verwendung von FET-Schaltkreisen gebildet werden. In den 24(C) und 24(D) sind die Gates G der FET Qp vom
P-Typ und der FET Qn vom N-Typ mit dem Schalter SW verbunden, in
welchen die elektrische Ladung gespeichert wird, wenn das Übertragungssignal
das Gate G invers vorspannt. Da die Ergänzungsschaltung ADC die Mittelspannung Vc
ausgibt, kann die Änderung
der Spannung, welche durch die von den FET-Schaltkreisen gebildeten Kondensatoren
realisiert wird, wie in den 24(A) bis 24(D) gezeigt ist, verringert
werden.In 24 (A) and 24 (B) For example, the gates G of the P-type FET Qp and the N-type FET Qn are isolated from the channels by the gate oxidation film. The drain D and the source S are isolated from the substrate SUB due to the fact that they are inversely biased with respect to the substrate SUB. Accordingly, the capacitors can be formed using FET circuits. In the 24 (C) and 24 (D) For example, the gates G of the P-type FET Qp and the N-type FET Qn are connected to the switch SW in which the electric charge is stored when the transmission signal biases the gate G inversely. Since the supplement circuit ADC outputs the center voltage Vc, the change of the voltage realized by the capacitors formed by the FET circuits can be realized as in FIGS 24 (A) to 24 (D) shown to be reduced.
Die 25 und 26 zeigen die Verbesserung der Ergänzungsschaltung
ADC. Wie in 25 gezeigt
ist, liefert die Ergänzungsschaltung
ADC die Vorwärts-Vorspannung direkt
für das
Gate G des FET Qp vom P-Typ
und des FET Qn vom N-Typ. Dies ermöglicht die Aufrechterhaltung
eines eingeschalteten Zustands für
den FET Qp vom P-Typ und den FET Qn vom N-Typ. Dies hält die Spannung
an dem gemeinsamen Schnittpunkt J bei ungefähr der Mittelspannung Vc mit
niedriger Impedanz.The 25 and 26 show the improvement of the supplementary circuit ADC. As in 25 2, the supplemental circuit ADC supplies the forward bias directly to the gate G of the P-type FET Qp and the N-type FET Qn. This makes it possible to maintain an on-state for the P-type FET Qp and the N-type FET Qn. This keeps the voltage at the common intersection J at approximately the center voltage Vc with low impedance.
26 zeigt die Ergänzungsschaltung
ADC, die eine Niedrigimpedanz-Pufferschaltung LOW und eine Mittelpunkt-Spannungsquelle
EJV enthält.
In der Niedrigimpedanz-Pufferschaltung LOW wird die Spannung Vdd
an die Drain D des FET Qn vom N-Typ angelegt, die Spannung Vss wird
an die Drain D des FET Qp vom P-Typ angelegt, die Gates G von diesen
sind verbunden, die Quellen S von diesen sind verbunden, und die
Mittelspannung Vc wird von der der Mittelpunkt-Spannungsquelle EJV an den gemeinsamen
Schnittpunkt J des Gates G angelegt. 26 Figure 11 shows the supplemental circuit ADC including a low impedance buffer circuit LOW and a midpoint voltage source EJV. In the low-impedance buffer circuit LOW, the voltage Vdd is applied to the drain D of the N-type FET Qn, the voltage Vss is applied to the drain D of the P-type FET Qp, the gates G of which are connected, the sources S of these are connected, and the center voltage Vc is applied from the midpoint voltage source EJV to the common intersection J of the gate G.
27 zeigt eine Äquivalenzschaltung
der Ergänzungsschaltung
ADC nach 26. Es ist
möglich,
dies als einen Spannungspuffer zu betrachten, in welchem die Verstärkung =
1 ist, und der FET Qn vom N-Typ sowie der FET Qp vom P-Typ die Niedrigimpedanz-Pufferschaltung LOW
nach 26 bilden. Die
Ergänzungsschaltung
ADC enthält
eine Niedrigimpedanz-Pufferschaltung
LOW als die Mittelpunkt-Spannungsquelle
EJV. Nachdem die Treiberschaltung DR ein Niedrig-Signal ausgegeben
hat, fließt
der Strom I1 von der Äquivalenz-Widerstandsschaltung
RM zu der Signalleitung LIN. Die Spannung des gemeinsamen Schnittpunktes
J ist gegenüber
der Mittelspannung Vc leicht verringert. Zu diesem Zeitpunkt gibt
die Empfangsschaltung RC ein Hoch-Signal aus. Alternativ fließt, nachdem
die Treiberschaltung DR das Hoch-Signal
ausgegeben hat, der Strom I2 von der Signalleitung LIN zu der Ergänzungsschaltung
ADC. Das Fließen
des Stromes I2 erhöht
leicht die Spannung an dem gemeinsamen Schnittpunkt J gegenüber der
Mittelspannung Vc. Die Empfangsschaltung RC gibt als ein Ergebnis
ein Niedrig-Signal aus. Der Widerstand RU der Äquivalenz-Widerstandsschaltung
RM ist klein mit Bezug auf die Ausgangsimpedanz Rout der Treiberschaltung
DR, worin Rout >> Ru. Dies hilft bei
der Herabsetzung der Änderung
der Spannung an dem gemeinsamen Schnittpunkt J, wodurch die Änderung der
Spannung abnimmt. 27 shows an equivalent circuit of the supplementary circuit ADC after 26 , It is possible to consider this as a voltage buffer in which the gain = 1, and the N-type FET Qn, and the P-type FET Qp, the low-impedance buffer circuit LOW 26 form. The supplement circuit ADC includes a low-impedance buffer circuit LOW as the mid-point voltage source EJV. After the drive circuit DR outputs a low signal, the current I1 flows from the equivalent resistance circuit RM to the signal line LIN. The voltage of the common point of intersection J is slightly reduced with respect to the center voltage Vc. To the At this time, the receiving circuit RC outputs a high signal. Alternatively, after the driver circuit DR has output the high signal, the current I2 flows from the signal line LIN to the supplement circuit ADC. The flow of the current I2 slightly increases the voltage at the common intersection J with respect to the medium voltage Vc. The receiving circuit RC outputs a low signal as a result. The resistance RU of the equivalent resistance circuit RM is small with respect to the output impedance Rout of the driver circuit DR, where Rout >> Ru. This helps to reduce the change of the voltage at the common intersection J, whereby the change of the voltage decreases.
28 zeigt eine andere Ergänzungsschaltung
ADC, welche die Mittelpunkt-Spannungsquelle EJV verwendet. In einer
Ergänzungsschaltung
ADC mit der Mittelpunkt-Spannungsquelle
EJV und mehreren Niedrigimpedanz-Pufferschaltungen
LOW ist es möglich,
die Mittelspannung Vc zu den Niedrigimpedanz-Pufferschaltungen LOW zu
geben. Es ist auch möglich,
die Ergänzungsschaltung
ADC mit mehreren Signalleitungen LIN zu verbinden. Dann kann die
Ergänzungsschaltung
ADC die Mittelspannung Vc zu den mehreren Signalleitungen LIN liefern. 28 shows another supplemental circuit ADC using the mid-point voltage source EJV. In a supplement circuit ADC having the mid-point voltage source EJV and a plurality of low-impedance buffer circuits LOW, it is possible to give the center voltage Vc to the low-impedance buffer circuits LOW. It is also possible to connect the supplementary circuit ADC with a plurality of signal lines LIN. Then, the supplement circuit ADC may supply the center voltage Vc to the plurality of signal lines LIN.
Der
Elektrizitätsverbrauch
ist nahezu Null, wenn die Verzögerungsvorrichtung
D10 die CMOS-Schaltung in einem statischen Zustand hat. Demgemäß wird,
um die Verzögerungsvorrichtung D10
zu prüfen,
dieser statische Strom gemessen. Es wird geprüft, ob der gemessene Strom
unterhalb eines bestimmten Wertes ist oder nicht. Wenn die Ergänzungsschaltung
ADC in der Verzögerungsvorrichtung
D10 enthalten ist, verbraucht die Ergänzungsschaltung ADC Elektrizität, ungeachtet
dessen, ob sie in einem statischen Zustand ist oder nicht. Folglich
ist die Verzögerungsvorrichtung
D10, in welcher die Ergänzungsschaltung
ADC enthalten ist, nicht geeignet für eine statische Strommessung.Of the
electricity consumption
is almost zero when the delay device
D10 has the CMOS circuit in a static state. Accordingly,
around the delay device D10
to consider,
measured this static current. It is checked if the measured current
below a certain value or not. If the supplementary circuit
ADC in the delay device
D10 is included, the supplementary circuit consumes ADC electricity, regardless
whether it is in a static state or not. consequently
is the delay device
D10, in which the supplementary circuit
ADC is not suitable for a static current measurement.
In 29 bis 32 ist, um die vorstehend erläuterten
Probleme zu lösen,
die Schneidschaltung CUT zu der Ergänzungsschaltung ADC hinzugefügt. Der Strom,
der in der Ergänzungsschaltung
ADC fließt, wird
für die
statische Strommessung erforderlicherweise abgeschnitten, indem
ein Steuersignal zu der Schneidschaltung CUT geliefert wird.In 29 to 32 In order to solve the problems explained above, the cutting circuit CUT is added to the supplement circuit ADC. The current flowing in the supplement circuit ADC is required to be cut off for the static current measurement by supplying a control signal to the cutting circuit CUT.
29 zeigt die Ergänzungsschaltung
ADC, die mit der Schneidschaltung CUT versehen ist. Die Schneidschaltung
CUT enthält
einen Steueranschluß CT.
Nachdem dem Steueranschluß CT
ein Hoch-Signal zugeführt
wurde, wir die Ergänzungsschaltung ADC
eingeschaltet. Wenn dem Steueranschluß CT ein Niedrig-Signal zugeführt wird,
wird die Ergänzungsschaltung
ADC ausgeschaltet, wodurch keine elektrische Leistung ver braucht
wird. D.h. die Lieferung eines Hoch-Signals zu dem Steueranschluß CT schaltet
die FET Q1 und Q3 ein und die FET Q2 und Q4 aus. Da der FET Q2 eingeschaltet
ist und der FET Q1 ausgeschaltet ist, entspricht dies dem Fall,
daß der
FET Q5 eingeschaltet und der FET Q6 ausgeschaltet sind. Die Ergänzungsschaltung
ADC operiert mit den Gates G des FET Qp und des FET Qn, die miteinander über die
FETs Q4 und Q5 verbunden sind. Die Zuführung eines Niedrig-Signals
zu dem Steueranschluß CT
bewirkt, daß die
FET Q1 und Q3 eingeschaltet werden, während die FET Q2 und Q4 ausgeschaltet
werden. Da der FET Q1 und der FET Q2 ausgeschaltet sind, wird der
FET Q5 ausgeschaltet und der FET Q6 eingeschaltet. D.h., da die
FET Q4 und Q5 ausgeschaltet sind und die FET Q3 und Q6 eingeschaltet
sind, werden die FET Qp und Qn ausgeschaltet. Hier sind, selbst
wenn die FET Q1, Q3 und Q6 eingeschaltet sind, die FET Q2, Q4 und
Q5 ausgeschaltet, so daß kein
Strom in die Ergänzungsschaltung
ADC fließt.
Demgemäß ermöglicht die
Zuführung
eines Niedrig-Signals zu dem Steueranschluß CT die statische Strommessung. 29 shows the supplementary circuit ADC provided with the cutting circuit CUT. The cutting circuit CUT includes a control terminal CT. After a high signal has been supplied to the control terminal CT, the supplementary circuit ADC is turned on. When the control terminal CT is supplied with a low signal, the supplementary circuit ADC is turned off, whereby no electrical power is needed ver. That is, the supply of a high signal to the control terminal CT turns on the FETs Q1 and Q3 and turns off the FETs Q2 and Q4. Since the FET Q2 is turned on and the FET Q1 is turned off, it is the case that the FET Q5 is turned on and the FET Q6 is off. The supplement circuit ADC operates with the gates G of the FET Qp and the FET Qn, which are connected to each other via the FETs Q4 and Q5. The supply of a low signal to the control terminal CT causes the FETs Q1 and Q3 to be turned on while the FETs Q2 and Q4 are turned off. Since FET Q1 and FET Q2 are off, FET Q5 is turned off and FET Q6 is turned on. That is, since the FETs Q4 and Q5 are off and the FETs Q3 and Q6 are turned on, the FETs Qp and Qn are turned off. Here, even if the FETs Q1, Q3 and Q6 are turned on, the FETs Q2, Q4 and Q5 are turned off, so that no current flows in the supplemental circuit ADC. Accordingly, the supply of a low signal to the control terminal CT enables the static current measurement.
30 zeigt die Schneidschaltung
CUT, die ein Schaltelement ANS enthält. Dieser wird allgemein als
ein Analogschalter bezeichnet. Die Abschaltung des Schalterelements
ANS schaltet die FET Qp und Qn aus. Daher kann der statische Strom
durch Ausschalten der Schalterelemente ANS gemessen werden. 30 shows the cutting circuit CUT, which contains a switching element ANS. This is commonly referred to as an analog switch. The shutdown of the switch element ANS turns off the FET Qp and Qn. Therefore, the static current can be measured by turning off the switch elements ANS.
31 zeigt die Ergänzungsschaltung
ADC nach 25, die mit
der Schneidschaltung CUT versehen ist. Die Einschaltung der FET
Q4 und Q5 durch Liefern eines Hoch-Signals zu dem Steueranschluß CT legt
die Vorwärts-Vorspannungen
Vss und Vdd an die Gates G des FET Qp vom P-Typ und des FET Qn vom
N-Typ an. Dies schaltet sowohl den FET Qp vom P-Typ als auch den
FET Qn vom N-Typ ein, um zu ermöglichen,
daß sie
als die Ergänzungsschaltung
ADC arbeiten. Die Zuführung
eines Niedrig-Signals zu dem Steueranschluß CT schaltet die FET Q4 und
Q5 aus und die FET Q3 und Q6 ein. Das Ergebnis ist, daß der FET
Qp vom P-Typ und der FET Qn vom N-Typ ausgeschaltet sind und keine
elektrische Leistung verbrauchen. 31 shows the supplementary circuit ADC after 25 provided with the cutting circuit CUT. The assertion of the FET Q4 and Q5 by supplying a high signal to the control terminal CT applies the forward bias voltages Vss and Vdd to the gates G of the P-type FET Qp and the N-type FET Qn. This turns on both the P-type FET Qp and the N-type FET Qn to enable them to function as the supplemental circuit ADC. The supply of a low signal to the control terminal CT turns off the FETs Q4 and Q5 and turns on the FETs Q3 and Q6. The result is that the P-type FET Qp and the N-type FET Qn are turned off and do not consume electric power.
32 zeigt die Ergänzungsschaltung
ADC, die mit der Schneidschaltung CUT versehen ist, welche die Niedrigimpedanz-Pufferschaltung
LOW und die Mittelpunkt-Spannungsquelle EJV enthält. Die Ergänzungsschaltung ADC nach 10 wird als die Mittelpunkt-Spannungsquelle EJV
verwendet. Die Schneidschaltung CUT1 schaltet den FET Qp1 vom P-Typ
und den FET Qn1 vom N-Typ aus, welche beide die Mittelpunkt-Spannungsquelle
EJV bilden. Die Schneidschaltung CUT2 schaltet den FET Qp2 vom P-Typ
und den FET Qn2 vom N-Typ
aus, welche beide die Niedrigimpedanz-Pufferschaltung LOW bilden.
Durch Liefern eines Hoch-Signals zu dem Steueranschluß CT werden
die FET Q4-1 und Q5-1 in der Schneidschaltung CUT1 eingeschaltet.
Dies verbindet die Gates G des FET Qp1 vom P-Typ des FET Qn1 vom
N-Typ über
die FET Q4-1 und Q5-1 miteinander. Als ein Ergebnis wird die Mittelspannung
Vc zu dem Schnittpunkt J1 ausgegeben. 32 shows the supplement circuit ADC provided with the cutting circuit CUT including the low-impedance buffer circuit LOW and the mid-point voltage source EJV. The supplementary circuit ADC after 10 is used as the mid-point voltage source EJV. The cutting circuit CUT1 turns off the P-type FET Qp1 and the N-type FET Qn1, which both form the midpoint voltage source EJV. The cutting circuit CUT2 turns off the P-type FET Qp2 and the N-type FET Qn2, which both constitute the low-impedance buffer circuit LOW. By supplying a high signal to the control Upon completion of CT, the FET Q4-1 and Q5-1 are turned on in the cutting circuit CUT1. This connects the gates G of the P-type FET Qp1 of the N-type FET Qn1 via the FETs Q4-1 and Q5-1. As a result, the center voltage Vc is output to the intersection J1.
In
der Schneidschaltung CUT2 sind die FET Q4-2 und Q5-2 eingeschaltet.
Folglich sind die Gates G des FET Qn2 vom N-Typ und des FET Qp2
vom P-Typ über
den FET Q4-2 und den FET Q5-2 verbunden. Die Mittelspannung Vc wird
von der Mittelpunkt-Spannungsquelle EJV zu dem gemeinsamen Schnittpunkt
J2 gegeben. In diesem Fall sind der FET Qn2 vom N-Typ und der FET
Qp2 vom P-Typ gleichartig denen der Niedrigimpedanz- Pufferschaltung LOW
nach 26 ausgebildet;
nachdem die Treiberschaltung DR ein Signal zu dem Schnittpunkt J2
geliefert hat, arbeiten sie entsprechend der mit Bezug auf 26 erläuterten Operation. Die Zuführung eines
Niedrig-Signals zu dem Steueranschluß CT schaltet die FET Q3-1
und Q6-1 ein und die FET Q4-1
und Q5-1 aus. Dem entspricht, daß der FET Qn2 vom N-Typ und
der FET Qp2 vom P-Typ ausgeschaltet werden. Demgemäß führt die
Zuführung
des Niedrig-Signals zu dem Steueranschluß CT zu einer vollständigen Abschaltung
des Stroms, wodurch die statische Strommessung ermöglicht wird.In the cutting circuit CUT2, the FET Q4-2 and Q5-2 are turned on. Consequently, the gates G of the N-type FET Qn2 and the P-type FET Qp2 are connected via the FET Q4-2 and the FET Q5-2. The center voltage Vc is given from the midpoint voltage source EJV to the common intersection J2. In this case, the N-type FET Qn2 and the P-type FET Qp2 are similar to those of the low-impedance buffer circuit LOW 26 educated; After the driver circuit DR has supplied a signal to the intersection J2, they operate as described with reference to FIG 26 explained operation. The supply of a low signal to the control terminal CT turns on FETs Q3-1 and Q6-1 and turns off FETs Q4-1 and Q5-1. Accordingly, the N-type FET Qn2 and the P-type FET Qp2 are turned off. Accordingly, the supply of the low signal to the control terminal CT results in a complete shutdown of the current, thereby enabling the static current measurement.
Bei
den obigen Ausführungsbeispielen
wird der Inverter INV für
die Ergänzungsschaltung
ADC verwendet. Im Folgenden werden Ergänzungsschaltungen ADC erläutert, die
andere Schaltkreise als den Inverter INV enthalten, z.B. ein NAND-Glied
oder ein NOR-Glied.at
the above embodiments
is the inverter INV for
the supplementary circuit
ADC used. In the following, supplementary circuits ADC are explained, which
include other circuits than the inverter INV, e.g. a NAND link
or a NOR member.
33 zeigt eine andere Verzögerungsvorrichtung
D10 gemäß der vorliegenden
Erfindung. Die Ergänzungsschaltung
ADC enthält
ein NAND-Glied. Insbesondere ist das NAND-Glied mit der Rückführschaltung
NF verbunden. Da das NAND-Glied wenigstens zwei Eingangsanschlüsse aufweist,
kann einer von diesen für
den Steueranschluß CT
verfügbar sein. 33 shows another delay device D10 according to the present invention. The supplementary circuit ADC contains a NAND gate. In particular, the NAND gate is connected to the feedback circuit NF. Since the NAND gate has at least two input terminals, one of them may be available to the control terminal CT.
34 zeigt die Konfiguration
der das NAND-Glied verwendenden Ergänzungsschaltung ADC. Die Zuführung eines
Hoch-Signals und eines Niedrig-Signals zu dem Steueranschluß CT schaltet die
Ergänzungsschaltung
ADC ein/aus. Die Zuführung
eines Hoch-Signals zu dem Steueranschluß CT schaltet die Ergänzungsschaltung
ADC ein, um die Mittelspannung Vc auszugeben; die Zuführung eines Niedrig-Signals
schaltet daher die Ergänzungsschaltung
ADC aus, um ein Hoch-Signal auszu geben. Das Anlegen eines Hoch-Signals
an den Steueranschluß CT
schaltet den FET Q1 ein und FET Q4 aus. Demgemäß operiert die Ergänzungsschaltung
ADC mit den miteinander verbundenen Drains D der FET Q2 und Q3,
um die Mittelspannung Vc auszugeben. 34 shows the configuration of the supplement circuit ADC using the NAND gate. The supply of a high signal and a low signal to the control terminal CT turns on / off the supplementary circuit ADC. The supply of a high signal to the control terminal CT turns on the supplement circuit ADC to output the center voltage Vc; the supply of a low signal therefore turns off the supplementary circuit ADC to give a high signal trainees. The application of a high signal to the control terminal CT turns on FET Q1 and turns off FET Q4. Accordingly, the supplement circuit ADC operates with the interconnected drains D of the FETs Q2 and Q3 to output the center voltage Vc.
Alternativ
schaltet die Zuführung
eines Niedrig-Signals
zu dem Steueranschluß CT
den FET Q1 aus und den FET Q4 ein. Dies führt dazu, daß die Spannung
an dem gemeinsamen Schnittpunkt J hoch wird. Die Prüfung von
Ableitungsströmen
in integrierten Halbleiterschaltungen, d.h. die statische Stromprüfung erfordert,
daß das
Ausgangssignal der Treiberschaltung DR auf die äquivalente Spannung des gemeinsamen
Schnittpunktes J gesetzt wird. Die Steuerung des Eingangssignals
für den
Steueranschluß CT
kann die mit dem NAND-Glied versehene Ergänzungsschaltung ADC ein-/ausschalten.alternative
turns off the feeder
a low signal
to the control terminal CT
the FET Q1 off and the FET Q4 on. This causes the voltage
becomes high at the common intersection point J. The examination of
effluent streams
in semiconductor integrated circuits, i. requires static current testing,
that this
Output signal of the driver circuit DR to the equivalent voltage of the common
Intersection point J is set. The control of the input signal
for the
Control connection CT
may turn on / off the supplemental circuit ADC provided with the NAND gate.
35 zeigt eine weitere Verzögerungsvorrichtung
D10 gemäß dieser
Erfindung. Die Ergänzungsschaltung
ADC enthält
ein NOR-Glied. Insbesondere hat die Ergänzungsschaltung ADC ein mit der
Rückführschaltung
NF verbundenes NOR-Glied. Da das NOR-Glied mindestens zwei Eingangsanschlüsse enthält, kann
einer von diesen als der Steueranschluß CT verfügbar sein. 35 shows a further delay device D10 according to this invention. The supplementary circuit ADC includes a NOR gate. In particular, the supplementary circuit ADC has a NOR gate connected to the feedback circuit NF. Since the NOR gate includes at least two input terminals, one of them may be available as the control terminal CT.
36 zeigt ein Beispiel der
mit dem NOR-Glied versehenen Ergänzungsschaltung
ADC. Die Zuführung
eines Hoch-Signals und eines Niedrig-Signals zu dem Steueranschluß CT schaltet
die Ergänzungsschaltung
ADC ein/aus. Die Zuführung eines
Niedrig-Signals zu dem Steueranschluß CT schaltet die Ergänzungsschaltung
ADC ein, um die Ausgabe der Mittelspannung Vc zu erhalten. Alternativ
schaltet die Zuführung
eines Hoch-Signal
zu dem Steueranschluß CT
die Ergänzungsschal tung
ADC aus, was zu der Ausgabe eines Niedrig-Signals führt. Das Anlegen eines Niedrig-Signals
an den Steueranschluß CT
schaltet den FET Q1 aus und den FET Q2 ein. Da die Drain D des FET
Q3 mit der Source S des FET Q2 verbunden ist und der FET Q2 eingeschaltet ist,
sind die Drains D der FET Q3 und Q4 miteinander verbunden, um als
die Ergänzungsschaltung
ADC zu arbeiten, wodurch die Mittelspannung Vc ausgegeben wird. 36 shows an example of the supplemented circuit ADC provided with the NOR gate. The supply of a high signal and a low signal to the control terminal CT turns on / off the supplementary circuit ADC. The supply of a low signal to the control terminal CT turns on the supplementary circuit ADC to obtain the output of the medium voltage Vc. Alternatively, the supply of a high signal to the control terminal CT turns off the supplementary circuit ADC, resulting in the output of a low signal. The application of a low signal to the control terminal CT turns off the FET Q1 and turns on the FET Q2. Since the drain D of the FET Q3 is connected to the source S of the FET Q2 and the FET Q2 is turned on, the drains D of the FETs Q3 and Q4 are connected to operate as the supplemental circuit ADC, thereby outputting the center voltage Vc.
Demgegenüber schaltet
das Anlegen eines Hoch-Signals an den Steueranschluß TC den
FET Q1 ein und den FET Q2 aus. Da der FET Q1 eingeschaltet ist,
ist die Spannung an dem gemeinsamen Schnittpunkt J niedrig. Die
Prüfung
Ableitungsströmen
in integrierten Halbleiterschaltungen, d.h. die statische Stromprüfung erfordert,
daß das
Ausgangssignal der Treiberschaltung DR auf die äquivalente Spannung am gemeinsamen
Schnittpunkt J gesetzt wird. Die Steuerung des Eingangssignals für den Steueranschluß CT kann
die mit dem NOR-Glied versehene Ergänzungsschaltung ADC ein-/ausschalten.In contrast, switches
the application of a high signal to the control terminal TC the
FET Q1 on and the FET Q2 off. Since FET Q1 is on,
the voltage at the common intersection J is low. The
exam
effluent streams
in semiconductor integrated circuits, i. requires static current testing,
that this
Output signal of the driver circuit DR to the equivalent voltage at the common
Intersection J is set. The control of the input signal for the control terminal CT can
turn on / off the supplementary circuit ADC provided with the NOR gate.
37 zeigt noch eine andere
Ergänzungsschaltung
ADC. Die Ergänzungsschaltung
ADC enthält
einen Steueranschluß CT
und XCT als die Schneidschaltung CUT. Die Zuführung eines Hoch-Signals zu
dem Steueranschluß CT
und eines Niedrig-Signals zu dem Steueranschluß XCT schaltet die Ergänzungsschaltung
ADC ein. Alternativ schaltet die Zuführung eines Niedrig-Signals zu dem Steueranschluß CT und
eines Hoch-Signals
zu dem Steueranschluß XCT
die Ergänzungsschaltung
ADC aus, so daß keine
elektrische Leistung verbraucht wird. D.h. die Zuführung eines
Hoch-Signals zu
dem Steueranschluß CT
und eines Niedrig-Signals
zu dem Steueranschluß XCT
schaltet die FET Q1 und Q4 ein. Dies führt zum Anlegen der Spannung
Vdd von dem FET Q1 an den FET Q2 und der Spannung Vss von dem FET
Q4 an den FET Q3. Demgemäß wird die
Mittelspannung Vc an den gemeinsamen Schnittpunkt J der Gates G
der FET Q2 und Q3 angelegt. Die Zuführung eines Niedrig-Signals
zu dem Steueranschluß CT
und eines Hoch-Signals zu dem Steueranschluß XCT schaltet die FET Q1 und
Q4 aus. Da weder die Spannung Vdd noch die Spannung Vss an die FET
Q1 und Q4 angelegt sind, fließt kein
Strom in die Ergänzungsschaltung
ADC. Daher ermöglicht
die Zuführung
des Niedrig-Signals zu dem Steueranschluß CT und des Hoch-Signals zu
dem Steueranschluß XCT
die Messung des statischen Stroms der Verzögerungsvorrichtung D10. 37 shows yet another supplementary circuit ADC. The supplement circuit ADC includes a control terminal CT and XCT as the cutting circuit CUT. The supply of a high signal to the control terminal CT and a Low signal to the control terminal XCT turns on the supplementary circuit ADC. Alternatively, the supply of a low signal to the control terminal CT and a high signal to the control terminal XCT turns off the addition circuit ADC so that no electric power is consumed. That is, the supply of a high signal to the control terminal CT and a low signal to the control terminal XCT turns on the FETs Q1 and Q4. This results in the application of the voltage Vdd from the FET Q1 to the FET Q2 and the voltage Vss from the FET Q4 to the FET Q3. Accordingly, the center voltage Vc is applied to the common intersection J of the gates G of the FETs Q2 and Q3. The supply of a low signal to the control terminal CT and a high signal to the control terminal XCT turns off the FETs Q1 and Q4. Since neither the voltage Vdd nor the voltage Vss is applied to the FETs Q1 and Q4, no current flows into the supplemental circuit ADC. Therefore, the supply of the low signal to the control terminal CT and the high signal to the control terminal XCT enables the measurement of the static current of the delay device D10.
Hier
ist die Mittelspannung Vc nicht auf die mittlere Spannung zwischen
der Vdd und der Spannung Vss beschränkt. Die Mittelspannung Vc
bezeichnet eine willkürliche
Spannung zwischen der Spannung Vdd und der Spannung Vss in Übereinstimmung
mit dem Verhältnis.
Beispielsweise gibt zusätzlich
zu der mittleren Spannung zwischen der Spannung Vdd und der Spannung
Vss die Mittelspannungsquelle nach 26 eine
Spannung aus, die der Schwellenspannung der Empfangsschaltung RC
entspricht.Here, the center voltage Vc is not limited to the average voltage between the Vdd and the voltage Vss. The center voltage Vc denotes an arbitrary voltage between the voltage Vdd and the voltage Vss in accordance with the ratio. For example, in addition to the average voltage between the voltage Vdd and the voltage Vss, the medium voltage source is going to yield 26 a voltage corresponding to the threshold voltage of the receiving circuit RC.
Wie
vorbeschrieben ist, verringert gemäß den bevorzugten Ausführungsbeispielen
die Verbindung der Ergänzungsschaltung
ADC mit dem Verzögerungselement
DL die Änderung
der Leistungszuführungsspannung
für die
Verzögerungsvorrichtung D10.
Das Ergebnis ist eine Erhöhung
der Genauigkeit der Verzögerungszeit
der Verzögerungsvorrichtung
D10. Weiterhin ändert
sich, wenn sich die Leistungszuführungsspannung ändert, die
von der Ergänzungsschaltung
ADC ausgegebene Mittelspannung Vc ebenfalls. Diese ändert sich
proportional zu der Änderung
der Spannung, um dem Schwellenwert des Verzögerungselements DL zu folgen,
wodurch die reguläre
Operation ermöglicht
wird. Die Ergänzungsschaltung
ADC enthält
ein Verhältnis äquivalent
zu dem Verhältnis
des Verzögerungselements DL
und eine Rückführschaltung
NF. Die Ergänzungsschaltung
ADC kann die Spannung entsprechend dem logischen Schwellenwert des
Verzögerungselements
DL erzeugen. Weiterhin wird die Änderung
der Leistungszuführungsspannung
herabgesetzt, so daß das
von der Verzögerungsvorrichtung
DC abgestrahlte elektromagnetische Wellenrauschen ebenfalls reduziert
wird.As
described above, reduced according to the preferred embodiments
the connection of the supplementary circuit
ADC with the delay element
DL the change
the power supply voltage
for the
Delay device D10.
The result is an increase
the accuracy of the delay time
the delay device
D10. Continues to change
when the power supply voltage changes, the
from the supplementary circuit
ADC output medium voltage Vc also. This changes
proportional to the change
the voltage to follow the threshold of the delay element DL,
causing the regular
Operation allows
becomes. The supplementary circuit
Contains ADC
a ratio equivalent
to the relationship
of the delay element DL
and a feedback circuit
NF. The supplementary circuit
ADC can set the voltage according to the logical threshold of the
delay element
Generate DL. The change continues
the power supply voltage
lowered so that the
from the delay device
DC radiated electromagnetic wave noise also reduced
becomes.
Gemäß den bevorzugten
Ausführungsbeispielen
ermöglicht
das Vorsehen des Schneidendanschlusses CUT in der Schaltung, z.B.
der Ergänzungsschaltung
ADC und er Mittelpunkt-Spannungsquelle EJV, das Abschneiden des
in dieser Schaltung fließenden
Stroms. Demgemäß ist es
möglich,
zu verhindern, daß der
Leerlaufstrom in einer derartigen Schaltung fließt, die zuläßt, daß der Leerlaufstrom in dem
statischen Zustand fließt.
Folglich wird es einfacher, die statische Strommessung durchzuführen, wenn
eine Verzögerungsvorrichtung
D10 geprüft wird,
die die Ergänzungsschaltung
ADC oder die Mittelpunkt-Spannungsquelle EJV enthält. Weiterhin
erhöht
die Anwendung der Verzögerungsvorrichtung D10
nach der vorliegenden Erfindung auf die Verzögerungsschaltung 100 die
Genauigkeit beispielsweise bei der Prüfung einer Halbleiterprüfvorrichtung enthaltend
die Verzögerungsschaltung 100.According to the preferred embodiments, the provision of the cutting end terminal CUT in the circuit, eg, the supplemental circuit ADC and the mid-point voltage source EJV, enables the current flowing in this circuit to be cut off. Accordingly, it is possible to prevent the no-load current from flowing in such a circuit that allows the no-load current to flow in the static state. Consequently, it becomes easier to perform the static current measurement when testing a delay device D10 including the supplement circuit ADC or the midpoint voltage source EJV. Furthermore, the application of the delay device D10 according to the present invention increases the delay circuit 100 the accuracy, for example, in the test of a semiconductor test apparatus including the delay circuit 100 ,
Wie
vorbeschrieben ist, kann gemäß der vorliegenden
Erfindung die Verringerung der Änderung der
Leistungszuführungsspannung
der Verzögerungsvorrichtung
die Genauigkeit der Verzögerungszeit
der Verzögerungsvorrichtung
erhöhen.
Diese ist daher in der Lage, das von der Verzögerungsvorrichtung D10 abgestrahlte
elektromagnetische Wellenrauschen zu reduzieren.As
is described above, according to the present
Invention reducing the change of
Power supply voltage
the delay device
the accuracy of the delay time
the delay device
increase.
This is therefore capable of the radiated from the delay device D10
reduce electromagnetic noise.