DE10011885C2 - Process for the production of a field effect transistor with sidewall oxidation - Google Patents
Process for the production of a field effect transistor with sidewall oxidationInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Feldeffekttransistors mit Seitenwandoxida tion und insbesondere auf ein Verfahren zur Herstellung eines Feldeffekttransistors mit verbesserter Ladungshaltezeit, wie er in DRAM- und FLASH-Speichern verwendet werden kann.The present invention relates to a method for Manufacture of a field effect transistor with sidewall oxides tion and in particular on a method for producing a Field effect transistor with improved charge retention time, such as it can be used in DRAM and FLASH memories.
Aus der Druckschrift US 5,972,783 ist ein Verfahren zum Im plantieren von Stickstoff-Ionen in die Oberfläche eines Sub strats und die Seitenwände eines Gate-Stapels bekannt, wo durch sich ein äußerst zuverlässiger MOS-Transistor herstel len lässt. Insbesondere sogenannte "hot-electron-injection"- Defekte können dadurch in einer Gateoxidschicht verringert werden, wodurch sich eine Durchschlagsfestigkeit erhöht und das Auftreten von Leckströmen verringert werden kann.From the document US 5,972,783 a method for im plant nitrogen ions into the surface of a sub strats and the side walls of a gate stack known where an extremely reliable MOS transistor len. In particular so-called "hot electron injection" - This can reduce defects in a gate oxide layer become, which increases a dielectric strength and the occurrence of leakage currents can be reduced.
Ein ähnliches Verfahren ist aus der Literaturstelle S. Kusu noki et al "Hot-Carrier-Resistant Structure by Re-Oxidized Nitrided Oxide Sidewall for Highly Reliable and High Perfor mance LDD-MOSFETs", IEDM '91, Seiten 649-652, bekannt, wo bei wiederum eine Stickstoff-Implantation zur Vermeidung ei ner Verschlechterung der charakteristischen Eigenschaften ei nes MOSFETs aufgrund von heißen Ladungsträgern erfolgt.A similar procedure is from the S. Kusu reference noki et al "Hot Carrier Resistant Structure by Re-Oxidized Nitrided Oxide Sidewall for Highly Reliable and High Perfor mance LDD-MOSFETs ", IEDM '91, pages 649-652, known where when again a nitrogen implantation to avoid egg deterioration of the characteristic properties nes MOSFETs due to hot charge carriers.
Ein weiteres vergleichbares Verfahren ist aus der Druck schrift US 5,923,983 bekannt, wobei jedoch kein Streuoxid bei der Implantation der LDD-Gebiete verwendet wird, sondern ein mit N-Ionen implantierter oberflächennaher Bereich des Si- Substrats ein sogenanntes "Channeling" verhindern soll. Another comparable process is from printing known US 5,923,983, but no scatter oxide the implantation of the LDD areas is used, but a area of the Si implanted with N ions So-called "channeling" should prevent substrate.
Ferner sind aus der Literaturstelle B. Doyle et al.: "Simul taneous Growth of Different Thickness Gate Oxides in Silicon CMOS Processing", IEEE Electron Dev. Lett., vol. 16, No. 7, July 1995, Seiten 301-302 die Auswirkungen von Stickstoff auf das Wachstum von thermischen Siliziumoxids bekannt, wobei mittels eines einzigen Temperaturschritts unterschiedlich di cke Gateoxidschichten auf einem Substrat ausgebildet werden.Furthermore, from the literature reference B. Doyle et al .: "Simultaneous Growth of Different Thickness Gate Oxides in Silicon CMOS Processing", IEEE Electron Dev. Lett., Vol. 16, No. 7, July 1995 , pages 301-302 the effects of nitrogen on the growth of thermal silicon oxide are known, with different thickness gate oxide layers being formed on a substrate by means of a single temperature step.
Insbesondere in integrierten Schaltungen zur Realisierung von Speichermodulen, wie z. B. DRAM-, FLASH-, EPROM- usw. Spei chern werden an die darin eingesetzten Feldeffekttransistoren außerordentlich hohe Anforderungen hinsichtlich Ladungshal tungseigenschaften bzw. Ladunghaltezeit (retention time) ge stellt. Eine mögliche Ursache für unzureichende Ladungshalte eigenschaften liegt beispielsweise darin, daß nach einer Ga te-Stapel-Strukturierung eines Feldeffekttransistors durchge führte Prozesse eine Gate-Isolationsschicht in der Nähe des Gate-Stapels schädigen können, wodurch sich Leckströme im Feldeffekttransistor ergeben. Üblicherweise werden zur Besei tigung von derartigen Leckeigenschaften die Schichtdicken der Isolationsschichten an den Seitenwänden des Gate-Stapels er höht, wodurch sich jedoch gleichzeitig auch die Dicke einer Isolationsschicht auf einem Halbleitersubstrat erhöht. Die Isolationsschicht auf dem Halbleitersubstrat wirkt jedoch für eine nachfolgende Implantation von Source- und Draingebieten als Streuoxid, wodurch sich schließlich ein Kurzkanalverhal ten des Feldeffekttransistors aufgrund der erhöhten Implanta tionsenergien verschlechtert.Especially in integrated circuits for the realization of Memory modules, such as B. DRAM, FLASH, EPROM, etc. Spei Chern to the field effect transistors used therein extraordinarily high requirements with regard to cargo hold tion properties or retention time provides. A possible cause of insufficient charge hold Properties is, for example, that after a Ga te stack structuring of a field effect transistor led a gate insulation layer near the processes Gate stack can damage, causing leakage currents in the Field effect transistor result. Usually Besei such leakage properties, the layer thicknesses of the Insulation layers on the side walls of the gate stack he increases, but at the same time the thickness of a Insulation layer on a semiconductor substrate increased. The Insulation layer on the semiconductor substrate, however, works for a subsequent implantation of source and drain areas as a scattering oxide, which ultimately leads to a short channel behavior ten of the field effect transistor due to the increased implant tion energies worsened.
Eine weitere Ursache für die geringen Ladungshalteeigenschaf ten von Feldeffekttransistoren kann beispielsweise im Auftre ten von hohen Feldstärken an den Ecken bzw. Kanten einer Ga teschicht liegen. Fig. 1 zeigt eine vereinfachte Schnittansicht eines herkömmlichen Feldeffekttransistors zur Veran schaulichung einer derartigen Fehlerursache. In Fig. 1 ist auf einem Halbleitersubstrat 1 eine Gate-Isolationsschicht 2 und eine Gateschicht 3 stapelförmig ausgebildet. Im Halblei tersubstrat 1 ausgebildete und an die Gate-Isolationsschicht 2 heranreichende Source- und Draingebiete S und D ergeben so mit einen Feldeffektransistor, wie er beispielsweise in DRAM-, Flash-, usw. Speicherzellen eingesetzt wird. Zur seitlichen Isolierung bzw. zum Ausbilden von stark dotierten Source- und Draingebieten werden üblicherweise an den Seitenwänden der Gate-Isolationsschicht 2 und der Gateschicht 3 sogenannte Spacer bzw. Hilfsschichten SP verwendet. Nachteilig ist je doch bei einem derartigen herkömmlichen Feldeffekttransistor insbesondere die bei der Gate-Isolationsschicht 2 auftretende scharfe Kante bzw. Ecke der Gateschicht 3. Genauer gesagt werden beim Anlegen von üblichen Betriebsspannungen, wie sie beispielsweise in einer Speichermatrix zum Auswählen von Zei len und Spalten verwendet werden, aufgrund der scharfkantigen Form sehr hohe Feldstärken E zwischen der Gateschicht 3 und den Source- und Draingebieten S und D ausgebildet, wodurch sich Leckströme im Feldeffekttransistor ergeben und somit die Ladungshaltezeiten von Speicherzellen verschlechtert werden. Insbesondere ein sogenannter GIDL-Leckstrom (gate induced drain leakage) wird dadurch verursacht.Another reason for the low charge holding properties of field effect transistors can be, for example, the occurrence of high field strengths at the corners or edges of a gate layer. Fig. 1 shows a simplified sectional view of a conventional field effect transistor for demonstrating such an error cause. In Fig. 1, a gate insulation layer 2 and a gate layer 3 are stacked on a semiconductor substrate 1 . Formed in the semiconductor substrate 1 and reaching the gate insulation layer 2 source and drain regions S and D thus result in a field effect transistor as used, for example, in DRAM, flash, etc. memory cells. So-called spacers or auxiliary layers SP are usually used on the side walls of the gate insulation layer 2 and the gate layer 3 for lateral insulation or for forming heavily doped source and drain regions. However, the sharp edge or corner of the gate layer 3 that occurs in the gate insulation layer 2 is particularly disadvantageous in such a conventional field effect transistor. More specifically, when applying normal operating voltages, such as those used in a memory matrix for selecting rows and columns, very high field strengths E are formed between the gate layer 3 and the source and drain regions S and D due to the sharp-edged shape, as a result of which Leakage currents in the field effect transistor result and thus the charge holding times of memory cells are deteriorated. In particular, this causes a so-called GIDL leakage current (gate induced drain leakage).
Zur Vermeidung von derartigen Leckströmen, die sich insbeson dere aus den hohen Feldstärken E an den Kanten der Gate schicht 3 ergeben, wird üblicherweise eine sogenannte Seiten wandoxidation durchgeführt, wodurch im wesentlichen die scharfen Kanten bzw. Ecken der Gateschicht 3 abgerundet wer den und folglich die Feldstärken E vereinheitlicht bzw. ver ringert werden. Layer to prevent such leakage currents in particular from the high field strengths E at the edges of the gate give 3, a so-called side is usually conducted wall oxidation, whereby substantially the sharp edges or corners of the gate layer 3 rounded who to, and consequently the Field strengths E are standardized or reduced.
Fig. 2 zeigt eine vereinfachte Schnittansicht eines derarti gen herkömmlichen Feldeffekttransistors mit Seitenwandoxida tion. In Fig. 2 bezeichnen wiederum die Bezugszeichen 1 ein Halbleitersubstrat, das Bezugszeichen 2 eine Gate-Isolations schicht und das Bezugszeichen 3 eine Gateschicht. Im Halblei tersubstrat 1 sind wiederum Source- und Draingebiete S und D ausgebildet. Gemäß Fig. 2 wird nunmehr durch einen thermi schen Oxidationsprozeß ein Gate-Stapel mit seinen scharfen Kanten derart oxidiert, daß sich an den Rändern des Gate- Stapels sogenannte Vogelschnäbel bzw. birds peaks BP ausbil den. Genauer gesagt wird bei der thermischen Oxidation eine. Oberfläche des Halbleitersubstrats 1 sowie eine Seitenwand des Gate-Stapels bzw. der Gateschicht 3 derart oxidiert, daß sich eine gleichmäßig dicke elektrische Isolationsschicht 5 ausbildet, die insbesondere die scharfen Kanten bzw. Ecken der Gateschicht 3 in ihrem unteren Bereich abrunden. Auf die se Weise lassen sich die erhöhten Feldstärken E an den Kanten bzw. Ecken der Gateschicht 3 verringern, wodurch sich eine Verringerung von Leckströmen im Feldeffekttransistor ergibt. Nachteilig ist jedoch bei einer derartigen Seitenwandoxidati on, daß sich auf dem Halbleitersubstrat 1 eine relativ dicke Isolationsschicht 5 ergibt, die bei einem nachfolgenden Implantationsprozeß als Streu-Isolationsschicht wirkt. Fig. 2 shows a simplified sectional view of a gene tion genei conventional field effect transistor with side wall oxida tion. In FIG. 2, the reference number 1 again designates a semiconductor substrate, the reference number 2 a gate insulation layer and the reference number 3 a gate layer. In the semiconductor substrate 1 , source and drain regions S and D are in turn formed. According to FIG. 2, a gate stack with its sharp edges is now oxidized by a thermal oxidation process in such a way that so-called bird beaks or birds peaks BP are formed on the edges of the gate stack. More specifically, thermal oxidation becomes one. Surface of the semiconductor substrate 1 and a side wall of the gate stack or the gate layer 3 are oxidized in such a way that a uniformly thick electrical insulation layer 5 is formed, which in particular rounds off the sharp edges or corners of the gate layer 3 in its lower region. In this way, the increased field strengths E at the edges or corners of the gate layer 3 can be reduced, which results in a reduction in leakage currents in the field effect transistor. However, the disadvantage of such a sidewall oxidation is that there is a relatively thick insulation layer 5 on the semiconductor substrate 1 , which acts as a scatter insulation layer in a subsequent implantation process.
Insbesondere bei hochintegrierten Schaltungen bzw. bei Feld effekttransistoren mit sehr kleiner Strukturbreite von ≦ 1 µm ergeben sich jedoch dadurch derart unscharfe Implantationsge biete, die wiederum einen Durchgreife-Effekt bzw. Punch- Through-Effekt verursachen. Zur Vermeidung von derartigen Punch-Through-Effekten müssen daher entweder sogenannte Anti- Durchgreifgebiete bzw. Anti-Punch-Through-Gebiete im Kanalge biet des Feldeffekttransistors ausgebildet werden. Especially in the case of highly integrated circuits or in the field effect transistors with a very small structure width of ≦ 1 µm however, this results in such a fuzzy implantation gene offer, which in turn a gripping effect or punch Cause through effect. To avoid such Punch-through effects must therefore either so-called anti Pass-through areas or anti-punch-through areas in the channel offers the field effect transistor to be formed.
Alternativ entfernt man daher nachträglich die während der Seitenwandoxidation entstandene dicke Oberflächen- Isolationsschicht 5, implantiert daraufhin die Source- und Draingebiete und führt abschließend eine thermische Oxidation der Halbleitersubstratoberfläche durch, wodurch man die für den Prozeß notwendigen dünnen und definierten Isolations schichten erhält. Nachteilig bei diesem Mehrstufenprozeß ist jedoch wiederum ein erhöhtes Temperaturbudget, bei dem insbe sondere die Dotiergebiete verlaufen und somit wiederum die vorher beschriebenen verschlechterten Kurzkanaleigenschaften verursacht werden. Ferner ist ein derartiger herkömmlicher Herstellungsprozeß außerordentlich aufwendig.Alternatively, one subsequently removes the thick surface insulation layer 5 formed during the side wall oxidation, then implants the source and drain regions and then carries out thermal oxidation of the semiconductor substrate surface, as a result of which the thin and defined insulation layers required for the process are obtained. A disadvantage of this multi-stage process, however, is again an increased temperature budget, in which the doping regions in particular run and thus in turn cause the previously described deteriorated short-channel properties. Furthermore, such a conventional manufacturing process is extremely complex.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Feldeffekttransistors mit Seitenwand oxidation zu schaffen, bei dem auf einfache und kostengünsti ge Weise Feldeffekttransistoren mit hervorragenden Ladungs halteeigenschaften ausgebildet werden können.The invention is therefore based on the object of a method for producing a field effect transistor with a side wall to create oxidation in a simple and inexpensive way way field effect transistors with excellent charge holding properties can be formed.
Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Patentanspruchs 1 gelöst.According to the invention, this object is achieved through the measures of Claim 1 solved.
Insbesondere durch das Implantieren von Isolationsschicht- Wachstumshemmern in die Oberfläche des Halbleitersubstrats mit Ausnahme von zumindest einer Seitenwand des Gate-Stapels und ein nachfolgendes thermisches Ausbilden einer Oberflä chen-Isolationsschicht, erhält man einen selbstjustierenden Prozeß, bei dem auf besonders einfache und kostengünstige Weise eine starke Seitenwandoxidation sowie eine schwache Oxidation der Halbleitersubstratoberfläche erfolgt.Especially by implanting insulation layers Growth inhibitors in the surface of the semiconductor substrate with the exception of at least one side wall of the gate stack and subsequent thermal forming of a surface chen insulation layer, you get a self-adjusting Process in which particularly simple and inexpensive Strong sidewall oxidation as well as weak Oxidation of the semiconductor substrate surface takes place.
Vorzugsweise wird als Isolationsschicht-Wachstumshemmer N, N2 oder ein Nitrid in die Oberfläche des Halbleitersubstrats bzw. des Gate-Stapels eingebaut. Da derartige Implantations stoffe bereits in Standardprozessen implementiert sind, kann das Herstellungsverfahren ohne zusätzlichen Mehraufwand rea lisiert werden.N, N 2 or a nitride is preferably incorporated as an insulation layer growth inhibitor into the surface of the semiconductor substrate or of the gate stack. Since such implant materials are already implemented in standard processes, the manufacturing process can be implemented without additional effort.
Das Implantieren der Isolationsschicht-Wachstumshemmer wird vorzugsweise senkrecht zur Oberfläche des Halbleitersubstrats durchgeführt, wodurch man eine gleichmäßig dicke Isolations schicht an den Seitenwänden des Gate-Stapels erhält. Auf die se Weise werden sowohl source- als auch drainseitig sogenann te Vogelschnäbel bzw. birds peaks ausgebildet, wodurch sich die elektrischen Feldstärken wesentlich verringern bzw. ver einheitlichen lassen.The implantation of the insulation layer growth inhibitor preferably perpendicular to the surface of the semiconductor substrate performed, resulting in an evenly thick insulation layer on the side walls of the gate stack. On the In this way, both the source and the drain side are so-called te bird beaks or birds peaks are formed, whereby significantly reduce or ver the electrical field strengths let uniform.
Das Implantieren der Isolationsschicht-Wachstumshemmer kann jedoch auch schräg zur Oberfläche des Halbleitersubstrats er folgen, wodurch lediglich eine Seitenwand des Gate-Stapels einer starken Seitenwandoxidation ausgesetzt ist und die wei tere Seitenwand eine relativ geringe Oxidation erfährt. Auf diese Weise kann selektiv ein lediglich auf Source- oder Drainseite auftretender Leckstrom gezielt verringert werden.The implantation of the insulation layer growth inhibitor can but also at an angle to the surface of the semiconductor substrate follow, leaving only one side wall of the gate stack is exposed to strong sidewall oxidation and the white tere side wall experiences a relatively low oxidation. On this way can be selectively one only on source or Leakage current occurring on the drain side can be specifically reduced.
Ferner kann eine schwach dotierte Source- und Drainimplanta tion vor oder nach der Implantation der Isolationsschicht- Wachstumshemmer durchgeführt werden, wodurch sich eine opti male Anpassung an einen jeweiligen Prozeß ergibt. In gleicher Weise kann eine Gate-Isolationsschicht nur zum Teil entfernt werden und als Rest-Isolationsschicht auf der Halbleitersub stratoberfläche verbleiben, wodurch sich wiederum eine opti male Anpassung an bereits existierende Herstellungsprozesse ergibt und insbesondere die Realisierung eines sogenannten eingebetteten bzw. embedded Prozesses ermöglicht wird. Furthermore, a weakly doped source and drain implant tion before or after implantation of the insulation layer Growth inhibitors are carried out, which results in an opti male adaptation to a particular process. In the same A gate insulation layer can only be partially removed and as a residual insulation layer on the semiconductor sub strat surface remain, which in turn creates an opti Male adaptation to existing manufacturing processes results and in particular the realization of a so-called embedded or embedded processes is enabled.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.In the further subclaims there are further advantageous ones Characterized embodiments of the invention.
Die Erfindung wird nachstehend anhand von Ausführungsbeispie len unter Bezugnahme auf die Zeichnung näher beschrieben.The invention is described below with reference to exemplary embodiments len described with reference to the drawing.
Es zeigen:Show it:
Fig. 1 eine vereinfachte Schnittansicht eines Feldeffekttransistors gemäß dem Stand der Technik; Figure 1 is a simplified sectional view of a field effect transistor according to the prior art.
Fig. 2 eine vereinfachte Schnittansicht eines Feldeffekttransistors mit Seitenwandoxi dation gemäß dem Stand der Technik; Figure 2 is a simplified sectional view of a field effect transistor with Sidewalloxi dation according to the prior art.
Fig. 3A bis 3G vereinfachte Schnittansichten zur Veran schaulichung der einzelnen Verfahrens schritte zur Herstellung des erfindungs gemäßen Feldeffekttransistors mit Seiten wandoxidation gemäß einem ersten Ausfüh rungsbeispiel; und Figs. 3A to 3G simplified sectional views for Veran schaulichung of the individual process steps for producing the fiction, modern field effect transistor side wall oxidation according to a first exporting approximately, for example; and
Fig. 4A und 4B vereinfachte Schnittansichten zur Veran schaulichung von wesentlichen Verfahrens schritten zur Herstellung des erfindungs gemäßen Feldeffekttransistors mit Seiten wandoxidation gemäß einem zweiten Ausfüh rungsbeispiel. FIGS. 4A and 4B simplified sectional views for Veran schaulichung of essential process steps for fabricating the fiction, modern field effect transistor side wall oxidation according to a second exporting approximately, for example.
Fig. 3A bis 3G zeigen vereinfachte Schnittansichten zur Veranschaulichung von jeweiligen Herstellungsschritten des erfindungsgemäßen Feldeffekttransistors mit Seitenwandoxidation gemäß einem ersten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder ähnliche Elemente bzw. Schichten wie in den Fig. 1 und 2 darstellen und auf eine detail lierte Beschreibung nachfolgend verzichtet wird. FIGS. 3A to 3G show simplified sectional views illustrating respective manufacturing steps of the field effect transistor according to the invention with side wall oxidation according to a first embodiment, wherein like reference characters designate like or similar elements or layers as shown in Figs. 1 and 2 represent and dispensed with below a detail profiled Description becomes.
Gemäß Fig. 3A wird zunächst ein Halbleitersubstrat 1 vorbe reitet, das vorzugsweise aus Silizium, SiGe, SiC oder SOI be stehen kann.Referring to FIG. 3A, a semiconductor substrate is first readied rides 1, preferably SiGe, SiC or SOI may be are made of silicon.
Gemäß Fig. 3B wird in einem nachfolgenden Verfahrensschritt eine Gate-Isolationsschicht 2 ganzflächig auf dem Halbleiter substrat α ausgebildet, wobei vorzugsweise eine thermische Oxidation des Halbleitersubstrats 1 oder ein chemisches Ab scheideverfahren (CVD) verwendet wird. Vorzugsweise besteht die Gate-Isolationsschicht 2 aus einer SiO2-Schicht, die ins besondere bei der Realisierung von FLASH-Speichern auch als Tunneloxidschicht verwendet werden kann.Referring to FIG 3B is formed in a subsequent process step, a gate insulation layer 2 over the entire area on the semiconductor substrate α., Preferably distinguishes method, a thermal oxidation of the semiconductor substrate 1 or a chemical Ab (CVD) is used. The gate insulation layer 2 preferably consists of an SiO 2 layer, which can also be used as a tunnel oxide layer, in particular when realizing FLASH memories.
Gemäß Fig. 3C wird in einem nachfolgenden Verfahrensschritt eine elektrisch leitende Gateschicht 3 ganzflächig auf der Gate-Isolationsschicht 2 ausgebildet und mit einer Masken schicht 4 bedeckt. Die Maskenschicht 4 besteht vorzugsweise aus einer Hartmaske wie z. B. SiO2, kann jedoch auch als Lack maske oder sonstige Maskierungsschicht realisiert werden. Nach Strukturierung der Maskenschicht 4 wird nunmehr unter Verwendung der verbleibenden Maskenschicht 4 sowohl die Gate schicht 3 als auch die Gate-Isolationsschicht 2 derart struk turiert, daß sich ein Gate-Stapel GS ergibt. Das Strukturie ren der Gateschicht 3 und der Gate-Isolationsschicht 2 wird vorzugsweise durch ein anisotropes Ätzverfahren realisiert, wobei auch alle weiteren herkömmlichen Verfahren zur Struktu rierung von Gate-Stapeln verwendet werden können. Für die elektrisch leitende Gateschicht 3 wird beispielsweise hochdotiertes Polysilizium verwendet. Vorzugsweise werden sogenann te "Dual-Workfunktiongates" verwendet, wobei zunächst undo tiertes Polysilizium als Gateschicht 3 ausgebildet wird, wel ches zu einem späteren Zeitpunkt gemeinsam mit einer Source- /Drainimplantation dotiert wird. Ferner kann bei der Struktu rierung gemäß Fig. 3C zum Ausbilden des Gate-Stapels GS die Gate-Isolationsschicht 2 vollständig oder aber nur teilweise entfernt werden, wobei eine (nicht dargestellte) Rest- Isolationsschicht weiterhin die Oberfläche des Halbleitersub strats 1 bedeckt.According to FIG. 3C, an electrically conductive gate layer 3 is formed over the entire area on the gate insulation layer 2 in a subsequent method step and is covered with a mask layer 4 . The mask layer 4 preferably consists of a hard mask such as. B. SiO 2 , but can also be realized as a paint mask or other masking layer. After patterning of the mask layer 4 of the remaining mask layer 4, both the gate is now using such layer tured constructive that a gate stack GS gives 3 and the gate insulating layer. 2 The structuring of the gate layer 3 and the gate insulation layer 2 is preferably realized by an anisotropic etching process, it also being possible to use all other conventional processes for structuring gate stacks. For example, highly doped polysilicon is used for the electrically conductive gate layer 3 . So-called "dual work function gates" are preferably used, with undoped polysilicon first being formed as gate layer 3 , which is doped together with a source / drain implantation at a later point in time. Further, 3C, wherein struc can turing of Fig. For forming the gate stack GS, the gate insulation layer 2 completely, or only partially removed with a (not shown) remaining isolation layer further covering the surface of Halbleitersub strats. 1
Gemäß Fig. 3D erfolgt nunmehr eine vertikale Implantation IN von Isolationsschicht-Wachstumshemmern x in die Oberfläche des Halbleitersubstrats 1 als auch in die Oberfläche des Ga te-Stapels GS, bzw. der Maskenschicht 4. Die Isolations schicht-Wachstumshemmer x haben hierbei die Aufgabe ein Wachstum einer thermisch ausgebildeten elektrischen Isolationsschicht 5 zu behindern, wodurch sich ein selbstjus tierender Prozeß für unterschiedliche Oxiddicken an der Ober fläche des Halbleitersubstrats 1 und an den Seitenwänden des Gate-Stapels GS realisieren läßt.Referring to FIG. 3D is a vertical implantation I N isolation layer growth inhibitors will now be given x in the surface of the semiconductor substrate 1 as well as in the surface of the Ga-th stack GS, and the mask layer 4. The insulation layer growth inhibitor x have the task of hindering the growth of a thermally formed electrical insulation layer 5 , whereby a self-adjusting process for different oxide thicknesses on the upper surface of the semiconductor substrate 1 and on the side walls of the gate stack GS can be realized.
Vorzugsweise werden bei der Implantation IN zum Implantieren von Isolationsschicht-Wachstumshemmern x N, N2 oder Nitride in die Oberfläche des Halbleitersubstrats bzw. des Gate-Stapels GS eingebracht. Es können jedoch alle weiteren Isolationsschicht-Wachstumshemmer verwendet werden, die bei einer nachfolgenden thermischen Oxidation bzw. bei einem nachfolgenden Ausbilden einer Isolationsschicht ein Wachstum der Isolationsschicht bzw. Oxidschicht beeinflussen können. Da jedoch die Implantation insbesondere von Stickstoff mit seiner wachstumshemmenden Wirkung auf Oxidschichten bereits bekannt ist und in Standardprozessen bereits zur Verfügung steht, wird vorzugsweise dieser Implantationsstoff verwendet, wodurch sich die Herstellung weiter vereinfacht.During the implantation, I N for implanting insulation layer growth inhibitors x N, N 2 or nitrides are preferably introduced into the surface of the semiconductor substrate or the gate stack GS. However, all further insulation layer growth inhibitors can be used which can influence the growth of the insulation layer or oxide layer in the case of subsequent thermal oxidation or in the subsequent formation of an insulation layer. However, since the implantation of nitrogen in particular with its growth-inhibiting effect on oxide layers is already known and is already available in standard processes, this implant material is preferably used, which further simplifies production.
Gemäß Fig. 3E wird nunmehr in einer weiteren Implantations schicht wiederum selbstjustierend unter Verwendung des Gate- Stapels GS eine Implantation ILDD zum Ausbilden von schwach dotierten Source- und Draingebieten S und D durchgeführt, die unmittelbar angrenzend an die Gate-Isolationsschicht 2 im Halbleitersubstrat 1 ausgebildet werden. Gemäß Fig. 3E wird die Implantation ILDD zum Ausbilden von schwach dotierten Source- und Draingebieten S und D im Halbleitersubstrat 1 nach der Implantation IN zum Implantieren der Isolations schicht-Wachstumshemmer x durchgeführt. Sie kann jedoch in gleicher Weise auch vor der Implantation IN zum Implantieren der Isolationsschicht-Wachstumshemmer x durchgeführt werden, wodurch sich eine optimale Anpassung an einen zur Verfügung stehenden Herstellungsprozeß ergibt. Insbesondere zur Reali sierung von eingebetteten Speicherstrukturen in andere Logik schaltungen (embedded process) wird auf diese Weise eine gleichzeitige Herstellung von unterschiedlichen Schaltungsmo dulen in einem gemeinsamen Halbleitersubstrat 1 und mit einem gleichen Herstellungsverfahren ermöglicht.According to FIG. 3E, an implantation I LDD to form weakly doped source and drain regions S and D is now carried out again in a self-adjusting manner using the gate stack GS, which immediately adjacent to the gate insulation layer 2 in the semiconductor substrate 1 be formed. Referring to FIG. 3E, the implant I LDD to form lightly doped source and drain regions S and D in the semiconductor substrate 1 after the implantation I N for implanting the insulation layer-growth inhibitors x is performed. However, it can also be carried out in the same way before the implantation I N for implanting the insulation layer growth inhibitor x, which results in an optimal adaptation to an available manufacturing process. In particular for realizing embedded memory structures in other logic circuits (embedded process), this enables simultaneous production of different circuit modules in a common semiconductor substrate 1 and with the same production method.
Gemäß Fig. 3F folgt in einem anschließenden thermischen Oxi dationsschritt nunmehr die eigentliche Seitenwandoxidation, wobei eine Schichtdicke einer thermisch ausgebildeten elektrische Isolationsschicht 5 abhängig ist von den in Fig. 3D eingebrachten Isolationsschicht-Wachstumshemmern x. Genauer gesagt bedeutet dies, daß eine Oberfläche des Halbleitersub strats 1 und der Maskenschicht 4 ein relativ geringes Oxid wachstum aufweist, da eine Vielzahl von Isolationsschicht- Wachstumshemmern x bzw. eine hohe Konzentration von Stick stoff als Oxidationshemmer eingebracht ist. Die Schichtdicke dv der elektrischen Isolationsschicht 5 in vertikaler Richtung kann daher auf sehr kleine Werte eingestellt werden. Demge genüber sind die implantationsfreien Seitenwände des Gate- Stapels GS einem starken Oxidwachstum ausgesetzt, weshalb sich eine außerordentlich starke Oxidation mit der gewünsch ten damit einhergehenden Ausbildung von Vogelschnäbeln bzw. birds peaks BP realisieren läßt. Die Schichtdicke dh der elektrischen Isolationsschicht 5 in horizontaler Richtung ist somit um ein Vielfaches größer als die vertikale Schichtdicke des.According to Fig. 3F follows in a subsequent thermal Oxi now dationsschritt the actual sidewall oxidation, a layer thickness of a thermally formed electrical insulating layer 5 is dependent 3D introduced insulation layer-growth inhibitors of the x in Fig.. Specifically, this means that a surface of the semiconductor substrate 1 and the mask layer 4 has a relatively low oxide growth, since a large number of insulation layer growth inhibitors x or a high concentration of nitrogen is introduced as an oxidation inhibitor. The layer thickness d v of the electrical insulation layer 5 in the vertical direction can therefore be set to very small values. In contrast, the implantation-free side walls of the gate stack GS are exposed to strong oxide growth, which is why an extraordinarily strong oxidation can be realized with the desired formation of bird beaks or birds peaks BP. The layer thickness d h of the electrical insulation layer 5 in the horizontal direction is thus many times greater than the vertical layer thickness of the.
Auf diese Weise werden die scharfen Kanten der Gateschicht 3 durch die starke Seitenwandoxidation bzw. durch das Ausbilden der birds peaks BP derart abgerundet, daß in einem (nicht dargestellten) Betriebsmodus die dabei auftretenden Feldstär ken wesentlich verringert und vereinheitlicht sind. Das Auf treten von Leckströmen im erfindungsgemäßen Feldeffekttran sistor ist dadurch wesentlich verringert, wobei sich insbe sondere die Ladungshalteeigenschaften in Speichermodulen stark verbessern. Darüber hinaus wird jedoch auch eine Zuver lässigkeit der Gate-Isolationsschicht 2 verbessert, was ins besondere bei der Herstellung von nicht flüchtigen Halblei terspeicherzellen mit sogenannten "Floating-gate"-Feldeffekt transistoren von Bedeutung ist.In this way, the sharp edges of the gate layer 3 are rounded off by the strong side wall oxidation or by the formation of the birds peaks BP in such a way that the field strengths occurring in this case (not shown) are substantially reduced and standardized. The occurrence of leakage currents in the field effect transistor according to the invention is thereby significantly reduced, with the charge holding properties in memory modules in particular being greatly improved. In addition, however, the reliability of the gate insulation layer 2 is also improved, which is particularly important in the production of non-volatile semiconductor memory cells with so-called “floating gate” field effect transistors.
Gemäß Fig. 3G wird in einem nachfolgenden Verfahrensschritt eine weitere Implantation IS/D zum Ausbilden von stark dotier ten Source- und Draingebieten S und D durchgeführt, wobei beispielsweise wiederum ein selbstjustierender Prozeß unter Verwendung des oxidierten Gate-Stapels GS durchgeführt wird. Alternativ hierzu kann jedoch auch wie üblicherweise eine Hilfsschicht bzw. ein Spacer an den Seitenwänden des Gate- Stapels GS ausgebildet werden, wodurch sich die stark dotierten Source- und Draingebiete S und D im Halbleitersubstrat 1 ergeben.According to FIG. 3G, a further implantation I S / D for forming heavily doped source and drain regions S and D is carried out in a subsequent method step, wherein, for example, a self-adjusting process is again carried out using the oxidized gate stack GS. As an alternative to this, however, an auxiliary layer or a spacer can also be formed on the side walls of the gate stack GS, as is customary, as a result of which the heavily doped source and drain regions S and D in the semiconductor substrate 1 result.
Wesentlich für die vorliegende Erfindung ist jedoch nunmehr die selektiv einstellbare Größe eines dafür notwendigen Streuoxids SO, das im wesentlichen durch die vertikale Dicke dv der elektrischen Isolationsschicht 5 bestimmt wird. Insbe sondere in modernen MOS-Transistorschaltungen mit sehr gerin gen Strukturgrößen sind derartige dünne und einstellbare Streuoxide auch nach einer Gate-Stapel-Ausbildung von großer Bedeutung.What is essential for the present invention, however, is the selectively adjustable size of a scattering oxide SO required for this purpose, which is essentially determined by the vertical thickness d v of the electrical insulation layer 5 . In particular in modern MOS transistor circuits with very small structure sizes, such thin and adjustable stray oxides are of great importance even after formation of a gate stack.
Vorzugsweise wird das thermische Ausbilden der elektrischen Isolationsschicht 5 mit einem herkömmlichen thermischen Oxi dationsverfahren durchgeführt, wobei vorzugsweise ein Polysi lizium der Gateschicht 3 in SiO2 der Oberflächen- Isolationsschicht 5 umgewandelt wird. Demzufolge bestehen im bevorzugten Ausführungsbeispiel gemäß Fig. 3 die Gate- Isolationsschicht 2, die Maskenschicht 4 und die Oberflächen- Isolationsschicht 5 aus SiO2.The thermal formation of the electrical insulation layer 5 is preferably carried out using a conventional thermal oxidation method, wherein preferably a polysilicon of the gate layer 3 is converted into SiO 2 of the surface insulation layer 5 . Accordingly, in the preferred exemplary embodiment according to FIG. 3, the gate insulation layer 2 , the mask layer 4 and the surface insulation layer 5 consist of SiO 2 .
Fig. 4A und 4B zeigen vereinfachte Schnittansichten zur Veranschaulichung von wesentlichen Herstellungsschritten des Feldeffekttransistors gemäß einem zweiten erfindungsgemäßen Ausführungsbeispiel, wobei wiederum gleich Bezugszeichen gleiche oder ähnliche Elemente bzw. Schichten wie in Fig. 3A bis 3G darstellen und auf eine wiederholte Beschreibung nach folgend verzichtet wird. FIGS. 4A and 4B show simplified sectional views for illustrating the essential manufacturing steps of the field effect transistor according to a second embodiment of the invention, again like reference characters designate like or similar elements or layers as in Fig. 3A represent up 3G and will not be repeated description to follow.
Gemäß Fig. 4A und 4B sind lediglich die für die Erfindung wesentlichen Verfahrensschritte der Implantation von Isolati onsschicht-Wachstumshemmern x und dem thermischen Ausbilden der elektrischen Isolationsschicht 5 dargestellt, wie sie den Fig. 3D und 3F entsprechen, wobei jedoch weitere Verfah rensschritte wie in Fig. 3A bis 3C, 3E und 3D analog anzu wenden sind.According to Fig. 4A and 4B, only the essential for the invention process steps of the implantation of isolati x onsschicht growth inhibitors and presented to the thermal forming the electrical insulation layer 5, as they correspond to Figs. 3D and 3F, but more procedural rensschritte as shown in Figure are to apply. 3A-3C, 3E and 3D analog.
Gemäß Fig. 4A erfolgt im Gegensatz zum gleichartigen Ver fahrensschritt gemäß Fig. 3D im vorliegenden zweiten Ausfüh rungsbeispiel eine schräge Implantation INS von Isolations schicht-Wachstumshemmern x auf die Oberfläche des Halbleiter substrats 1 bzw. den Gate-Stapel GS. Eine derartige schräge Implantation INS kann beispielsweise dann vorteilhaft sein, wenn lediglich drain- oder sourceseitig ein Leckstrom auf grund von erhöhten Feldstärken bzw. eine Beschädigung der Ga te-Isolationsschicht 2 zu erwarten ist. Ferner ist in Fig. 4A eine Strukturierung des Gate-Stapels GS derart erfolgt, daß die Gate-Isolationsschicht 2 nicht vollständig entfernt wird und eine Rest-Isolationsschicht RI auf dem Halbleiter substrat 1 verbleibt. Eine derartige Rest-Isolationsschicht RI kann beispielsweise für eine (nicht dargestellte) Implan tation von schwachen Source- und Draingebieten als Streuoxid nützlich sein. Es sei jedoch an dieser Stelle ausdrücklich darauf hingewiesen, daß die Verwendung dieser Rest-Isolati onsschicht RI auch im ersten Ausführungsbeispiel gemäß Fig. 3A bis 3G erfolgen kann.According to Fig. 4A is carried out in contrast to the similar Ver method step according to Fig. 3D, in the present second example exporting approximately an oblique implantation I NS of insulation layer growth inhibitors x on the surface of the semiconductor substrate 1 and the gate stack GS. Such an oblique implantation I NS can be advantageous, for example, if only a leakage current due to increased field strengths or damage to the gate insulation layer 2 is to be expected on the drain or source side. Further, 4A in FIG. Carried out a patterning of the gate stack GS such that the gate insulating film 2 is not completely removed and a residual insulating film on the semiconductor substrate 1 RI remains. Such a residual insulation layer RI can, for example, be useful as a scattering oxide for an implantation (not shown) of weak source and drain regions. However, it should be expressly pointed out at this point that the use of this residual insulation layer RI can also take place in the first exemplary embodiment according to FIGS . 3A to 3G.
Gemäß Fig. 4A wird durch die schräge Implantation INS von Isolationsschicht-Wachstumshemmern x, die vorzugsweise N, N2 oder Nitride aufweisen, sowohl die Oberfläche des Halb leitersubstrats 1 und der Maskenschicht 4 als auch eine der Implantation zugewandte Seitenwand des Gate-Stapels GS mit Oxidationshemmern beschossen. Somit ergibt sich im wesentli chen nur eine von Oxidationshemmern freie Seitenwand sowie ein kleiner Abschnitt der Oberfläche des Halbleitersubstrats 1, die im Schatten der schrägen Implantation INS zum Implan tieren der Isolationsschicht-Wachstumshemmer x liegen.According to FIG. 4A, the oblique implantation I NS of insulation layer growth inhibitors x, which preferably have N, N 2 or nitrides, both the surface of the semiconductor substrate 1 and the mask layer 4 and also a side wall of the gate stack GS facing the implantation bombarded with antioxidants. This results in essentially only one side wall free of oxidation inhibitors and a small section of the surface of the semiconductor substrate 1 , which lie in the shadow of the oblique implantation I NS for implantation of the insulation layer growth inhibitor x.
Gemäß Fig. 4B, die im wesentlichen einem Verfahrensschritt gemäß Fig. 3F entspricht, wird in einem nachfolgenden Her stellungsschritt vorzugsweise mittels eines thermischen Ver fahrens die elektrische Isolationsschicht 5 an der Oberfläche des Halbleitersubstrats 1 bzw. der Rest-Isolationsschicht RI und dem Gate-Stapel GS ausgebildet. Die elektrische Isolationsschicht 5 besitzt hierbei wiederum eine Dicke ent sprechend den bei der Implantation gemäß Fig. 4A eingebrach ten Oxidations- bzw. Wachstumshemmern x, wobei lediglich auf der von der Implantation INS abgewandten Seite eine dicke elektrische Isolationsschicht 5 ausgebildet wird und ansonsten (aufgrund der eingebauten Isolationsschicht-Wachstumshemmer x) eine dünne SiO2-Schicht ausgebildet wird. Die Oberflächen- Isolationsschicht 5 wirkt hierbei gemeinsam mit der Rest- Isolationsschicht RI wiederum als Streuschicht SO, die in ei nem nachfolgenden Implantationsprozeß zum Ausbilden der stark dotierten Source- und Draingebiete S und D verwendet werden kann.Referring to FIG. 4B, which substantially corresponds to a method step according to Figure 3F corresponds., In a subsequent Her provision step, preferably by means of a thermal Ver procedure, the electric insulation layer 5 on the surface of the semiconductor substrate 1 and the residual insulation layer RI, and the gate stack GS trained. The electrical insulation layer 5 in turn has a thickness corresponding to the oxidation or growth inhibitors x introduced during the implantation according to FIG. 4A, a thick electrical insulation layer 5 being formed only on the side facing away from the implantation I NS and otherwise (due to the built-in insulation layer growth inhibitor x) a thin SiO 2 layer is formed. The surface insulation layer 5 acts here together with the residual insulation layer RI as a scattering layer SO, which can be used in a subsequent implantation process to form the heavily doped source and drain regions S and D.
Ferner ergeben sich gemäß Fig. 4B unterschiedliche Vogel schnabel bzw. birds peaks BP und BP' an den Kanten bzw. Ecken der Gateschicht 3, weshalb beispielsweise gezielt ein gatein duzierter Drain-Leckstrom (GIDL, gate induced drain leakage) verhindert bzw. verringert werden kann. Auf diese Weise las sen sich die Kurzkanaleigenschaften eines Feldeffekttransis tors weiter an die jeweiligen Anforderungen einer dazugehöri gen Schaltung anpassen bzw. optimieren, wodurch sich insbe sondere in eingebetteten (embedded) Prozessen zur Ausbildung von dynamischen oder nichtflüchtigen Halbleiterspeicherzellen optimale Ladungshalteeigenschaften realisieren lassen. Ferner lassen sich dadurch die vertikalen Schichtdicken von Streu- Isolationsschichten SO exakt einstellen.Further, 4B result shown in FIG. Of birds beak or birds peaks BP and BP 'at the edges or corners of the gate layer 3, which is why, for example, selectively prevents gatein duzierter drain leakage current (GIDL, gate induced drain leakage, respectively) can. In this way, the short-channel properties of a field effect transistor can be further adapted or optimized to the respective requirements of an associated circuit, as a result of which, in particular, embedded charge processes for the formation of dynamic or non-volatile semiconductor memory cells can achieve optimum charge holding properties. Furthermore, the vertical layer thicknesses of scatter insulation layers SO can thereby be set exactly.
Die Erfindung wurde vorstehend mit einer Polysilizium-Gate schicht beschrieben. Sie ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle weiteren elektrisch leitenden Gate schichten, die mittels einer thermischen Oxidation das Aus bilden von sogenannten birds peaks ermöglicht. Ferner wurde die Erfindung anhand einer einfachen Feldeffekttransistor struktur beschrieben. Sie ist jedoch nicht darauf beschränkt und umfaßt vielmehr auch sogenannte nichtflüchtige Feldef fekttransistorstrukturen mit einem zusätzlichen schwebenden bzw. floating Gate.The invention has been described above with a polysilicon gate layer described. However, it is not limited to this and rather includes all other electrically conductive gates layers that by thermal oxidation the end enables formation of so-called birds peaks. Further was the invention using a simple field effect transistor structure described. However, it is not limited to this and rather also includes so-called non-volatile fields effect transistor structures with an additional floating or floating gate.
Claims (11)
- a) Ausbilden einer Gate-Isolationsschicht (2) auf einem Halbleitersubstrat (1);
- b) Ausbilden einer Gateschicht (3) auf der Gate-Isolations schicht (2);
- c) Strukturieren der Gateschicht (3) und der Gate-Isola tionsschicht (2) zum Ausbilden eines Gate-Stapels (GS);
- d) Implantieren von Isolationsschicht-Wachstumshemmern (x) in die gesamte Oberfläche mit Ausnahme von zumindest einer Seitenwand des Gate-Stapels (GS);
- e) thermisches Ausbilden einer elektrischen Isolations schicht (5) an der Oberfläche des Halbleitersubstrats (1) und des Gate-Stapels (GS); und
- f) Ausbilden von Source- und Draingebieten (S, D) im Halb leitersubstrat (1).
- a) forming a gate insulation layer ( 2 ) on a semiconductor substrate ( 1 );
- b) forming a gate layer ( 3 ) on the gate insulation layer ( 2 );
- c) structuring the gate layer ( 3 ) and the gate insulation layer ( 2 ) to form a gate stack (GS);
- d) implanting insulation layer growth inhibitors (x) into the entire surface with the exception of at least one side wall of the gate stack (GS);
- e) thermally forming an electrical insulation layer ( 5 ) on the surface of the semiconductor substrate ( 1 ) and the gate stack (GS); and
- f) Formation of source and drain regions (S, D) in the semiconductor substrate ( 1 ).
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