DD291208A5

DD291208A5 - MASTER-SLAVE D-FLOP

Info

Publication number: DD291208A5
Application number: DD33648389A
Authority: DD
Inventors: Gerd Heinz
Original assignee: Adw Zi F. Kybernetik U. Informationsprozesse,De
Priority date: 1989-12-27
Filing date: 1989-12-27
Publication date: 1991-06-20

Abstract

Die Erfindung betrifft ein Master-Slave-D-Flipflop. Der Erfindung liegt die Aufgabe zugrunde, ein Master-Slave-D-Flipflop anzugeben, das ohne Taktinverter auskommt und dessen Schaltungsaufwand minimal ist. Erfindungsgemaesz wird diese Aufgabe dadurch geloest, dasz die zwei Transfergates von Master M und Slave S durch je einen Einzeltransistor 1, 4 verschiedenen Leitfaehigkeitstyps n, p gebildet werden (Fig. 1) und dasz die Verriegelung des Masterlatches und des Slavelatches durch Inverter vom Komplementaer- oder EE-Typ so erfolgt, dasz fixierte B/L-Verhaeltnisse zwischen den Transistoren der rueckfuehrenden Inverter und der Transfergates gewaehlt werden (Fig. 1), mit denen die elektrischen Umschaltpunkte an den Summationsknoten (x, y) symmetriert werden. Fig. 1{Flipflop; VLSI; CMOS; Master; Slave; DFF; Latch}The invention relates to a master-slave D flip-flop. The invention has for its object to provide a master-slave D flip-flop, which does not require clock inverter and the circuit complexity is minimal. According to the invention, this object is achieved in that the two transfer gates of master M and slave S are each formed by a single transistor 1, 4 of different conductivity type n, p (FIG. 1) and the locking of the master latch and the slave latch by inverters from the complement generator. or EE type such that fixed B / L ratios are selected between the transistors of the returning inverters and the transfer gates (Fig. 1), with which the electrical switching points at the summing nodes (x, y) are balanced. Fig. 1 {flip flop; VLSI; CMOS; Master; slave; DFF; latch}

Description

Hierzu 1 Seite ZeichnungenFor this 1 page drawings

Anwendungsgebiet der ErfindungField of application of the invention

Die Erfindung betrifft ein Master-Slave-D-Flipflop zur allgemeinen Anwendung in CMOS-Schaltkreisen.The invention relates to a master-slave D flip-flop for general use in CMOS circuits.

Charakteristik des bekannten Standes der TechnikCharacteristic of the known state of the art

Es sind verschiedene Flipflop-Schaltungen bekannt, vgl, G 01 R21/28 DE-OS 3725823, Fig. 12 sowie DE-OS 3817143, Fig.6. Dio Master-Slave-D-Flipfiop-Ausführungen sind durch einen relativ hohen Schaltungsaufwand gekennzeichnet.There are various flip-flop circuits known, see, G 01 R21 / 28 DE-OS 3725823, Fig. 12 and DE-OS 3817143, Fig.6. Dio Master-Slave-D-Flipfiop designs are characterized by a relatively high circuit complexity.

Ziel der ErfindungObject of the invention

Ziel der Erfindung ist es, ein statisches, universelles Master-Slave-D-Flipflop anzugeben, dessen Chipflächeribedarf minimal ist, und das dennoch elektrisch zuverlässig funktioniert.The aim of the invention is to provide a static, universal master-slave D flip-flop whose Chipflächeribedarf is minimal, and yet works electrically reliable.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, ein Master-Slave-D-Flipflop anzugeben, das ohne Taktinverter auskommt und dessen Schaltungsaufwand minimal ist. erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß zwei Transfergates von Master und Slave durch je einen Einzeltransistor verschiedenen Leitfähigkeitstyps gebildet werden und daß die Rückkoppelzweige von Master und Slave in bekannter Weise aus Invertern bestehen. Die Breiten- zu Längenverhältnisse B/L der Transistoren der Inverter zu denen der Transfergate-Transistoren sind so an den jeweils zugeordneten Leitfähigkeitstyp des jeweiligen Transfergate-Transistors angepaßt, daß sich für die inneren Summationsknoten des Master- und des Slave-Latches des Flipflops elektrisch gewünschte Umschaltschwellen ergeben, die eine maximale elektrische Funktionssicherheit gewähren. Die rückführenden Inverter können als komplementär- oder EE-Inverter ausgeführt sein. Ein Rücksetzeingang kann mit zugehörigem Rückstelltransistor sowie NOR-Gatter gebildet werden, wobei ein Eingang des NOR-Gatters am Summationsknoten des Slave,The invention has for its object to provide a master-slave D flip-flop, which does not require clock inverter and the circuit complexity is minimal. According to the invention, this object is achieved in that two transfer gates of master and slave are each formed by a single transistor of different conductivity type and that the feedback branches of master and slave consist of inverters in a known manner. The width to length ratios B / L of the transistors of the inverter to those of the transfer gate transistors are adapted to the respective associated conductivity type of the respective transfer gate transistor, that electrically desired for the inner summation of the master and slave latches of the flip-flop Switching thresholds provide that provide maximum electrical reliability. The returning inverters can be designed as complementary or EE inverters. A reset input can be formed with associated reset transistor and NOR gate, wherein an input of the NOR gate at the summing node of the slave,

der andere Eingang über den Gateanschluß des Rückstelltransistors an den Rücksetzeingang führt, und der Ausgang des NOR-Gatters der Ausgang des Slave ist. Der Rücksotzeingang kann auch als invertierender Setzeingang wirken, wenn der Rückstelltransistor statt vom η-Typ vom p-Typ ist und statt nach Masse nach Betriebsspannung führt und statt des NOR-Gatters ein NAND-Gatter benutzt wird. Durch Anwendung eines kombinierten NAND-NOR-Gatters anstelle des Zweieingangs-Gatters im Slave und zweier Rückstelltransistoren entgegengesetzter Leitfähigkeit n, p, wobei der η-Typ gegen Masse und der p-Typ gegen Betriebsspannung führt, entsteht ein D-Flipflop, das über einen Rücksetzeingang und einen invertierenden Setzeinganp verfügt, wobei einer der Eingänge invertierend wirkt.the other input leads via the gate of the reset transistor to the reset input, and the output of the NOR gate is the output of the slave. The Rücksotzeingang can also act as an inverting set input, if the reset transistor instead of the η-type of the p-type and instead of ground after operating voltage and instead of the NOR gate, a NAND gate is used. By using a combined NAND-NOR gate instead of the two-input gate in the slave and two reset transistors of opposite conductivity n, p, where the η-type leads to ground and the p-type against operating voltage, a D-flipflop, which via a Reset input and an inverting Setzeinganp, wherein one of the inputs acts inverting.

Ausführungsbeispieleembodiments

Die Erfindung wird an vier Ausführungsbeispielen erläutert. Die Zeichnungen zeigen dabeiThe invention will be explained with reference to four exemplary embodiments. The drawings show

Fig. 1: Ein D-Master-Slave-Flipflop in der erfindungsgemäßen Grundschaltung.Fig. 1: A D-master-slave flip-flop in the basic circuit according to the invention.

Fig.2: Ein D-Mastor-Slave-Flipflop mit Rücksetzeingang als Erweiterung zu Fig. 1.2 shows a D-mastor slave flip-flop with reset input as an extension to FIG. 1.

Fig. 3: Eine Ausführung eines rückführenden Inverters (3, β) aus Fig. 1 und 2 in Komplementärtechnik.Fig. 3: An embodiment of a returning inverter (3, β) of Fig. 1 and 2 in complementary technique.

Fig. 4: Eine Ausführung eines Flipflops nach Fig. 1 mit Invertern vom EE-Typ.Fig. 4: An embodiment of a flip-flop according to Fig. 1 with inverters of the EE type.

Fig. 1 und Fig. 2 zeigen, daß es sich bei der Erfindung um ein nahezu standardgerechtes Flipflop handelt (vgl. G 01 R31/28, DE 3725823, Fig. 12). Ein erster Transfergate-Transistor 1 von η-Typ übernimmt die Information in den Master M, zu dem die Gatter 2 und 3 gehören. Ein zweiter Transfergate-Transistor 4 vom entgegengegesetzten Leitfähigkeitstyp (dargestellt p-Kanal) des ersteren gibt die Information in der jeweils anderen Taktphase an den Slave S weiter, zu dem die Gatter 5,6 bzw. 8 gehören. In Fig. 2 ist eins mögliche Ergänzungeines Rücksetieinganges R dargestellt, derüberden Rückstelltransistor 7 den Master M und über das NOR-Gatter 8 den Slave S rücksetzt.1 and 2 show that the invention is an almost standard-compliant flip-flop (see G 01 R31 / 28, DE 3725823, Fig. 12). A first transfer gate transistor 1 of η-type takes over the information in the master M, to which the gates 2 and 3 belong. A second transfer gate transistor 4 of the opposite conductivity type (shown p-channel) of the former passes the information in the other clock phase to the slave S, to which the gates 5,6 and 8 belong. In Fig. 2, a possible addition of a reset input R is shown which resets the master M via the reset transistor 7 and the slave S via the NOR gate 8.

Fig. 3 verdeutlicht die erfindungsgemäße Lösung dar Dimensionierung der Schaltung. Die Quotienten a/e und b/e der Breitenzu Längenverhältnisse a, b, e der auf die Summationsknoten χ und y wirkenden Transistoren 1,311,312 und 4. 611,612 sind für die Fälle n-Kanal-Transfergate 1 bzw. p-Kanal-Transfergate 4 und den gewählten Invertertyp (Fig.3: komplemtiitär; Fig.4: ΕΕ·η· und EE-p-Kanal) der Inverter 3 und 6 Konstanten.Fig. 3 illustrates the inventive solution sizing the circuit. The quotients a / e and b / e of the widths to the length ratios a, b, e of the transistors 1,311,312 and 4,611,612 acting on the summation nodes χ and y are n-channel transfer gate 1 and p-channel transfer gate 4 and 6, respectively the selected type of inverter (Fig. 3: complemtiitär; Fig.4: ΕΕ · η · and EE-p-channel) of the inverter 3 and 6 constants.

Fig.4 zeigt eine erfindungsgemäße Lösung, die durch Anwendung von Enhancement-Enhancement-(EE)lnvertern 3 und 6 eine gegenüber Kumplementärinvertern (nach Fig.3) erhöhte Ausbeute gestattet. Die Transistoren 311 und 612 wirken in Fig.4 als passive Lcet'jjemente. Diese Ausführung besitzt einen nicht vernachlässigbaren Ruhestrombedarf.FIG. 4 shows a solution according to the invention which, by using enhancement enhancement (EE) inverters 3 and 6, permits a yield which is higher than that of complementary inverters (according to FIG. 3). Transistors 311 and 612 act as passive Lcet'jjemente in Figure 4. This version has a non-negligible quiescent power requirement.

Claims

1. master-slave D flip-flop with static, inverting feedback in Materlatch and Slavelatnh, characterized in that the transfer gate transistors (1) and (4) of master (M) and slave (S) of different conductivity type (n, p) are.

2. A circuit arrangement according to claim 1, characterized in that in the master (M) lying summation node (x) a reset transistor (7) of the η-type, which is connected to ground, and that the output (Q) of the slave (S ) is connected to the output of a NOR gate (8), deäsen an input at the summing node (y) of the slave (S) is connected and whose other input via the gate terminal of the reset transistor (7) forms the reset input (R).

3. A circuit arrangement according to claim 1, characterized in that in the master (M) lying summation node (x) a reset transistor (7) of the p-type, which is connected to the operating voltage is connected and that the output (Q) of the slave (S ) is connected to the output of a NAND gate, whose one input at the summing node (y) of the slave (S) is connected and the other input via the gate of the reset transistor (7) einan inverting set input (/ S) forms.

4. The circuit arrangement according to claim 1, characterized in that .i are located in the master (M) summation node (x) two reset transistors, one of the η-type to ground and one of p-type against operating voltage, and that the output (Q) of the slave (S) is connected to the output of a combined NOR-NAND gate whose first input is connected to the summing node (y) of the slave (S), the second input via the reset input (R) and the third input forms the inverting set input via the gate terminal of the p-type reset transistor against the operating voltage.

5. A circuit arrangement according to claim 1, characterized in that the translators (113,123, 116,126) of the signal-carrying inverters (3,6) of each of the conductivity type (n, p) as the summation node (x, y) feeding transfer gate transistor (1,4 ) and that both inverters (3, 6) are of enhancement enhancement type (EE type).

6. Circuit arrangement according to claim 1, characterized in that the returning inverters (3,6) of the EE type each have the opposite conductivity type (n, p) of the summation node (x, y) connected transfer gate transistor (1,4).