Abschaltung eines bestimmten Speicherbereiches im Masterrechner zu erzeugen. Die Richtungssteuerung des Tores erfolgt mit dem Schreibsignal des Masterrechners. Erfolgt ein Zugriff auf einen Speicherbereich innerhalb der im programmierbaren Adressdecoder definierten Adresse, so wird der Speicher des Slaverechners selektiert. Der Verbindungsabbruch erfolgt in analoger Weise.Shutdown of a specific memory area in the master computer to generate. The direction control of the gate is done with the write signal of the master computer. If access is made to a memory area within the address defined in the programmable address decoder, then the memory of the slave computer is selected. The connection is terminated in an analogous way.
Ausführungsbeispielembodiment
Die Erfindung soll nachstehend anhand eines Ausführungsbeispiels näher erläutert werden. In der dazugehörigen Zeichnung zeigt die Fig. 1 ein Blockschaltbild zur Rechnerkopplung.The invention will be explained below with reference to an embodiment. In the accompanying drawing, Fig. 1 shows a block diagram for computer coupling.
Hardwaregrundlage für die Rechnerkopplung ist ein Masterrechner MR dessen Masterrechneradressbus MAB, Masterrechnersteuerbus MSB und Masterrechnerdatenbus MDB auf einem Sammelleitungsbus SLB zur Verfügung stehen. Den Slaverechner SR verkörpert eine Mikrorechnerminimalkonfiguration MMK, mit Slavemikroprozessor MPS. Slave-RAM und Slave-ROM ROMS, die mit Hilfe des Slaverechneradressbusses SAB, des Slaverechnerdatenhusses SDB und des Slaverechnersteuerbusses SSB verwaltet werden. Die Selektierung erfolgt über den Adressdecoder DEC 1. Voraussetzung zur Kopplung von Slaverechner SR und Masterrechner MR ist zunächst die Festlegung des Adressbereiches, unter dem der Masterrechner MR den Slave-RAM RAMS erreichen soll. Dazu werden im programmierbaren Adressdecoder DEC 2 die Wertigkeiten dor Adressleitungen A,<r-Ai6 definiert, die zu einer Auswahl des Slavespeichers führen sollen. Weiterhin müssen in der Anforderungserkennungslogik AEK zwei Peripherieadressen programmiert werden, die eine Verbindungsanforderung bzw. -abbruch auslösen sollen.The hardware basis for the computer coupling is a master computer MR whose master computer address bus MAB, master computer control bus MSB and master computer data bus MDB are available on a bus SLB. The Slaverechner SR embodies a microcomputer modal MMK, with slave microprocessor MPS. Slave RAM and Slave ROM ROMS, which are managed by means of the slave computer address bus SAB, the slave computer data header SDB and the slave computer control bus SSB. The selection takes place via the address decoder DEC 1. The prerequisite for coupling slave computer SR and master computer MR is first of all the definition of the address range under which the master computer MR should reach the slave RAM RAMS. For this purpose, the values dor address lines A, <r-Ai6 are defined in the programmable address decoder DEC 2, which should lead to a selection of the slave memory. Furthermore, in the request recognition logic AEK two peripheral addresses must be programmed to trigger a connection request or abort.
Zur Verbindungsanforderung wird die zu diesem Zweck bestimmte Verbindungsanforderungsadresse vom Masterrechner MR ausgesendet. In der Anforderungserkennungslogik AEK wird diese erkannt und ein Signal zur Busanforderung BUSRQ an den Slavemikroprozessor MPS abgeleitet. Wird das Busanforderungssignal BUSRQ aktiviert, schaltet sich der Slavemikroprozessor MPS vom Bussystem ab und bestätigt dies mit Aktivierung des Busbestätigungssignal BUSAK. Dieses Signal wird genutzt um den Torschalter S1 zur Zusammenschaltung der Bussysteme von Masterrechner MR und Slaverechner SR zu betätigen und um gleichzeitig über den open-collector Treiber TR ein Signal zur Abschaltung eines bestimmten Speicherbereiches im Masterrechner MR über das Speichersperrsignal MEMDI zu erzeugen. Die Richtungssteuerung der Daten im Tor T1 erfolgt mit dem Schreibsignal WR des Masterrechners MR, das auf das Richtungssteuerungssignal DIR des Tores T1 geführt ist. Über das TorT1 wird außerdem das Speicheranforderungssignal MREQ des Masterrechners MR dem programmierbaren Adressdecoder DEC 2 als Freigabesignal CS zugeführt. Erfolgt jetzt ein Zugriff auf einen Speicherbereich innerhalb der im Adressdecoder DEC 2 definierten Adressen, so wird der Speicher des Slaverechners SR durch Aktivierung des Auswahlsignals CCS selektiert. Die Richtungssteuerung des Slavespeichers wird vom Schreibsignal WR des Masterrechners MR, das über das Tor T1 dem Slavesteuerbus SSB zugeführt wird und mit dem äquivalenten Signal des Slaverechners SR wired-or verknüpft ist, übernommen.For the connection request, the connection request address determined for this purpose is transmitted by the master computer MR. In the request recognition logic AEK this is detected and derived a signal to the bus request BUSRQ to the slave microprocessor MPS. If the bus request signal BUSRQ is activated, the slave microprocessor MPS switches itself off from the bus system and confirms this with activation of the bus acknowledgment signal BUSAK. This signal is used to actuate the gate switch S1 for the interconnection of the bus systems of the master computer MR and slave computer SR and to simultaneously generate a signal for switching off a specific memory area in the master computer MR via the memory blocking signal MEMDI via the open-collector driver TR. The direction control of the data in the gate T1 is carried out with the write signal WR of the master computer MR, which is guided to the direction control signal DIR of the gate T1. The memory request signal MREQ of the master computer MR is also supplied via the gate T1 to the programmable address decoder DEC 2 as an enable signal CS. If access is now made to a memory area within the addresses defined in the address decoder DEC 2, then the memory of the slave computer SR is selected by activating the selection signal CCS. The direction control of the slave memory is the write signal WR of the master computer MR, which is fed via the port T1 to the slave control bus SSB and is associated with the equivalent signal of the slave computer SR wired-or, taken over.
Soll die bestehende Kopplung getrennt werden, wird vom Masterrechner MR die Verbindungsabbruchadresse gesendet. Bei Erkennung der Adresse in der Anforderungserkennungslogik AEK wird das Signal zur Busanforderung BUSRQ inaktiviert. Daraufhin inaktiviert der Slavemikroprozessor MPS das Busbestätigungssignal BUSAK. Damit wird das TorT1 geschlossen und die Abschaltung des Masterrechnerspeichers aufgehoben. Das Speicheranforderungssignal MREQ des Masterrechners MR kann nicht mehr als Freigabosignal 1 CS für des Adressdecoder 2 DEC2 fungieren, es wird durch ihn keine Selektierung des Slavespeichers mehr vorgenommen.If the existing coupling is to be disconnected, the master computer MR sends the connection termination address. Upon detection of the address in the request recognition logic AEK, the signal for bus request BUSRQ is inactivated. The slave microprocessor MPS then inactivates the bus acknowledgment signal BUSAK. This closes TorT1 and deactivates the shutdown of the master computer memory. The memory request signal MREQ the master computer MR can no longer act as a release signal 1 CS for the address decoder 2 DEC2, it is no longer made by him selection of the slave memory.
Soll der Masterrechner MR mit mehreren Slaverechnem SR gleichzeitig in Verbindung stehen, so müssen den Adressleitungen Αισ-Α|β in den entsprechenden programmierbaren Adressdecodern DEC2 unterschiedliche Wertigkeiten zugewiesen werden. Durch Aktivierung des des Peripheriesperrsignals lODI kann aufgrund der Verbindung mit dem Enablesignal CE der Anforderungserkennungslogik AEK die Erkennung der Verbindungsanforderung verhindert werden, was für die anderweitige Verwendung dieser speziellen Adresse notwendig ist.If the master computer MR is to be connected to a plurality of slave processors SR at the same time, the address lines Αισ-Αβ must be assigned different weights in the corresponding programmable address decoders DEC2. By activating the peripheral inhibit signal lODI, detection of the connection request can be prevented due to the connection with the enable signal CE of the request recognition logic AEK, which is necessary for the other use of this specific address.