DD252491A1

DD252491A1 - MASTER-SLAVE-FLIP-FLOP SWITCHING WITH MULTIPLE CIRCUITS AND ELECTRONICALLY PROGRAMMABLE OPERATING MODES

Info

Publication number: DD252491A1
Application number: DD29349186A
Authority: DD
Inventors: Michael Gieseler; Manfred Sorst
Original assignee: Mikroelektronik Zt Forsch Tech
Priority date: 1986-08-07
Filing date: 1986-08-07
Publication date: 1987-12-16

Abstract

Die Erfindung betrifft eine Master-Slave-Flip-Flop-Schaltung mit mehreren schaltungsmaessig und elektronisch programmierbaren Betriebsarten fuer Standardzellenschaltkreise, insbesondere Gate-Arrays. Ziel und Aufgabe ist es, eine Flip-Flop-Schaltung zu schaffen, deren Kern-Flip-Flop-Struktur auf einem D-Flip-Flop basiert und anwenderspezifisch als D- oder JK-Flip-Flop realisierbar ist. Erfindungsgemaess ist die Flip-Flop-Schaltung aus drei D-Flip-Flop-Grundelementen aufgebaut, wobei der Ausgang A des ersten D-Flip-Flops DFF1 direkt mit dem Eingang E des dritten D-Flip-Flops DFF1 und ueber ein Transfergate TG7 mit dem Eingang des zweiten QS1 ist ueber das Transfergate TG5 und die loesbare Programmierstelle D ueber das Transfergate TG6 mit dem Eingang des D-Flip-Flops DFF1 verbunden, wobei die Transfergates TG5; TG6 vom Modustakt MT bzw. vom negierten Modustakt MT gesteuert werden. Mit der loesbaren Programmierstelle sind eingangsseitig ueber die Transfergates TG3; TG4 zwei Ansteuerlogikbausteine SL1; SL2 verbunden, wobei diese eingangsseitig anwendervariabel mit einem Eingangsinverter EI verschalten sind. Ein Taktinverter erzeugt den Takt T bzw. den negierten Takt T zur Steuerung der Eingangs- und Koppeltransfergates TG1, TG2 der D-Flip-Flops DFF1; DFF2; DFF3. Fig. 1The invention relates to a master-slave flip-flop circuit having a plurality of circuit-controlled and electronically programmable operating modes for standard cell circuits, in particular gate arrays. The aim and object is to provide a flip-flop circuit whose core flip-flop structure is based on a D flip-flop and user-specific as D or JK flip-flop is feasible. According to the invention, the flip-flop circuit is constructed from three D-type flip-flop bases, the output A of the first D-type flip-flop DFF1 being directly connected to the input E of the third D-type flip-flop DFF1 and via a transfer gate TG7 the input of the second QS1 is connected via the transfer gate TG5 and the releasable programming point D via the transfer gate TG6 to the input of the D flip-flop DFF1, the transfer gates TG5; TG6 be controlled by the mode clock MT and the negated mode clock MT. With the programmable programming station, the input side has the transfer gates TG3; TG4 two control logic blocks SL1; SL2 connected, these input side are user-variable connected to an input inverter EI. A clock inverter generates the clock T and the negated clock T for controlling the input and coupling transfer gates TG1, TG2 of the D flip-flops DFF1; DFF2; DFF3. Fig. 1

Description

Explanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, eine Master-Slave-Flipflop-Schaltung mit mehreren schaltungsmäßig und elektronisch programmierbaren Betriebsarten zu schaffen, die als Kem-Flipflop-Struktur auf einem D-Flipflop basiert und mittels eines Steuersignales jeweils einer von zwei separaten Datenwegen gewählt werden kann, wobei der zweite Datenweg fest als D-Flipflop vorgegeben ist.The invention has for its object to provide a master-slave flip-flop circuit with a plurality of circuit-wise and electronically programmable modes, which are based as a Kem flip-flop structure on a D flip-flop and are selected by means of a control signal each one of two separate data paths can, with the second data path is fixed as a D-type flip-flop.

Zur Lösung der Aufgabe wird von einem bekannten D-Flipflop-Grundbaustein ausgegangen, der aus einem Eingangstransfergate, einem Koppeltransfergate und zwei Invertern aufgebaut ist.To achieve the object, it is assumed that a known D flip-flop basic module, which is composed of an input transfer gate, a Koppeltransfergate and two inverters.

Erfindungsgemäß ist ein erster D-Flipflop mit seinem einzigen Eingang mit den Ausgängen eines fünften und eines sechsten Transfergates verschalten, wobei das Gate des n-Kanaltransistors des fünften Transfergates und das Gate des p-Kanaltransistors des sechsten Transfergates mit einem Modustakt verbunden ist. Das Gate des p-Kanaltransistors des fünften Transfergates und das Gate des n-Kanaltransistors des sechsten Transfergates sind mit dem negierten Modustakt verschalten.According to the invention, a first D flip-flop is connected at its single input to the outputs of a fifth and a sixth transfer gate, wherein the gate of the n-channel transistor of the fifth transfer gate and the gate of the p-channel transistor of the sixth transfer gate is connected to a mode clock. The gate of the p-channel transistor of the fifth transfer gate and the gate of the n-channel transistor of the sixth transfer gate are connected to the negated mode clock.

Der Eingang des sechsten Transfergates ist mit einer anwenderspezifisch lösbaren Programmierstelle verbunden, die außerdem eine Verbindung zu den Ausgängen eines dritten und eines vierten Transfergates aufweist.The input of the sixth transfer gate is connected to a user-specific detachable programming station, which also has a connection to the outputs of a third and a fourth transfer gate.

Weiterhin ist der Ausgang des ersten D-Flipflops mit dem Eingang eines dritten D-Flipflop's und einem siebenten Transfergate verschalten, wobei das Gate des p-Kanaltransistors des siebenten Transfergates mit dem Modustakt und das Gate des n-Kanaltransistors mit dem negierten Modustakt verbunden ist. Das siebente Transfergate ist weiterhin ausgangsseitig mit dem Eingang eines zweiten D-Flipflops verschalten, dessen Ausgang mit den Gates des p-Kanaltransistors des dritten Transfergates und des n-Kanaltransistors des vierten Transfergates verschalten ist. Der negierte Ausgang des zweiten D-Flipflops ist mit dem Gate des n-Kanaltransistors des dritten Transfergates und dem Gate des p-Kanaltransistors des vierten Transfergates verbunden.Furthermore, the output of the first D flip-flop is connected to the input of a third D flip-flop and a seventh transfer gate, wherein the gate of the p-channel transistor of the seventh transfer gate to the mode clock and the gate of the n-channel transistor is connected to the negated mode clock. The seventh transfer gate is further connected on the output side to the input of a second D flip-flop whose output is connected to the gates of the p-channel transistor of the third transfer gate and the n-channel transistor of the fourth transfer gate. The negated output of the second D flip-flop is connected to the gate of the n-channel transistor of the third transfer gate and the gate of the p-channel transistor of the fourth transfer gate.

Weiterhin existiert ein Taktinverter, dessen Takt mit dem Gate des n-Kanaltransistors des Eingangstransfergates und dem Gate des p-Kanaltransistors des Koppeltransfergates des ersten D-Flipflops sowie den Gates der p-Kanaltransistoren der Eingangstransfergates und des Gates der n-Kanaltransistoren des Koppeltransfergates des zweiten und drjtten D-Flipflops verbunden ist. Der negierte Takt des Taktinverters weist eine Verbindung zum Gate des p-Kanaltransistors des Eingangstransfergates und dem Gate des n-Kanaltransistors des Koppeltransfergates der ersten D-Flipflops sowie zu den Gates der n-Kanaltransistoren der Eingangstransfergates und den Gates der p-Kanaltransistoren des Koppeltransfergates des zweiten und dritten D-Flipflops auf. Weiterhin ist der Schiebeeingang der gesamten Master-Slave-Flipflop-Schaltung mit dem Eingang des fünften Transfergates verschalten. Die Eingänge des dritten und vierten Transfergates weisen jeweils zu je einer Änsteuerlogik eine Verbindung auf, wobei deren Eingänge kundenspezifisch mit einem Eingangsinverter verknüpfbar sind.Furthermore, there is a clock inverter whose clock is connected to the gate of the n-channel transistor of the input transfer gate and the gate of the p-channel transistor of the coupling transfer gate of the first D flip-flop and the gates of the p-channel transistors of the input transfer gates and the gate of the n-channel transistors of the coupling transfer gate of the second and drjtten D flip-flops is connected. The negated clock of the clock inverter has a connection to the gate of the p-channel transistor of the input transfer gate and the gate of the n-channel transistor of the coupling transfer gate of the first D flip-flops and to the gates of the n-channel transistors of the input transfer gates and the gates of the p-channel transistors of the coupling transfer gate of second and third D flip-flops on. Furthermore, the shift input of the entire master-slave flip-flop circuit is connected to the input of the fifth transfer gate. The inputs of the third and fourth transfer gates each have a connection to a Änsteuerlogik, the inputs of which are customizable with an input inverter.

Folgend soll die Funktionsweise der Master-Slave-Flipflop-Schaltung näher erläutert werden:The following describes the operation of the master-slave flip-flop circuit:

Mit dem Modustakt, der aufgrund der verwendeten Transfergatetechnik negiert und nicht negiert bereitgestellt wird, können die Signalwege Modustakt LOW und Modustakt HIGH ausgewählt werden.With the mode clock, which is provided negated and not negated due to the transfer gate technique used, the signal paths mode clock LOW and mode clock HIGH can be selected.

Wenn der Modustakt LOW-Pegel führt, ist das sechste Transfergate geöffnet und das fünfte Transfergate gesperrt. Damit kann das an der lösbaren Programmierstelle liegende Potential an den Eingang des Eingangstransfergates des ersten D-Flipflop's gelangen, wobei bei LOW-Pegel des Taktes des Taktinverters das Einschreiben und bei HIGH-Pegel das Verriegeln des Einganges des Eingangstransfergates des ersten D-Flipflop's erfolgt. Ebenso wie das sechste Transfergate ist auch das siebente Transfergate geöffnet, so daß das Ausgangssignal des ersten D-Flipflop's an den Eingang des zweiten D-Flipflop's weitergeleitet wird. Dieser besitzt bezüglich des Taktes des Taktinverters folgende Übernahmebedingungen. Bei HIGH-Pegel des Taktes erfolgt das Einschreiben in den zweiten D-Flipflop und sofortige Ausgabe, bei LOW-Pegel wird der Eingang des zweiten D-Flipflop's verriegelt und die gehaltenen Informationen gespeichert. Das achte Transfergate hat bei LOW-Pegel des Modustaktes keinen Einfluß auf das Verhalten des zweiten D-Flipflop's.When the mode clock LOW level, the sixth transfer gate is open and the fifth transfer gate is disabled. Thus, the potential lying at the releasable programming point can reach the input of the input transfer gate of the first D flip-flop, wherein at LOW level of the clock of the clock inverter, the write and HIGH level, the locking of the input of the input transfer gate of the first D flip-flop's done. Like the sixth transfer gate, the seventh transfer gate is also open, so that the output signal of the first D flip-flop is forwarded to the input of the second D flip-flop. This has with respect to the clock of the Taktinverters following takeover conditions. At HIGH level of the clock, the writing into the second D-type flip-flop and immediate output takes place, at LOW level the input of the second D-type flip-flop is latched and the held information is stored. The eighth transfer gate has no influence on the behavior of the second D flip-flop at LOW level of the mode clock.

Der negierte und der nicht negierte Ausgang des zweiten D-Flipflop's sind zugleich die Schaltungsausgänge der gesamten Master-Slave-Flipflop-Schaltung. Um eine gute Treiberfähigkeit der Schaltung zu gewährleisten, sind die Inverter des zweiten D-Flipflop's in ihrer Dimensionierung als Treiber ausgelegt.The negated and the non-negated output of the second D flip-flop are at the same time the circuit outputs of the entire master-slave flip-flop circuit. In order to ensure a good driving capability of the circuit, the inverter of the second D flip-flop's are designed in their dimensions as a driver.

Das dritte D-Flipflop ist eingangsseitig nicht vom Modustakt abhängig, es übernimmt also stets bei HIGH-Pegel des Taktes vom Taktinverter die vom ersten D-Flipflop ausgegebene Information und speichert diese während der LOW-Phase des Taktes als Slave-Flipflop, dessen Ausgang den Schiebeausgang der gesamten Master-Slave-Flipflop-Schaltung darstellt.The third D flip-flop input side is not dependent on the mode clock, so it always takes over at HIGH level of the clock from the clock inverter output from the first D flip-flop information and stores it during the LOW phase of the clock as a slave flip-flop whose output the Sliding output of the entire master-slave flip-flop circuit represents.

Im Falle des HIGH-Pegels des Modustaktes ist das fünfte Transfergate geöffnet und läßt damit das am Schiebeeingang der Master-Slave-Flipflop-Schaltung liegende Potential an den Eingang des ersten D-Flipflop's gelangen. Dieser kann, wie schon beschrieben, durch den LOW-Pegel des Taktes des Taktinverters beeinflußt werden. Das siebente Transfergate ist gesperrt, so daß das Ausgangssignal des ersten D-Flipflop's nicht an den Eingang des zweiten D-Flipflop's gelangen kann. Gleichzeitig ist das achte Transfergate geöffnet und sichert durch Verriegeln des zweiten D-Flipflop's, daß die vom letzten Schreibzyklus enthaltene Information bis zur Zurücknahme des Modussignals bestehen bleibt. Da das dritte D-Flipflop ständig mit dem ersten D-Flipflop verbunden ist, erfolgt die Ausgabe in diesem Modus ausschließlich an den Schiebeausgang der Schaltung.In the case of the HIGH level of the mode clock, the fifth transfer gate is open, allowing the potential located at the shift input of the master-slave flip-flop circuit to reach the input of the first D flip-flop. This can, as already described, be influenced by the LOW level of the clock of the Taktinverters. The seventh transfer gate is disabled so that the output of the first D flip-flop can not get to the input of the second D flip-flop. At the same time, the eighth transfer gate is opened and by latching the second D flip-flop, ensures that the information contained in the last write cycle remains until the mode signal is withdrawn. Since the third D-type flip-flop is constantly connected to the first D-type flip-flop, the output in this mode is made exclusively to the shift output of the circuit.

Wird die lösbare Programmierstelle nicht geöffnet, so wird die vor diesem Eingang installierte Kombinatorik, bestehend aus zwei Ansteuerlogikbausteinen und dem Eingangsinverter, wirksam und erzeugt an den Ausgängen der Ansteuerlogikbausteine Ausgangssignale, die mittels des dritten und vierten Transfergates eine Ansteuerfunktion an der lösbaren Programmierstelle erzeugt, die der Gesamtstruktur das Klemmverhalten eines JK-Master-Slave-Flipflop's verleiht. Die Eingangssignale der Ansteuerlogikbausteine können mit dem Eingangsinverter freizügig verknüpft werden, so daß die logische Wertigkeit der Eingänge dem Anwenderproblem angepaßt werden kann.If the detachable programming station is not opened, the combinatorics installed in front of this input, consisting of two control logic components and the input inverter, takes effect and generates at the outputs of the control logic components output signals which generates a triggering function at the detachable programming station by means of the third and fourth transfer gates gives the overall structure the clamping behavior of a JK master-slave flip-flop. The input signals of the Ansteuerlogikbausteine can be freely linked with the input inverter, so that the logical significance of the inputs can be adapted to the user problem.

Da die Verknüpfung zur Steuerung der lösbaren Programmierstelle eine rein kombinatorische Schaltung ist, wird das erste D-Flipflop bei einlaufenden Störimpulsen zwar in der Master-Phase beeinflußt, aber durch die aufgetrennte Rückführung im ersten D-Flipflop bei aktiven Master wird nach Verschwinden der Störung wieder die richtige Information eingeschrieben, solange dieser Vorgang nicht innerhalb der Set-up-Zeit abläuft.Since the link to the control of the releasable programming point is a purely combinational circuit, the first D-flip-flop is affected in incoming disturbance pulses, although in the master phase, but the split feedback in the first D flip-flop active master is after disappearance of the fault again the correct information is enrolled, as long as this process does not expire within the set-up time.

embodiment

Die Erfindung soll anhand eines Ausführungsbeispiels näher erläutert werden. Die zugehörigen Zeichnungen zeigenThe invention will be explained in more detail with reference to an embodiment. The accompanying drawings show

Fig. 1: Master-Slave-Flipflop-Schaltung mit mehreren schaltungsmäßig und elektronisch programmierbaren Betriebsarten Fig. 2: Master-Slave-Flipflop-Schaltung mit konkreter Verdrahtung der Ansteuerlogikbausteine mit den EingangsinverterhFig. 1: Master-slave flip-flop circuit with several circuit-wise and electronically programmable modes Fig. 2: Master-slave flip-flop circuit with concrete wiring of Ansteuerlogikbausteine with the Eingangsinverterh

Wie Fig. 1 zeigt, wird für die Realisierung des anwenderspezifisch konfigurierbaren Master-Slave-Flipflop's wegen dessen guten Eigenschaften bzgl. der Signalverarbeitungsgeschwindigkeit und Harzardunempfindlichkeit ein D-Flipflop DFFn als Grund-Flipflop-Zelle eingesetzt. Diese D-Flipflops DFFn entsprechen in ihrer Schaltungstechnik dem Stand der Technik und sind in allen drei Einsatzfällen DFF1; DFF2 und DFF3 gleichartig aus den CMOS-Inverter 11 und 12 sowie dem EingangstransfergateTG1 und dem Koppeltransfergate TG2, deren Ansteuerung durch das Taktsignal-T erfolgt, ausgelegt.As shown in FIG. 1, a D flip-flop DFFn is used as a basic flip-flop cell for the implementation of the user-specifically configurable master-slave flip-flop because of its good properties with respect. The signal processing speed and Harzardunempfindlichkeit. These D flip-flops DFFn correspond in their circuit technology of the prior art and are in all three cases DFF1; Similarly, DFF2 and DFF3 are made up of the CMOS inverters 11 and 12 and the input transfer gate TG1 and the coupling transfer gate TG2 which are driven by the clock signal T.

Die Dateneingabe erfolgt jeweils am Eingang E der D-Flipflops DFF1; DFF2 und DFF3, und die Bereitstellung der Ausgangsdaten geschieht an den Ausgängen A und Ä. Das durch die synchrone Logik zentral bereitgestellte Taktsignal T wird dem TaktinverterTlzugeführt.da sowohl nicht negierter als auch negierter Takt T und T für die Ansteuerung des Eingangstransfergates TG1 und des Koppeltransfergates TG 2 der D-Flipflops DFF1; DFF2 und DFF3 benötigt werden. Da die gesamte Schaltung aus D-Flipflops aufgebaut ist, stellt das D-Master-Slave-Flipflop die Grundkonfiguration dar. Die Programmierstelle D ist dabei geöffnet und wird entweder direkt als Eingang verwendet oder ein Eingang der Eingangsinverter El als Eingangsanschluß genutzt und das somit invertierte Eingangssignal der internen Programmierstelle D zugeführt.The data input takes place in each case at the input E of the D flip-flops DFF1; DFF2 and DFF3, and the output data is provided at outputs A and Ä. The clock signal T provided centrally by the synchronous logic is applied to the clock inverter T1, since both non-negated and negated clocks T and T are used to drive the input transfer gate TG1 and the coupling transfer gate TG2 of the D flip-flops DFF1; DFF2 and DFF3 are needed. Since the entire circuit is constructed of D-type flip-flops, the D-master-slave flip-flop is the basic configuration. The programming point D is opened and is used either directly as an input or an input of the input inverter El used as an input terminal and thus inverted Input signal of the internal programming station D supplied.

Wird die Programmierstelle D nicht geöffnet, so wird die vor diesem Eingang installierte Kombinatorik, bestehend aus den Ansteuerlogikbausteinen SL1 und SL2unddem Eingangsinverter El, wirksam und erzeugt an ihren Ausgängen AK aus den Eingangssignalen R, S, j und K Ausgangssignale an D, die der Gesamtstruktur das Klemmenverhalten eines JK-Master-Slave-Flipflop's verleiht. Die Eingangssignale der Ansteuerlogikbausteine SL1 und SL2 können mit dem Eingangsinverter El freizügig verknüpft werden, so daß die logische Wertigkeit der Eingänge dem Anwenderproblem angepaßt werden kann. Fig. 2 zeigt ein konkretes Beispiel der JK-Master-Slave-Flipflop-Schaltung für den Einsatz in anwenderspezifischen Schaltkreisen, deren Schaltungsstrukturfür die Testung nachdem LSSD-Prinzip geeignet ist. Alle Eingänge sind LOW-aktiv. Der durch den LOW-Pegel des Modustaktes MT aktivierte Signalweg mit den Eingängen S, R, J und K bei Verwendung als JK-Flipflop oder mit dem Eingang D als D-Flipflop und den Ausgängen Q und Q steht dem Anwender im Gate-Array zum Aufbau seiner sequentiellen Schaltungen zur Verfügung.If the programming station D is not opened, the combinatorics installed upstream of this input, consisting of the drive logic modules SL1 and SL2 and the input inverter El, becomes active and generates at its outputs AK from the input signals R, S, j and K output signals at D, that of the overall structure gives the terminal behavior of a JK master-slave flip-flop's. The input signals of the drive logic modules SL1 and SL2 can be freely linked to the input inverter El, so that the logical significance of the inputs can be adapted to the user problem. Fig. 2 shows a concrete example of the JK master-slave flip-flop circuit for use in user-specific circuits whose circuit structure is suitable for testing according to the LSSD principle. All inputs are LOW active. The activated by the LOW level of the mode clock MT signal path with the inputs S, R, J and K when used as a JK flip-flop or with the input D as a D-flip-flop and the outputs Q and Q is the user in the gate array for Building his sequential circuits available.

Die Entscheidung, welcher Flipflop-Typ benutzt wird, hängt dabei nur von der Wahl der Verdrahtung ab. Signale am Schiebeeingang QSI werden in diesem Mode ignoriert.The decision as to which type of flip-flop is used depends only on the choice of the wiring. Signals at the shift input QSI are ignored in this mode.

Der Ausgang QSO des dritten D-Flipflop's DFF3 ist stets fest mit dem Schiebeeingang QSI des nachfolgenden Flipflop's verbunden. Der Eingang des so entstehenden Rechtsschieberegisters ist über ein gesondertes Schaltkreispin zugänglich und dient bei HIGH-Pegel des Modustaktes MT der Beeinflussung aller vom Anwender genutzten Flipflops bei der Schaltkreistestung nach dem LSSD-Prinzip. Über diese Schiebekette können auch durch die Arbeit der Anwenderschaltung entstandene Flipflop-Inhalte über ein weiteres Pin seriell ausgelesen werden. Der besondere Vorteil der Schaltung besteht darin, daß bei einfacher Signalverarbeitung in jedem Flipflop die Signalweiterleitung nur eine Leitung erfordert.The output QSO of the third D flip-flop DFF3 is always fixedly connected to the shift input QSI of the subsequent flip-flop. The input of the resulting right shift register is accessible via a separate circuit pin and is used at HIGH level of the mode clock MT of influencing all user-used flip-flops in the circuit test according to the LSSD principle. About this shift chain also resulting from the work of the user circuit flip-flop contents can be read serially via another pin. The particular advantage of the circuit is that with simple signal processing in each flip-flop signal forwarding requires only one line.

Claims

Invention claim:

Master-slave flip-flop circuit having a plurality of circuitically and electronically programmable modes, which is constructed with D flip-flop components of an input transfer gate and a coupling transfer gate and two inverters, characterized in that a D-type flip-flop (DFF 1) with its single Input is connected to the outputs of two transfer gates (TG 5, TG 6), wherein the gate of the n-channel transistor of the transfer gate (TG 5) and the gate of the p-channel transistor of the transfer gate (TG 6) is connected to a mode clock (MT) in that the gate of the p-channel transistor of the transfer gate (TG 5) and the gate of the n-channel transistor (TG 6) are connected to the negated mode clock (MT), that the input of the transfer gate (TG 6) is connected to a releasable programming station (D ), which also has a connection to the outputs of two transfer gates (TG3; TG 4), that the output of the D flip-flop (DFF 1) with the input of a D flip-flop (DFF3) and a transf ergate (TG7) is connected, wherein the gate of the p-channel transistor of the transfer gate (TG 7) to the mode clock (MT) and the gate of the n-channel transistor to the negated mode clock (MT) is connected, that the transfer gate (TG 7) the output side (Q) is connected to the gate of the p-channel transistor of the transfer gate (TG3) and the gate of the n-channel transistor of the transfer gate (TG 4) connected to the input of a second D flip-flop (DFF2) negated output (Q) is connected to the gate of the n-channel transistor of the transfer gate (TG 3) and the gate of the p-channel transistor of the transfer gate (TG4) that a clock inverter (TI) exists whose clock (T) to the gate of the n-channel transistor of the input transfer gate (TG 1) and the gate of the p-channel transistor of the coupling transfer gate (TG 2) of the first D flip-flop (DFF 1) and the gates of the p-channel transistors of the input transfer gates (TG 1) and the gates of n Channel transistors of the coupling transfer gate (TG 2) of the D flip-flops (DFF2; DFF3), and its negated clock (T) with the gate of the p-channel transistor of the input transfer gate (TG 1) and the gate of the n-channel transistor of the coupling transfer gate (TG 2) of the D flip-flop (DFF 1) and the gates of n-channel transistors of the input transfer gates (TG 1) and the gates of the p-channel transistors of the coupling transfer gates (TG 2) of the D flip-flops (DFF2; DFF3) is connected, that the input (QSI) of the master-slave flip-flop circuit with the Input of the transfer gate (TG 5) is connected, and that the inputs of the transfer gates (TG3; TG 4) each have a control logic (SL 1; SL2) have a connection, the inputs of which are customizable with an input inverter (El).

For this

2 pages drawings

Field of application of the invention

The invention relates to a master-slave flip-flop circuit based on static CMOS circuit technology for application-specific circuits, preferably gate arrays.

Characteristic of the known technical solutions

In various publications (eg Möschwitzer "Integration of electronic circuits and microcomputer", Verlag Technik Berlin, 1981), the most diverse flip-flop circuits in MOS and CMOS technology are described in. These flip-flop circuits must be both the driving combinatorics and the logical All of these solutions are based on an RS flip-flop, ie on a bistable multivibrator realized by the crosswise feedback of two inverters, the RS flip-flop being of the desired type This has the disadvantage that level changes which activate an input lead to an irreversible conversion of the RS flip-flop, which means that special measures for preventing hazards must be initiated in the active clock phase in the case of synchronous systems.

Object of the invention

It is the object of the invention to provide a master-slave flip-flop circuit having a plurality of circuitically and electronically programmable modes, which can be implemented in synchronously operating systems as a user-specific D or JK flip-flop and which is capable of using control logic. Receive data from a signal path independent of the set basic function and output this via a decoupled slave flip-flop. The configuration of the flip-flop circuit should be done on a unified circuit ground by means of less technological levels.