DD251219A1

DD251219A1 - CIRCUIT ARRANGEMENT FOR A GRAPHIC DISPLAY DISPLAY DEVICE

Info

Publication number: DD251219A1
Application number: DD29256486A
Authority: DD
Inventors: Heinz Fengler
Original assignee: Numerik Karl Marx Veb
Priority date: 1986-07-17
Filing date: 1986-07-17
Publication date: 1987-11-04

Abstract

Anwendungsgebiet: Sichtbare Darstellung von Ausgabedaten eines Rechners. Ziel: Flimmerfreie Bilddarstellung bei hohen Datenraten gewaehrleisten und Auffrischbedingungen fuer dynamische Bildspeicher sichern. Aufgabe der Erfindung ist es, eine Schaltungsanordnung fuer eine grafische Bildschirmanzeigeeinrichtung zu schaffen mit einem Steuerbaustein fuer die Steuerung des Bildschirms und des Bildspeichers und mit einem Multiplexer. Das Wesen der Erfindung besteht darin, dass ein vom Taktgeber des Steuerbausteins getakteter Zaehler mit einem Decoder und ueber seinen Uebertragsausgang mit dem Multiplexer verbunden ist, zwei Decoderausgaenge bilden konjunktiv ein erstes Steuersignal und dieses negiert ein zweites Steuersignal fuer eine Umschaltsteuerung, die vom Steuerbaustein gesteuert alle notwendigen Steuersignale fuer ein Adressregister, einen Datentreiber und den Bildspeicher ausgibt. An einen Setzeingang des Zaehlers sind konjunktiv verknuepft ein einen Datentransport fuer den Steuerbaustein signalisierendes Steuersignal und ein zweites, Austastluecken des Bildschirms kennzeichnendes Steuersignal gefuehrt. Fig. 1Application: Visible representation of output data of a computer. Objective: To ensure flicker-free imaging at high data rates and to provide refresh conditions for dynamic image memories. The object of the invention is to provide a circuit arrangement for a graphic display device with a control module for the control of the screen and the image memory and with a multiplexer. The essence of the invention is that a counter clocked by the clock of the control module is connected to a decoder and via its Uebertragsausgang to the multiplexer, two decoder outputs conjunctively form a first control signal and this negates a second control signal for a switching control, controlled by the control all necessary control signals for an address register, a data driver and the image memory outputs. Connected conjointly to a set input of the counter are a control signal signaling a data transport for the control module and a second control signal characterizing blanking of the screen. Fig. 1

Description

Explanation of the essence of the invention

Aufgabe der Erfindung ist es, eine Schaltungsanordnung für eine grafische Bildschirmanzeigeeinrichtung zu schaffen, die einen an den Systembus des dem Bildschirm zugeordneten Mikrorechners angeschlossenen Steuerbaustein für die Steuerung des Bildschirms und des dazugehörigen Bildspeichers enthält. Dem Bildspeicher nachgeordnet ist ein Multiplexer zur Ausgabe des Video-Bildpunktes für den Bildschirm. Die Aufgabe wird dadurch gelöst, daß der den Steuerbaustein beaufschlagende Taktgeber an einen Zähleingang eines Zählers geführt ist, dessen Übertragsausgang ein Datenstrobesignal für den Multiplexer führt, daß ein erster und ein zweiter Ausgang eines mit Zählstandsausgängen des Zählers verbundenen Decoders konjunktiv verknüpft an einen ersten Steuereingang einer mit Steuereingängen eines Adreßregisters für Bildspeicheradressen, eines Datentreibers für Bildspeicherdaten und des Bildspeichers verbundenen Umschaltsteuerung geführt ist, daß ein zweiter Eingang der Umschaltsteuerung mit ihrem negierten ersten Eingang verbunden ist, daß ein erstes, einen Datentransport für den Steuerbaustein signalisierendes Steuersignal und ein zweites, Austastlücken des Bildschirmes kennzeichnendes Steuersignal des Steuerbausteins konjunktiv verknüpft an einen Setzeingang des Zählers geführt ist.The object of the invention is to provide a circuit arrangement for a graphic screen display device which includes a control module for controlling the screen and the associated image memory connected to the system bus of the microcomputer associated with the screen. Downstream of the image memory is a multiplexer for outputting the video pixel for the screen. The object is achieved in that the clock applied to the control module is fed to a counter input of a counter whose carry output leads a data strobe signal for the multiplexer, that a first and a second output of a decoder connected to count outputs of the counter conjunctively linked to a first control input of a is guided with control inputs of an address register for image memory addresses, a data driver for image memory data and the image memory switching control, that a second input of the switching control is connected to its negated first input that a first, a data transport for the control module signaling control signal and a second, blanking intervals of Screen characterizing control signal of the control block conjunctively linked to a set input of the counter is performed.

Mit dem Zähler, dem Decoder und der konjunktiven Verknüpfung zweier Decoderausgänge werden zwei Phasen gebildet. Eine erste Phase ist einem Modifizierungszyklus zugeordnet, währenddessen Daten des Bildspeichers geändert werden können. Die zweite Phase ist für das Bildauffrischen vorgesehen. Die den Phasen zugeordneten Steuersignale veranlassen die Umschaltsteuerung, Datentreiber, Adreßregister und Bildspeicher zu aktivieren. Mit dem Datenstrobesignal, das der Zähler liefert, wird ein Datenwort des Bildspeichers in den Multiplexer übernommen. Während der Austastlücken wird nur ein einfacher Modifizierungszyklus ausgeführt. Dazu wird der Zähler durch den Steuerbaustein angehalten. Der Zähler wird in eine definierte Anfangslage versetzt durch ein weiteres Steuersignal des Steuerbausteins.With the counter, the decoder and the conjunctive connection of two decoder outputs two phases are formed. A first phase is associated with a modification cycle during which frame memory data can be changed. The second phase is intended for refreshing the image. The control signals associated with the phases cause the switching control to activate data drivers, address registers and image memories. With the data strobe signal supplied by the counter, a data word of the image memory is taken into the multiplexer. During the blanking intervals, only a simple modification cycle is performed. For this purpose, the counter is stopped by the control module. The counter is placed in a defined initial position by another control signal of the control module.

Ausführungsbeispielembodiment

Die Erfindung wird nachfolgend an einem Ausführungsbeispiel näher beschrieben. Die dazugehörigen Zeichnungen zeigenThe invention will be described in more detail below with reference to an exemplary embodiment. The accompanying drawings show

Fig. 1: eine Schaltungsanordnung zur Ansteuerung eines zu 48-Bit-Worten organisierten Bildspeichers Fig. 2: den zeitlichen Ablauf des Ansteuervorganges.Fig. 1: a circuit arrangement for controlling an image memory organized to 48-bit words Fig. 2: the timing of the driving process.

Bezugnehmend auf Fig. 1 ist der durch das Taktsignal TKT1 des nicht dargestellten Steuerbausteins GDC beaufschlagte Zähler Z mit dem Decoder DC verbunden, dessen zwei Ausgänge über die Konjunktion U1 an die Negation N und als Steuersignal A an die Umschaltsteuerrung UST geführt sind. Die Umschaltsteuerung UST wird weiterhin beaufschalgt durch das Steuersignal B von der Negation N, durch den Steuerbus SB des Steuerbausteins GDC und durch dieAdreßbits AO, A1. Die Steuersignale D, E vom Steuerbus SB sind über die Konjunktion U 2 an den Zähler Z geführt. Der Adreßbus ADB des Steuerbausteins GDC ist mit dem Adreßregister AR und dem Datentreiber DT verbunden. Das von der Umschaltsteuerung UST beaufschlagte Adreßregister AR ist mit Adreßeingängen An der drei Bildspeicherblöcke RAM verbunden, deren Speichersteuersignale R/W, CS durch die Umschaltsteuerung UST bereitgestellt werden. Datenein/ausgänge Dn der drei Bildspeicherblöcke RAM sind mit dem Multiplexer M1 verbunden, der den Bildpunkt für den Bildschirm liefert und durch den Taktgeber G1 getaktet wird. Der durch die Umschaltsteuerung UST beaufschlagte Datentreiber DT ist über seine Ein/ausgänge mit den Datenein/ausgängen Dn der Bildspeicherblöcke RAM verbunden. Die Arbeitsweise der dargestellten Schaltungsanordnung wird in Verbindung mit Fig.2 erläutert.Referring to FIG. 1, the counter Z acted upon by the clock signal TKT1 of the control unit GDC (not shown) is connected to the decoder DC whose two outputs are routed to the negation N via the conjunction U1 and to the switching control unit UST as the control signal A. The switching control UST is further biased by the control signal B from the negation N, by the control bus SB of the control module GDC and by the address bits A0, A1. The control signals D, E from the control bus SB are routed via the conjunction U 2 to the counter Z. The address bus ADB of the control module GDC is connected to the address register AR and the data driver DT. The address register AR supplied from the switching controller UST is connected to address inputs of the three frame memory blocks RAM whose memory control signals R / W, CS are provided by the switching controller UST. Data inputs / outputs Dn of the three image memory blocks RAM are connected to the multiplexer M1, which supplies the pixel for the screen and is clocked by the clock G1. The data driver DT supplied by the switching controller UST is connected via its inputs / outputs to the data inputs / outputs Dn of the image memory blocks RAM. The operation of the illustrated circuit arrangement will be explained in connection with FIG.

Der Bildspeicher RAM für die grafische Bildschirmanzeigeeinrichtung ist zu 48-Bit-Worten organisiert. Der Multiplexer M1 wandelt das 48-Bit-Wort in eine serielle Pixelinformation. Die Darstellzeit eines Pixels ist durch die Ausführung des Bildschirms gegeben. In der Zeit der Umsetzung eines 48-Bit-Worts, die der Darstellzeit von 48 Pixeln auf dem Bildschirm entspricht, muß der Zugriff zum Bildspeicher RAM zur Bereitstellung eines weiteren 48-Bit-Worts erfolgen. Zu diesem Zweck liefert der Steuerbaustein GDC einen Zwei-Taktperioden-Lesezyklus RD zum Auffrischen des Bildes. Der Steuerbaustein GDC liefert als weiteren Speicherzyklus einen Lesen-Modifizieren-Schreiben-Zyklus RMW über die Dauer von vier Taktperioden, um den Inhalt des Bildspeichers RAM zu verändern, wenn der Mikroprozessor die Bildinformation ändert.The image memory RAM for the graphic display device is organized into 48-bit words. The multiplexer M1 converts the 48-bit word into serial pixel information. The display time of a pixel is given by the execution of the screen. At the time of translation of a 48-bit word corresponding to the display time of 48 pixels on the screen, access to the frame buffer RAM must be made to provide another 48-bit word. For this purpose, the control module GDC provides a two-clock period read cycle RD for refreshing the image. The controller GDC, as another memory cycle, provides a read-modify-write cycle RMW over the duration of four clock periods to change the contents of the frame buffer RAM as the microprocessor changes the image information.

Der Steuerbaustein GDC wird durch den Mikroprozessor so programmiert, daß zwei Speicherzyklen nacheinander ablaufen. Beginnend mit der Übernahme, durch Steuersignal C ausgelöst, eines 48-Bit-Wortes vom Bildspeicher RAM in den Multiplexer M1 wird zuerst ein RMW-Zyklus, danach ein RD-Zyklus seitens des Steuerbausteins GDC ausgelöst.The control module GDC is programmed by the microprocessor so that two memory cycles run sequentially. Starting with the transfer, triggered by control signal C, a 48-bit word from the image memory RAM in the multiplexer M1, first a RMW cycle, then an RD cycle triggered by the control module GDC.

Um die zeitlichen Abläufe im Steuerbaustein GDC und bei der Bilddarstellung, ausgelöst durch die Video-Bildpunktausgabe am Multiplexer M1, aufeinander abzustimmen, werden mit dem Zähler Z, dem Decoder DC und der Konjunktion U1 zwei Phasen gebildet. Die erste Phase wird dem Lesen-Modifizieren-Schreiben-Zyklus RMW zugeordnet. Der Zyklus umfaßt vier GDC-Takte (S 1 bisS4) und ihm ist das Steuersignal B zugeordnet. Dieses Signal bewirkt, daß mit Hilfe der Adreßbits AO und A1 einer der drei Bildspeicherbläcke RAM adressiert wird. Die entsprechenden Daten werden über den Datentreiber DT und den Adreßbus ADB, der gemultiplext den Datenbus des Steuerbausteins GDC bildet, in den Steuerbaustein GDC übernommen. Die Daten können durch andere Daten ersetzt werden, oder vom Mikroprozessor nur gelesen werden. Im weiteren Verlauf des RMW-Zyklusses werden die Daten aus dem Steuerbaustein GDC über den Adreßbus ADB und den Datentreiber DT zurück in die adressierte Speicherstellung des Bildspeichers RAM geschrieben. Die Aktivierung des Datentreibers DT und des Adreßregisters AR erfolgt durch die Umschaltsteuerung UST zum notwendigen Zeitpunkt.In order to coordinate the timing in the control module GDC and in the image display, triggered by the video pixel output at the multiplexer M1, two phases are formed with the counter Z, the decoder DC and the conjunction U1. The first phase is assigned to the read-modify-write cycle RMW. The cycle comprises four GDC clocks (S 1 to S4) and the control signal B is assigned to it. This signal has the effect of addressing one of the three picture memory blocks RAM with the aid of the address bits A0 and A1. The corresponding data is taken over the data driver DT and the address bus ADB, which forms multiplexed the data bus of the control module GDC, in the control module GDC. The data may be replaced by other data, or read by the microprocessor only. In the further course of the RMW cycle, the data from the control module GDC via the address bus ADB and the data driver DT are written back to the addressed memory position of the image memory RAM. The activation of the data driver DT and the address register AR is performed by the switching control UST at the necessary time.

Die zweite Phase wird dem Lese-Zyklus zum Bildauffrischen RD zugeordnet. Der Zyklus umfaßt zwei GDC-Takte (S 5, S 6) und ist durch das Steuersignal A gekennzeichnet. Der Bildspeicher RAM wird über den Adreßbus ADB und das entsprechend aktivierte Adreßregister AR adressiert, wobei Steuersignale R/W und CS durch die Umschaltsteuerung UST ausgegeben werden. Zum Zeitpunkt Ende des Lese-Zyklusses RD, Steuersignal A wird inaktiv, steht ein 48-Bit-Wort am Eingang des Multiplexers M1 zur Übernahme bereit. Der Datentreiber DT ist nicht aktiviert.The second phase is assigned to the read cycle for image refresh RD. The cycle comprises two GDC clocks (S 5, S 6) and is characterized by the control signal A. The image memory RAM is addressed via the address bus ADB and the correspondingly activated address register AR, wherein control signals R / W and CS are output by the switching control UST. At the end of the read cycle RD, control signal A is inactive, a 48-bit word at the input of the multiplexer M1 is ready to take over. The data driver DT is not activated.

Um den Zähler Z in eine definierte Anfangslage zu bringen, wird er durch das Steuersignal D des Steuerbausteins GDC über die Konjunktion U 2 gesetzt. Dazu könnte ein Lesestrobesignal verwendet werden, wodurch das Einlesen der Bildspeicherdaten in den Steuerbaustein GDC veranlaßt wird.In order to bring the counter Z in a defined initial position, it is set by the control signal D of the control module GDC via the conjunction U 2. For this purpose, a read strobe signal could be used, which causes the image memory data to be read into the control module GDC.

Das Steuersignal E, das die Information für die Austastlücken enthält, hält den Zähler Z über die Konjunktion U 2 fest. Damit ist gewährleistet, daß in den Austastlücken nur der kürzere Vier-Takt-Zyklus RMW ablaufen kann und somit kein Zeitverlust für die Datenübertragungszeit eintritt.The control signal E, which contains the information for the blanking intervals, holds the counter Z via the conjunction U 2. This ensures that only the shorter four-stroke cycle RMW can run in the blanking intervals and thus no loss of time for the data transmission time occurs.

Claims

Circuit arrangement for a graphical display device with a control module for the control of the screen and the associated image memory, wherein the control module to. the system bus of a microprocessor is connected, and with the image memory downstream multiplexer for outputting the video pixel for the screen, characterized in that the control module (GDC) acting clock is fed to a counting input of a counter (Z) whose transmission output a Data strobe signal for the multiplexer (M) causes first and second outputs of a counter (DC) connected to count outputs of the counter (Z) to be conjunctively coupled to a first control input (A) of control inputs of an image register address register (AR) Data driver (DT) for image memory data and the image memory (RAM) connected switching control (UST) is guided, that a second input (B) of the switching control (UST) is connected to its negated first input (A), that a first a data transport for the Control block (GDC) signaling control signal (D) and a second, off Tastigücken of the screen characterizing Steuersingal (E) of the control module (GDC) conjunctively linked to a set input of the counter (Z) is guided.

For this 1 page drawings

Field of application of the invention

The invention relates to the field of visible representation of output data of a computer, in particular in the form of graphic figures.

Characteristic of the known technical solutions

For refreshing a screen display device usually a frame buffer is used, which must be constantly accessed. For this purpose, special control units for cathode ray tubes are used, the screen and image memory control.

A graphic display control block GDC 82720 is described in intel Product Guide 1984. It is an intelligent microprocessor peripheral device that can be used to generate computer graphics and to operate character display devices. The image memory is driven by the GDC for the purpose of image refresh as well as in the case of memory access by the parent processor. The interface to the higher-level processor is operated independently of the access to the image memory. The control block can execute two types of memory cycles. To refresh the image, a read cycle consisting of two clock periods is executed. The control device may execute a read-modify-write cycle (RMW) consisting of four clock periods to calculate graphics contours.

A read cycle is used during the image display time. The control module sets an address to the image memory, whereby the corresponding data reach the parallel / serial converter. During frame blanking, access to the frame buffer is allowed by the parent processor, and a read-modify-write cycle (RMW) is executed. In this case, an address is applied to the image memory by the control module, the data are read from the image memory, the data is changed accordingly and written back to the initially selected address. There is the disadvantage that the time of the line and picture return is low compared to the total picture time. The achievable data transfer rates are not yet at the limit of what can be reached. Therefore, the cited control device has a programmable mode that allows the read-modify-write cycle (RMW) during refresh. This is associated with a flicker of the image, and refreshing dynamic image memory is not fully guaranteed.

Object of the invention

The aim of the invention is to ensure a flicker-free image display at high data transmission rates and to ensure the refresh conditions for the dynamic image memory.