DD218237A1

DD218237A1 - INTERFACE ARRANGEMENT FOR AUTOMATIC LEVEL ADAPTATION

Info

Publication number: DD218237A1
Application number: DD25577683A
Authority: DD
Inventors: Klaus Fuchs; Wolfgang Lange; Helmut Walther; Manfred Kindt
Original assignee: Bitterfeld Braunkohle
Priority date: 1983-10-19
Filing date: 1983-10-19
Publication date: 1985-01-30

Abstract

Die Erfindung betrifft eine Interfaceanordnung zur automatischen Pegelanpassung beim eingangs- und/oder ausgangsseitigen Zusammenschalten von Bausteinen aus verschiedenen Logikfamilien, insbesondere in der Anwendung bei Servicegeraeten der Automatisierungstechnik. Ziel der Erfindung ist die Ausstattung derartiger Geraete mit einer Ein- und/oder Ausgangsschaltung, die bei minimalem Bauelementenaufwand eine hohe Bedienungsfehlersicherheit garantiert. Die Aufgabe der Erfindung besteht damit in der Beibehaltung der Betriebsspannung und des Bezugspotentials beim Zusammenschalten von Bausteinen verschiedener Logikfamilien. Das Wesen der Erfindung besteht aus einer Eingangsschaltung zur automatischen Pegelanpassung fuer interne p-MOS-Logik sowie einer mit dieser korrespondierenden Ausgangsschaltung und einer Eingangs- und Ausgangsschaltung fuer geraeteinterne TTL-Logik, die dem gemeinsamen Gebrauch in Servicegeraeten fuer die Automatisierungstechnik angepasst sind. Fig. 1The invention relates to an interface arrangement for automatic level adjustment in the input and / or output side interconnection of blocks from different logic families, especially in the application of service devices of automation technology. The aim of the invention is the equipment of such devices with an input and / or output circuit, which guarantees a high operator error security with minimal component complexity. The object of the invention is therefore to maintain the operating voltage and the reference potential when interconnecting components of different logic families. The essence of the invention consists of an input circuit for automatic level adjustment for internal p-MOS logic and a corresponding output circuit with this and an input and output circuit for internal TTL logic, which are adapted for common use in Servicegeraeten for automation technology. Fig. 1

Description

Interfaceanordnung zur automatischen PegelanpassungInterface arrangement for automatic level adjustment

Anwendungsgebiet der ErfindungField of application of the invention

Die Erfindung betrifft eine Interfaceanordnung zur automatischen Pegelanpassung beim eingangs* und/oder ausgangssei· tigen Zusammenschalten von Bausteinen aus verschiedenen Logikfamilien, vorzugsweise von p-MOS- und TTL-Bausteinen, insbesondere als Interface von Service-Geräten in der Automatisierungstechnik·The invention relates to an interface arrangement for automatic level adjustment during the input and / or output interconnection of components from different logic families, preferably from p-MOS and TTL components, in particular as an interface of service devices in automation technology.

Charakteristik der bekannten technischen LösungenCharacteristic of the known technical solutions

Pur die Zusammenschaltung von zwei bekannten unterschiedlichen Logikfamilien ist eine große Anzahl von Lösungen für spezielle Anwendungsfälle bekannt. Sie sind jedoch sämtlich für einen universellen Einsatz, wie er bei Service-Geräten erforderlich ist, ungeeignet· Um die Ansteuerung von Eingangsschaltungen mit Hilfe unterschiedlicher Logikfamilien zu ermöglichen, wurdenPurely the interconnection of two known different logic families, a large number of solutions for special applications is known. However, they are all unsuitable for universal use, as is required for service devices. In order to enable the control of input circuits with the aid of different logic families

bereite universelle Programrawahlschaltkreise entwickelt,.; bei denen jedoch eine Umschaltung der Speisespannungen und eine Änderung des Bezugspotentials in Abhängigkeit von der Logikfamilie des jeweiligen Schaltkreises erforderlich ist» Damit ist auch bei Verwendung dieser Lösung eine Sicherheit gegen Fehlbedienungen nicht vorhanden.developed universal program-aware circuits,.; but where a switching of the supply voltages and a change of the reference potential depending on the logic family of the respective circuit is required »Thus, even when using this solution, a security against incorrect operation is not present.

Eine weitere Schaltungsanordnung zur wahlfreien Ansteuerung durch unterschiedliche Logikfamilien wurde in der Zeitschrift "Radio und Fernsehen/Elektronik" Heft 7/1981 ₉ S* 467 veröffentlicht« Diese Anwendung besitzt zunächst nicht die lachteile der vorgenannten Lösungen. Mir den vorgesehenen linsatz ist sie jedoch aus folgenden Gründen nicht geeignetsAnother circuit arrangement for random control by different logic families has been published in the magazine "Radio and Television / Electronics" Issue 7/1981 ₉ S * 467 "This application does not initially have the lachteile of the aforementioned solutions. However, it is not suitable for the intended purpose because of the following reasons

Einmal ist das Bezugspotential der ansteuernden Logikfamilie nicht identisch mit dem der internen Verarbeitungslogik» Das führt zu großen Abhängigkeiten der Schaltpunkte vom Vers9rgungsspannungspotential der Bauelemente und von Bauelementstr®uungen_e Außerdem wird, wie in der Literaturetelle betont, der Störabstand vermindert. Hur optimale Pegelwerte führen damit zu einer ordnungsgemäßen Arbeit der Eingangsschaltung, Darüberhinaus ist bei dieser Lösung die notwendige Verwendung von drei Spannungsquellen (₊ 13 Y| _ 13 Vi + 5 V), wovon die eine (+ 5 V) nur für die Pegelwandlumg benötigt wird, nachteilig« Mir die Ausgangsschaltung wurden bisher keine Lösungen bekannt, die eine wahlfreie Ansteuerung von p-Kanal-Hoch« volt MOS-oier TTL-Bauelementen gestatten.On the one hand, the reference potential of the driving logic family is not identical to that of the internal processing logic. »This leads to large dependencies of the switching points on the voltage supply potential of the components and device circuits. _E Also, as emphasized in the literature, the signal-to-noise ratio is reduced. Hur optimal level values thus lead to a proper work of the input circuit, Moreover, in this solution, the necessary use of three voltage sources ( ₊ 13 Y | _ 13 Vi + 5 V), of which one (+ 5 V) is required only for the Pegelwandlumg , detrimental "So far, no solutions were known to me the output circuit, which allow an optional control of p-channel high-voltage MOS-o-TTL devices.

Ziel der ErfindungObject of the invention

Es ist Ziel der Erfindung, vorzugsweise Service-»Meßgerät© mit einer Ein- und/oder Ausgangsschaltung auszustatten, die einen wahlweisen Anschluß unterschiedlicher Logikfamilien, beispielsweise TTL» und p-MOS-Bausteinen mit geringstem Bauelementaufwand und hoher Bedienungsfehlersicherheit ermöglichen.It is an object of the invention to provide preferably service »measuring device © with an input and / or output circuit that allow an optional connection of different logic families, such as TTL» and p-MOS devices with minimal component complexity and high operator error safety.

- 3 Das Wesen der Erfindung- 3 The essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, eine Beschaltung insbesondere von Service-Meßgeräten zu entwickeln, die bei Verzicht auf die Umschaltung der Betriebsspannungen und Beibehaltung des Bezugspotentials ein Zusammenschalten Von Bausteinen aus verschiedenen Logikfamilien, vorzugsweise von TTL- und p-MOS-Bausteinen gestattet,The invention has for its object to develop a wiring in particular of service measuring devices, which allows waiving the switching of the operating voltages and maintaining the reference potential, an interconnection of blocks from different logic families, preferably of TTL and p-MOS devices,

Erfindungsgemäß wird die Aufgabe dadurch gelöst, indem ein wahlweise durch aktive p-MOS- oder TTL-Bausteine ansteuerbarer Logikeingang, beispielsweise von Servicegeräten an' die AnodenrKatoden Verbindung einer durch Dioden gebildeten Serienschaltung gelegt wird, deren beiden verbliebenen Katoden/Anoden-Anschlüsse durch Spannungsteiler abgeschossen werden, die auf Bezugspotential liegen· Die Auegänge der Spannungsteiler sind an den Eingängen eines Differenz-Verstärkers mit insbesondere Schwellwertkeanlinie in der Weise angeschlossen, daß bei geräteinterner p-MOS-Logik der von der Katode des antiparallelen Diödenpaäres angesteuerte Spannungsteiler mit dem negierenden Eingang verbunden, der nichtnegierende Eingang hingegen mit dem von der Anode des Diodenpaares angesteuerten Spannungsteiler beschältet ist· Bei geräteinterner TTL-Lögik erfolgt eine entgegengesetzte Polung der Eingänge des Differenzverstärker, Der Ausgang des Differentialverstärkers ist bei interner p-MOS-Logik mit der Katode einer zum Ausgang der Schaltungsanordnung führenden Diode und einem gegen Bezugspotential liegendem Widerstand beschaltet, wogegen bei interner TTL-Logik Diode und Widerstand in den entgegengesetzten Zweigen angeordnet, die Diode also als Klemmdiode verwendet wird.According to the invention, this object is achieved by an optionally controllable by active p-MOS or TTL modules logic input, for example, from service devices to 'the AnodenrKatoden connection of a series circuit formed by diodes is placed, launched the two remaining cathode / anode terminals by voltage divider The outputs of the voltage dividers are connected to the inputs of a differential amplifier with, in particular, threshold line in such a way that, with device-internal p-MOS logic, the voltage divider driven by the cathode of the antiparallel diode pair is connected to the negating input, on the other hand, the non-negating input is connected to the voltage divider controlled by the anode of the diode pair. · In the case of device-internal TTL-Lögik, the polarity of the inputs of the differential amplifier is opposite. The output of the differential amplifier is at internal p-MO S-logic connected to the cathode of a diode leading to the output of the circuit arrangement and a resistor lying against reference potential, whereas arranged with internal TTL logic diode and resistor in the opposite branches, the diode is thus used as a clamping diode.

Diese, beiden Schaltkreislogikarten anpaßbaren Eingangeschaltungen, korrespondieren beim Gebrauch mit Komplementären Ausgangsschaltungen, welche in folgender Weise angepaßt sind:These input circuits, adaptable to both types of circuit logic, correspond in use to complementary output circuits which are adapted in the following manner:

Sofern geräteintern eine p-MGS-Logik verwendet wird, wird die Aufgabe erfindungsgemäß durch eine im Signalweg liegende Parallelschaltung von einem am Eingang der Schaltung liegenden Strombegrenzungswiderstand mit einer katodenseitig verbundenen Diode, welche zum Ausgang führt und einem mit seinem Gate am Eingang der Anordnung angeschlossenen n-Kanal-Verarmungs-FET, dessen Source-Anschluß mit dem Bezugspotential verbunden ist, und dessen Drain-Anschluß an der Katode einer ebenfalls zum Ausgang der Anordnung führenden Diode liegt, erfüllt.If a p-MGS logic is used internally within the device, the object is achieved by a parallel in the signal path of a lying at the input of the circuit current limiting resistor with a cathode side connected diode which leads to the output and connected to its gate at the input of the device n Channel depletion FET, whose source terminal is connected to the reference potential, and whose drain terminal is located at the cathode of a diode also leading to the output of the device satisfies.

Bei geräteinterner TTl-Logik besteht die Ausgangsschaltung aus einer im Signalweg liegenden Parallelschaltung von einem den ersten Zweig bildenden eingangsseitig angeordneten Strombegrenzungswiderstand, dessen zweiter Anschluß an der Anode einer gegen das Bezugspotential geschalteten Lumineszenzdiode liegt, welche Bestandteil eines Optokopplers mit einem Fototransistor ist· Der Fototransistor liegt mit seinem Emitter auf Bezugspotential und mit dem Kollektor an der Katode einer zum Ausgang führenden Diode, wobei der zweite Zweig der Parallelschaltung aus in gleicher Weise angeordneten Strombegrenzungswiderstand und Lumineszenzdiode besteht, während der zugeordnete Fototransistor mit seinem Kollektor auf Bezugspotential und mit seinem Emitter an der Anode einer katodenseitig am Ausgang liegenden Diode angescHbssen ist. Der Ausgang 1st über einen Widerstand mit einem gegenüber Bezugspotential negativen Potential verbunden.In device-internal TTL logic, the output circuit consists of a parallel path in the signal path of a first branch forming the input side arranged current limiting resistor whose second terminal is connected to the anode of a switched against the reference potential light emitting diode, which is part of an optocoupler with a phototransistor · The phototransistor is with its emitter at reference potential and with the collector at the cathode of a diode leading to the output, the second branch of the parallel circuit consisting of similarly arranged current limiting resistor and light emitting diode, while the associated phototransistor with its collector at reference potential and with its emitter at the anode a cathode-side output diode is connected. The output is connected via a resistor to a negative potential relative to the reference potential.

Ausfuhrungsbeispielexemplary

Die Erfindung soll,nachstehend an einem Ausführungsbeispiel näher erläutert werden.The invention will be explained in more detail below using an exemplary embodiment.

Die zugehörigen Zeichnungen zeigen:The accompanying drawings show:

Pig· 1 ί Eine Eingangsschaltung der automatischen Pegelanpassung·Pig · 1 ί An input circuit of automatic level adjustment ·

Pig· 2 t Eine Eingangsschaltung für interne TTL-Logik·Pig · 2 t An input circuit for internal TTL logic ·

Pig· 3 ι Die korrespondierende Ausgangsschaltung für interne p-MOS-Logik·Pig · 3 ι The corresponding output circuit for internal p-MOS logic ·

Pig. 4 : Die entsprechende Ausgangsschaltung für eine interne TTL-Logik.Pig. 4: The corresponding output circuit for an internal TTL logic.

Die Erläuterung der Anordnung zur automatischen Pegelanpassung soll anhand der Punktionsweise erfolgen: Liegt am Eingang E der Eingangsschaltung gemäß Pig, 1 kein Potential, so werden die Eingänge des Differenzverstärkere 7 über die Spannungsteilerwiderstände 4j6 an Bezugsspannungspotential gelegt und es entsteht keine Differenzspannung. Damit führt auch der Ausgang des als Komperator arbeitenden Differenzverstärkers 7 keine Spannung gegen Bezugspotential, Diode 8 sperrt, und über den Widerstand 9 liegt am Schaltungsausgang A ebenfalls logisch "0" an.The explanation of the arrangement for automatic level adjustment should be made on the basis of puncturing: If at the input E of the input circuit according to Pig, 1 no potential, the inputs of the differential amplifier 7 via the voltage divider resistors 4j6 are applied to the reference voltage potential and there is no differential voltage. Thus, the output of the working as a comparator differential amplifier 7 no voltage against reference potential, diode 8 blocks, and via the resistor 9 is also at the circuit output A logical "0".

Bei "!"-Ansteuerung durch TTL-Bauelemente (positiv gegen Bezugspotential) gelangt die Eingangsspannung über die Diode 1 und die Spannungsteilerwiderstände 3;4 auf den negierenden Eingang des Differenzverstärker 7· Dadurch entsteht am Ausgang des Differenzverstärkers 7 eine negative Ausgangsßpannung, die durch die Diode 8 auf den Schaltungsausgang A gelangt (logisch "1")· Bei "1"-Ansteuerung durch p-MOS-Bauelemente (negativ gegen Bezugspotential) gelangt die Eingangsspannung Über die Diode 2 und die Spannungsteilerwiderstände 5$6 an den nichtnegierenden Eingang des Differenzverstärkers 7. Die ausgangsseitige Wirkung entspricht ebenfalls dem des aus der TTL-"1"-Ansteuerung hergeleiteten Zustand. Diese Eingangsschaltung realisiert somit nichtnegierendes VerhaltenWhen "!" - controlled by TTL devices (positive to reference potential) enters the input voltage via the diode 1 and the voltage divider resistors 3, 4 to the negative input of the differential amplifier 7 · This results in the output of the differential amplifier 7, a negative Ausgangsßpannung, by the When "1" control by p-MOS devices (negative to reference potential) enters the input voltage via the diode 2 and the voltage divider resistors 5 $ 6 to the non-negating input of the differential amplifier. 7 The output side effect also corresponds to that derived from the TTL "1" drive. This input circuit thus realizes non-negating behavior

Die Punktion der Anordnung gemäß Fig. 2 besitzt sinngemäß* Punktionsmerkmale. Am Differenzverstärker 7 entsteht lediglich die entgegengesetzte Polarität, so daß sie für die Ansteuerung von TTL-Bauelementen geeignet ist. Die Widerstands-Dioden-Anordnung 10;11 wirkt wie die Widerstands-Dioden-Anordnung 8j9 in Pig. 1 als Schutz der geräteinternen Logikbauelemente vor verbotenen Eingangsspannungen. Schließlich ist darauf zvi verweisen, daß die Eingangsschaltungsanordnung mit "1"-aktiven Bauelementen angesteuert werden muß.The puncture of the arrangement of FIG. 2 has mutatis mutandis * puncture features. At the differential amplifier 7, only the opposite polarity arises, so that it is suitable for the control of TTL components. The resistor diode array 10, 11 acts like the resistor diode array 8j9 in Pig. 1 as protection of the device's internal logic devices from prohibited input voltages. Finally, it should be pointed out that the input circuitry must be driven by "1" active devices.

Die zuzuordnende Ausgangsschaltung gemäß Fig. 3 besitzt folgende PunktionentThe assignable output circuit of FIG. 3 has the following Punktionent

Liegt am Schaltungseingang E der Anordnung logisch ^M0" an, ist bei Ausgangsbeschaltung der Anordnung mit p-MOS-Bauelementen die gesamte Anordnung stromlos· Am Schaltungsausgang A liegt deshalb ebenfalls logisch "0" für p-MOS-Bauelemente an. Bei Ausgangsbeschaltung mit TTL-Bauelementen stellen sich hingegen folgende Verhältnisse einsIf logic arrangement ^M 0 "is present at the circuit input E of the arrangement, the entire arrangement is de-energized at output wiring of the arrangement with p-MOS components. Therefore, logic" 0 "is also present at p-MOS components at circuit output A. For output connection with TTL Components, however, the following conditions one

Der n-Kanal-Verarmunga-FET 15 ist durch seine Gatespannung von Mull-? leitend und schließt damit über die Diode 14 den Eingang-der anzusteuernden Bausteine'gegen Bezugspotential kurz» Das entspricht logisch "0". Die Schwellspannung der Diode 13 begrenzt in Verbindung mit dem Strombegrenzungswiderstand 12 das Durchgreifen der positiven Ausgangsspannung auf den ansteuernden p-MOS-Baustein, wodurch dieser ebenfalls nicht über die Grenzdaten belastet wird.The n-channel depletion FET 15 is characterized by its gate voltage of Mull-? conductive and thus closes over the diode 14, the input of the blocks to be controlled 'against reference potential short »This corresponds to logic" 0 ". The threshold voltage of the diode 13 limited in conjunction with the current limiting resistor 12, the penetration of the positive output voltage to the driving p-MOS device, whereby this is also not burdened by the limit data.

Liegt am Schaltungseingang E der Anordnung logisch "1" an„ wird der FET durch die negative Gatespannung gesperrt, wodurch die Diode 14 ebenfalls stromlos ist. Bei Ausgangsbeschaltung durch p-MOS-Bauelemente wird die negative, logisch "1" entsprechende Eingangsspannung über den Strombegrenzungswiderstand 12 und die Diode 13 auf den Schaltungsausgang A gelegt. Bei Beschaltung des Ausgangs A mit TTL-Bauelementen fällt die Summe aus der negativenIf logic "1" is present at the circuit input E of the device, the FET is blocked by the negative gate voltage, as a result of which the diode 14 is also de-energized. When output circuit by p-MOS devices, the negative, logic "1" corresponding input voltage via the current limiting resistor 12 and the diode 13 is placed on the circuit output A. When wiring the output A with TTL components, the sum of the negative falls

Eingangsspahnung und der aus der TTL-Last kommenden positiven Spannung im wesentlichen über den Strombegrenzungswiderstand 12 ab. Er ist demnach insbesondere nach dem maximal zulässigen Eingangsstrom von TTL-Bauelementen für den Zustand logisch "1" zu bemessen. Unter der geprüften Voraussetzung, daß der Strombegrenzungswiderstand 12 sowohl für MOS- als auch für TTL-Schaltungen mit den gleichen Wertebereichen realisiert ist, zeichnet sich die Ausgangsschaltung nach Pig. 3 ebenfalls durch nichtnegierendes Verhalten aus. Pur interne TTL-Schaltungen ist die Anordnung nach Fig. 4 geeignet.Eingangspahnung and coming from the TTL load positive voltage substantially via the current limiting resistor 12 from. Accordingly, it is to be dimensioned in particular for the maximum permissible input current of TTL components for the logic "1" state. Under the condition that the current limiting resistor 12 is realized with the same value ranges for both MOS and TTL circuits, the output circuit is characterized by Pig. 3 also by nonnegative behavior. For purely internal TTL circuits, the arrangement of FIG. 4 is suitable.

Bei logisch "0" am Schaltungseingang E sind die Widerstände 23J24 und die Dioden 16;19 stromlos und damit auch die Fototransistoren 17;2O gesperrt und somit die Dioden 18;21 stromlos.At logic "0" at the circuit input E, the resistors 23J24 and the diodes 16, 19 are de-energized and thus also the phototransistors 17, 20 blocked and thus the diodes 18, 21 de-energized.

Bei Beschaltung dieser Anordnung mit p-MOS-Bauelementen wirkt am Schaltungseingang E die durch den Widerstand auf den Schaltungsausgang A angeschaltete negative Spannung (logisch "1").When wiring this arrangement with p-MOS devices acts on the circuit input E through the resistor to the circuit output A negative voltage (logic "1").

Bei Beschaltung mit TTL-Bauelementen ist die minimale Größe des Widerstandes 22 nach den unter Pig. 3 erläuterten Gesichtspunkten zu bestimmen, so daß auch hier für TTL-Bauelemente logisch ;"1" wirksam wird. Bei logisch "1" am Schaltungseingang E befinden sich die Bauelemente 16;17;19j20j23}24 im durchgesteuerten Zustand. Liegt nun am Schaitungsausgang A ein anzusteuerndes p~MOS~ Bauelement, so wird der durch den Widerstand 22 gelieferte Strom über die Bauelemente 20$21 gegen Bezugspotential abgeleitet und das Eingangspotential entspricht logisch "0". Liegt an dem Schaltungsausgang A ein anzusteuerndes TTL-Bauelement, so wird derron dessen Eingang gelieferte Strom über die Bauelemente 17;18 gegen Bezugspotential kurzgeschossen. Der vom Widerstand 22 gelieferte Strom hat in diesem Falle nur unterstützende Wirkung. Auch für diesen Schaltzustand wird am Schaltungsausgang A logisch "0" für die verschiedenen Bauelemente realisiert. Die Anordnung nach Fig. 4 zeichnet sich alcjs durch ein negierendes Verhalten aus.When wired with TTL devices, the minimum size of the resistor 22 to the under Pig. 3, so that here too for TTL components logic "1" becomes effective. If logic "1" is present at the circuit input E, the components 16, 17, 19j20j23} 24 are in the through-controlled state. If a p.sub.MOS component to be driven is now present at the output A, then the current delivered by the resistor 22 is derived via the components 20 $ 21 against reference potential and the input potential corresponds to logic "0". If a TTL component to be driven is present at the circuit output A, the current supplied to its input is briefly shunted against reference potential via the components 17; The current supplied by the resistor 22 has in this case only supportive effect. Also for this switching state, logic "0" for the various components is realized at the circuit output A. The arrangement according to FIG. 4 is characterized by a negating behavior.

Claims

invention claim
Interface arrangement for automatic level adjustment when interconnecting components of different logic families, preferably p-MOS and TTL components, in particular for the interface adaptation of Service ^ measuring devices, characterized in that the Schülungseingang (E) at the anode / cathode connection of an anti-parallel connected diode pair (1} 2), whose two other terminals are closed against reference potential in each case by a two resistors (3,4) (5; 6) voltage divider whose outputs to the inputs of a Differenzverötärkers (7) with preferably threshold characteristic so are created, that in device-internal p-MOS logic of the cathode-side driven voltage divider (5; 6) connected to the negating input and the output of the differential amplifier (7) with the cathode of the circuit output (A) adjacent diode (8) and a counter Reference potential lying resistor (9) is completed and at device-internal TTL ~ Log ik is the voltage divider (3 »4) driven on the anode side with the non-negating input of the differential amplifier (7) and its external path via a current limiting resistor

(10) with the circuit output (A) and a clamp diode

(11) is connected to reference potential, wherein the corresponding output circuit (A) in device-internal p-4 / tOS logic from a lying in the signal eg parallel connection of a lying on the Schachungseingang (E) current limiting resistor (12) with a cathode side connected diode (13) and an n-channel depletion PET - (15)., The gate at the peel input (E) is applied, the source terminal receives reference potential and the drain »connection with the cathode of the output (A) occupying diode (14 ), while with device-internal TTL logic, a parallel connection of two at the circuit input (E) lying current limiting resistor (12) arranged on the anode side in series,

luminescence diodes (16j 19), which are connected to reference potential, of two optocouplers whose first phototransistor (17) is connected on the emitter side to reference potential and collector side to the cathode of a diode (18) connected to the circuit output (A), while the phototransistor (20) of the second opto-coupler is connected on the collector side is at reference potential and the emitting side via a cathode-side connected diode (21) at the circuit output (A), which is connected via a resistor (22) connected to a negative potential.

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