DD211654A1

DD211654A1 - CIRCUIT ARRANGEMENT FOR SIGNAL ADJUSTMENT AND SIGNALING ON THE STANDARD INTERFACE

Info

Publication number: DD211654A1
Application number: DD24499182A
Authority: DD
Inventors: Klaus Hentzel; Werner Goldmann; Wilfried Sproessig
Original assignee: Robotron Zentrum Fuer Forschun
Priority date: 1982-11-18
Filing date: 1982-11-18
Publication date: 1984-07-18

Abstract

Schaltungsanordnung zur Signalentschluesselung und Signalbildung am Standardinterface als Bestandteil einer Geraetestation, die an eine EDVA angeschlossen ist. Ziel ist es, den Steuerungsaufwand zu verringern. Aufgabe ist es, einen multivalent nutzbaren Teil des Standardinterface zu realisieren. Die Schaltungsanordnung dient zur Erkennung und Bildung von Geraeteadressen, des Anfangsstatus und ausgewaehlter Steuerspannungen am Standardinterface mittels einfacher, uebersichtlicher Schaltungen, die in einem mult ivalent nutzbaren Teil d. Standardinterfaceanschlusses realisiert werden. Dabei arbeitet eine Mikroprogrammsteuerung mit einer Folgesteuerung bei der Kommando- und Adressentschluesselung sowie Status- und Steuersignalbildung zusammen. Die BUS-Signale des Standardinterface werden in einer ersten Gruppe von PROMs decodiert und getrennt als Adressen- bzw. Kommandosignale auf entsprechende, nachgeschaltete Zwischenspeicher gegeben. Deren Ausgangssignale gehen gemeinsam mit mehreren Steuersignalen auf eine zweite Gruppe von PROMs, wobei Adressensignale f. eine Zentraleinheit erzeugt und sowohl d. Anfangsstatusbyte als auch Ergebnissignale der Auswahlfolge generiert werden.Circuit arrangement for signal decryption and signal formation on the standard interface as part of a device station which is connected to an EDVA. The goal is to reduce the control effort. The task is to realize a multivalent usable part of the standard interface. The circuitry is used to detect and formulate device addresses, initial state, and selected control voltages on the standard interface by means of simple, clear circuits that are stored in a multivalent usable portion d. Standard interface connection can be realized. In this case, a microprogram control works together with a sequential control in the command and address key as well as status and control signal formation. The BUS signals of the standard interface are decoded in a first group of PROMs and separately given as address or command signals to corresponding, downstream latches. Their output signals go together with a plurality of control signals to a second group of PROMs, wherein address signals f. generates a central unit and both d. Initial status byte as well as result signals of the selection sequence are generated.

Description

Titel der ErfindungTitle of the invention

Schaltungsanordnung zur Signalentschlüsselung und Signalbildungam StandardinterfaceCircuit arrangement for signal decryption and signal formation on the standard interface

Anwendungsgebiet der ErfindungField of application of the invention

Die Erfindung betrifft eine Schaltungsanordnung zur Signalentschlüsselung und Signalbildung am Standardinterface, die zur Erkennung und Bildung von Geräteadressen, zur Bildung des Anfangsstatus sowie ausgewählter Steuerspannungen am Standardinterface innerhalb einer Gerätesteuereinheit eingesetzt wird, wobei die Gerätesteuereinheit mit den angeschlossenen Geräten einen Komplex von mehreren unabhängigen Ein-Geräte-Steuereinheiten bildet.The invention relates to a circuit arrangement for signal decryption and signal formation on the standard interface, which is used for the detection and formation of device addresses, to form the initial status and selected control voltages on the standard interface within a device control unit, the device control unit with the connected devices a complex of several independent on-devices Control units forms.

Charakteristik der bekannten technischen Lösungen Es ist bekannt, daß zur Bildung und Erkennung von Geräteadressen, Statussignalen und Steuerspannungen NAND-, NOR- bzw. AND-Gatt.er eingesetzt werden können. Beispiele dafür sind Lochbandstationen und andere Gerätesteuereinheiten, die am Standardinterface angeschlossen sind, wie z. B. Magnetbandsteuergeräte und Paralleldrukker. Die dort verwendeten Schaltungsanordnungen sind sehr kompliziert und unübersichtlich. Zu ihrer Realisierung sind viele TTL-Gatter und viel Platz auf den Leiterplatten erforderlich, wodurch auch die Fertigungs- und Prüfzeiten hoch sind. Des weiteren macht es viel Mühe, Änderungen innerhalb der Schaltungsanordnung durchzuführen. Eine Nutzung für andere Gerätetypen ist nahezu unmöglich.Characteristic of the known technical solutions It is known that NAND, NOR or AND gates can be used to form and recognize device addresses, status signals and control voltages. Examples of this are perforated tape stations and other device control units that are connected to the standard interface, such. B. magnetic tape controllers and parallel printer. The circuitry used there are very complicated and confusing. Many TTL gates and a lot of printed circuit board space are required for their realization, which also means high production and test times. Furthermore, it takes a lot of effort to make changes within the circuitry. Use for other device types is nearly impossible.

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Ziel der ErfindungObject of the invention

Es ist Ziel der Erfindung, innerhalb einer Gerätesteuereinheit eine Schaltungsanordnung zur Steuerung ausgewählter Funktionen und Signale/ die bisher mit sehr großem Aufwand realisiert wurde, zu vereinfachen, so daß mindestens eine Leiterplatte eingespart wird und nur ein Rahmen für einen Leiterplattenstapel eingesetzt werden braucht.It is an object of the invention within a device control unit, a circuit arrangement for controlling selected functions and signals / which has been implemented with great effort, simplify so that at least one circuit board is saved and only one frame needs to be used for a printed circuit board stack.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, einen multivalent nutzbaren Teil des Standardinterfaceanschlusses für eine Gerätestation zu realisieren, wobei eine Mikroprogrammsteuerung mit einer Folgesteuerung zusammenarbeiten muß bei der Kommando- und Adreßentschlüsselung sowie bei der Status- und Steuersignalgenerierung .The invention has for its object to realize a multivalent usable part of the standard interface connection for a device station, wherein a microprogram control must cooperate with a sequence control in the command and address decryption and in the status and control signal generation.

Das Wesen der Erfindung liegt darin, daß BUS-Signale des Standardinterface auf die Adreßeingänge einer ersten Gruppe von PROMs geführt werden, wobei weitere Adreßeingänge mit Signalen aus der Interfacesteuerung, einer Restlogik oder der Schaltungsanordnung selbst belegt sind. Durch die PROMs werden Entschlüsselungen von Geräteadressen vorgenommen, Vorentschlüsselung von Kommandos durchgeführt und Adressengültigkeitssignale erzeugt. Diese Signale werden zwischengespeichert und danach gemeinsam mit weiteren Signalen der Interfacesteuerung, der Restlogik und anderen Signalen der Schaltungsanordnung auf die Adreßeingänge einer zweiten Gruppe von PROMs geführt. In diesen PROiVIs werden Adressensignale für eine angeschlossene Zentraleinheit, das Anfangsstatusbyte und Ergebnissignale der Auswahlfolge erzeugt.The essence of the invention lies in the fact that BUS signals of the standard interface are routed to the address inputs of a first group of PROMs, wherein further address inputs are occupied by signals from the interface control, a residual logic or the circuit arrangement itself. The PROMs decrypt device addresses, pre-decrypt commands, and generate address valid signals. These signals are latched and then passed along with other signals of the interface control, the residual logic and other signals of the circuit arrangement to the address inputs of a second group of PROMs. These PROiVIs generate address signals for a connected central processing unit, the start status byte and the result signals of the selection sequence.

Die Vorteile der Schaltung liegen darin, daß sie einfach und übersichtlich ist. Die Logik ist leicht verständlich und damit auch änderungsfreundlich, wenn z. B. andere Gerätetypen angeschlossen werden sollen.The advantages of the circuit are that it is simple and clear. The logic is easy to understand and therefore change friendly, if z. B. other device types to be connected.

Ausführungsbeispielembodiment

BIe Erfindung soll nachstehend an einem Ausführungsbeispiel erläutert werden. Dabei zeigen Fig. 1: Blockschaltbild einer Gerätestation Fig. 2: Grobstruktur einer Interfacesteuerung Fig. 3: Schnittstellendärstellung der Schaltungsanordnung Fig. 4: Schaltungsanordnung Fig. 5: Grobdarstellung des zeitlichen Ablaufes.The invention will be explained below using an exemplary embodiment. 1: a block diagram of a device station FIG. 2: coarse structure of an interface control FIG. 3: interface end position of the circuit arrangement FIG. 4: circuit arrangement FIG. 5: a rough representation of the time sequence.

Die erfindungsgemäße Schaltungsanordnung ist struktureller Bestandteil einer Gerätestation 100 (GS).The circuit arrangement according to the invention is a structural component of a device station 100 (GS).

Das Blockschaltbild Fig. 1 der Gerätestation 100 zeigt alle Funktionsgruppen und -komplexe sowie deren wesentliche Verbindungen. Die Gerätestation 100 ist eine Einheit von Gerätesteuereinheiten für den Betrieb und Anschluß mehrerer unabhängiger und funktionell verschiedener Geräte 81, 82, 91 an das Standardinterface 40 (SIF) als 1. Peripherie einer EDVA. Sie dient der Übertragung von Informationen von Lochbandlesern 81, Lochbandstanzern 82 und Kassettenmagnetbandgeräten 91 zu einer Zentraleinheit 10 und umgekehrt. Die Gerätestation 100 enthält bis zu sechs Einzelgeräte, die in drei Geräteeinheiten 8, 9 vorhanden und jeweils einer Anschlußsteuerung 6, 7 über ein definiertes Interface 66, 76 zugeordnet sind. Die Gerätestation 100 wird mittels einer Interfacesteuerung 5 (IST) und Mikroprozessoren 61, 71 gesteuert. Der Standardinterfaceanschiuß 4 (SIAN) ist für alle sechs Geräte 81, 82, 91 nach einem ersten Standard ausgeführt. Die GS 100 kann am Multiplex-, Blockmultiplex- und Selektorkanal arbeiten. Vorzugsweise wird sie am BytemultiplexkanalThe block diagram Fig. 1 of the device station 100 shows all functional groups and complexes and their essential connections. The device station 100 is a unit of device control units for the operation and connection of several independent and functionally different devices 81, 82, 91 to the standard interface 40 (SIF) as the 1st periphery of an EDVA. It is used to transfer information from punch tape readers 81, punch punches 82 and cassette tape recorders 91 to a central processing unit 10 and vice versa. The device station 100 contains up to six individual devices, which are present in three device units 8, 9 and each associated with a connection control 6, 7 via a defined interface 66, 76. The device station 100 is controlled by means of an interface control 5 (IST) and microprocessors 61, 71. The standard interface 4 (SIAN) is designed for all six devices 81, 82, 91 according to a first standard. The GS 100 can operate on the multiplex, block multiplex and selector channel. Preferably, it will be at the byte multiplexed channel

angeschlossen. An das Stromversorgungssteuerinterface 30 der EDVA gemäß einem zweiten Standard ist die Gerätestation 100 angeschlossen. Für die Geräte 81, 82, 91 werden die entsprechenden Grund-, Steuer-, Schreib- und Lesekommandos über das Standardinterface 40 kodiert empfangen und mikroprozessorgesteuert abgearbeitet. Die sich ergebenden Zustände bzw. Bedingungen der einzelnen Geräte 81, 82, 91 und ihrer Anschiußsteuerungen 6, werden über das Standardinterface 40 zur EDVA übertragen.connected. To the power supply control interface 30 of the EDVA according to a second standard, the device station 100 is connected. For the devices 81, 82, 91, the corresponding basic, control, read and write commands are received encoded via the standard interface 40 and processed microprocessor-controlled. The resulting conditions of the individual devices 81, 82, 91 and their Anschuußsteuerungen 6 are transmitted via the standard interface 40 to the EDVA.

Die Ein- und Ausgabeleistungen der Geräte 81, 82, 91 reichen von 50 Zeichen/sec beim Lochbandstanzer 82 bis zu 1,5 kByte/sec beim Kassettenmagnetbandgerät 91. Der Betrieb und Anschluß der Geräte 81, 82, 91 der Gerätestation 100 werden durch Kontroll- und Schutzeinrichtungen an verschiedenen Stellen der Hardware und der Mikroprogramme überwacht. Kontrollschaltungen überwachen die Betriebsspannungen, und eine Übertemperaturkontrolle führt über eine Havarieanzeige zur Abschaltung. Eine Datenträgererkennung für Bandende und Bandriß wird mittels Kontrollen gesichert, Prüfbitkontrollen überwachen die Datenübertragung zwischen Gerät 81 und einer Anschlußsteuerung 6, Stanzfehler werden im Gerät 82 erkannt und ausgewertet. Beim Kassettenmagnetband 91 werden die standardgemäSe Aufzeichnung und Wiedergabe kontrolliert. Nach dem Einschalten der Gerätestation 100 erfolgt ein mikroprogrammgesteuerter Test der Hardware, welcher über ein Wartungsfeld 2 beeinfluß werden kann. Detailliertere Aussagen und Überwachungen der Gerätestation 100 sind durch umfangreiche Anzeigen auswählbarer Register sowie die Anzeige eines RAM-Inhaltes über das Wartungsfeld 2 gegeben.The input and output powers of the devices 81, 82, 91 range from 50 characters / sec in the punched punch punch 82 to 1.5 kbytes / sec in the cassette tape recorder 91. The operation and connection of the apparatuses 81, 82, 91 of the equipment station 100 are controlled - Protected and monitored at various points of the hardware and microprograms. Control circuits monitor the operating voltages, and an over-temperature control leads to a shutdown via a breakdown display. A disk recognition for tape end and tape break is secured by controls, check bit controls monitor the data transmission between device 81 and a port controller 6, punching errors are detected in the device 82 and evaluated. The cassette magnetic tape 91 controls the standard recording and reproduction. After switching on the device station 100, a microprogram-controlled test of the hardware takes place, which can be influenced via a maintenance field 2. More detailed statements and monitoring of the device station 100 are given by extensive displays of selectable registers as well as the display of a RAM content via the maintenance field 2.

Durch die Kabelstufen der Funktionsgruppe Standardinterfaceanschluß 4 sowie durch eine E/A-Auswahl-Umschaltung in einer Einschaltsteuerung 3 wird unabhängig von der Betriebsart der Gerätestation 100 die geforderte Übernahme bzw. Verteilung der Signale auf den Leitungen des Standardinterface 40 realisiert. In der Betriebsart ON-LINE werden die durch den Standardinterfaceanschluß 4 empfangenen Interfacesignale an die Interfacesteuerung 5 weitergeleitet bzw. die durch die Interfacesteuerung 5 erzeug-Due to the cable stages of the function group standard interface connection 4 and by an I / O selection switchover in a switch-on control 3, the required transfer or distribution of the signals on the lines of the standard interface 40 is realized independently of the operating mode of the device station 100. In the operating mode ON-LINE, the interface signals received by the standard interface connection 4 are forwarded to the interface control 5 or the signals generated by the interface control 5 are transmitted.

ten Interfacesignale über den Standardinterfaceanschluß 4 an das Standardinterface 40 weitergegeben. Die über das Standardinterface 40 ankommenden Interfacesignale werden bezüglich Adresse und Kommando auf Gültigkeit und Richtigkeit geprüft. Nach erfolgter Adressenerkennung in der Interfacesteuerung 5 wird ein Gerät 81, 82 oder 91 ausgewählt und nachfolgend die Datenübertragung realisiert. Die richtige oder fehlerhafte Abarbeitung eines Kommandos wird mittels Zustands- und Abfühlinformationen, die in der jeweiligen Anschlußsteuerung 6, 7 entsprechend zusammengestellt werden, 'mikroprozessorgesteuert über die Interfacesteuerung 5 und den Standardinterfaceanschluß 4 an die angeschlossene EDVA übertragen. Die auf einem BUS 102 liegenden Informationen können in einem Bedienfeld 1 bzw. Wartungsfeld 2 angezeigt werden. In der Betriebsart OFF-LINE sind mit den Lochbandgeräten 81, 82 ebenfalls Funktionen durchführbar. Für das Kassettenmagnetbandgerät 91 gibt es im OFF-LINE keine Funktionen mit Datenaustausch. Ober das Bedienfeld 1 können Funktionen in anderen Funktionskomplexen ausgelöst und deren Zustände angezeigt werden, z. B. ermöglichen zwei Drehschalter im Bedienfeld 1 die EOR-Einsteliung für den Lochbandleser 81 und die Adresseneinsteilung für die Anzeige der internen Mikroprozessor-Speicher. Während der Wartung bzw. zur Fehlersuche können über das Wartungsfeld 2 Eingriffe in den Geräteablauf initialisiert und die vorhandenen Zustände der Geräte 81, 82, 91 angezeigt werden. Zusätzliche dynamische bzw. stati- \ sehe Anzeigen von Zuständen der Anschlußsteuerungen 6, 7 sind über das Wartungsfeld 2 möglich.th interface signals via the standard interface 4 to the standard interface 40 passed. The interface signals arriving via the standard interface 40 are checked for validity and correctness with regard to address and command. After the address recognition in the interface control 5, a device 81, 82 or 91 is selected and subsequently the data transmission is realized. The correct or faulty execution of a command is transmitted by means of state and Abfühlinformationen that are compiled in accordance with the respective terminal control 6, 7, 'microprocessor-controlled via the interface control 5 and the standard interface 4 to the connected EDVA. The information lying on a BUS 102 can be displayed in a control panel 1 or maintenance field 2. In the OFF-LINE mode, functions can also be performed with the perforated tape devices 81, 82. For the cassette tape recorder 91, there are no functions with data exchange in the OFF-LINE. The control panel 1 can be used to trigger functions in other functional complexes and to display their statuses, for example: For example, two rotary switches in the control panel 1 enable the EOR setting for the punch tape reader 81 and the address setting for the display of the internal microprocessor memories. During maintenance or troubleshooting, the maintenance field 2 can be used to initialize interventions in the device sequence and to display the existing states of the devices 81, 82, 91. Additional dynamic or static indications of states of the connection controllers 6, 7 are possible via the maintenance field 2.

Die,Einschaltsteuerung 3 steuert das Ein- und Ausschalten der Gerätestation 100 vom Bedienfeld 1 (lokal) oder über das Stromversorgungssteuerinterface 30 (zentrales Ein/Aus von der Zentraleinheit 10), steuert Kanal-E/A-Auswahlbedingungen, das Umschalten der Betriebsarten der Gerätestation 100 und liefert Rücksetzsignale für die Interfacesteuerung 5 und die Anschlußsteuerung 6,7.The power on controller 3 controls the turning on and off of the equipment station 100 from the control panel 1 (locally) or via the power supply control interface 30 (central on / off from the CPU 10), controls channel I / O selection conditions, switching the operation modes of the equipment station 100 and provides reset signals for the interface controller 5 and the port controller 6,7.

Der Standardinterfaceanschluß 4 realisiert mittels Interfacesteuerung 5 und in Zusammenarbeit mit der Einschaltsteuerung 3 die Anpassung und Weiterleitung der Interfacesignale in der durch die entsprechenden Standards geforderten Weise. Die InterfacesteuerungThe standard interface 4 realizes the adaptation and forwarding of the interface signals in the manner required by the corresponding standards by means of interface control 5 and in cooperation with the switch-on control 3. The interface control

5 realisiert die Verbindung zwischen der Zentraleinheit 10 und den Anschlußsteuerungen 5, 7 über BUS 101 und BUS 102. Entsprechend den zu realisierenden Funktionen enthält die Interfacesteuerung 5 im wesentlichen folgende Teile, die in Fig. 2 dargestellt sind: Zeitsteuerung 51, Teil der BUS-E/A-Verarbeitung 52, Ablaufsteuerung 53, Steuerregister 54, Test-BUS-Steuerung 55.5 realizes the connection between the central unit 10 and the terminal controllers 5, 7 via BUS 101 and BUS 102. According to the functions to be implemented, the interface controller 5 contains essentially the following parts, which are illustrated in FIG. 2: time control 51, part of the BUS I / O processing 52, sequencer 53, control register 54, test bus control 55.

Die Zeitsteuerung 51 besteht im wesentlichen aus einer Taktzentrale 511 und einem Steuerzähler 512, siehe WP G06F/234 579/8. In der BUS-E/A-Verarbeitung 52 werden zu verschiedenen Zeitpunkten Adressen, Kommandos oder Daten verarbeitet, je nachdem, welches begleitende Steuersignal aktiviert ist. Bei der Abarbeitung der Kommandos ergeben sich bestimmte Bedingungen, die im zentralen Steuerregister 54 vorliegen. Sie werden am Ende jeder Interfacefolge in der Anschlußsteuerung 5, 7 ausgewertet. Der BUS 101 dient dem Informationsaustausch zwischen der gesamten Steuerung und dens Bedienfeld 1 und Wartungsfeld 2. Die Abläufe des Informationsaustausches werden durch die Test-BUS-Steuerung 55 realisiert. Für die Geräteeinheiten 8, 9 sind die Anschlußsteuerungen 6, 7 das Bindeglied zur Interfacesteuerung 5. Für beide Lochbandeinheiten 8 ist die Ablaufsteuerung 6 identisch. Sie hat die Aufgabe, die Arbeit der Lochbandeinheit S zu steuern, Kommandos abzuarbeiten, Daten und Fehler der Geräte 81, 82 weiterzugeben. Sie ist in der Gerätestation 100 zweimal vorhanden. Für die Kassettenmagnetbandeinheit 9 übernimmt die Anschlussteuerung 7 die analogen Funktionen. In Fig. 3 ist der Zusammenhang der erfindungsgemäßen Schaltungsanordnung 50 zu'anderen Teilen der Gerätesteuereinheit 100 dargestellt. Die Interfacesignale BUSAO ... 7, P gehen direkt auf die Schaltungsanordnung 50. Weitere Eingangssignale kommen von den Anschlußsteuerungen 6, 7 und dem Standardinterfaceanschluß 4. Ein Signal PBF, das in der Restlogik 500 der Interfacesteuerung 5 er-The timing controller 51 consists essentially of a clock center 511 and a control counter 512, see WP G06F / 234 579/8. In BUS I / O processing 52, at various times, addresses, commands or data are processed, depending on which attendant control signal is asserted. When executing the commands, certain conditions that exist in the central control register 54 arise. They are evaluated at the end of each interface sequence in the port controller 5, 7. The BUS 101 is used for information exchange between the entire controller and the control panel 1 and the maintenance field 2. The processes of information exchange are realized by the test BUS controller 55. For the device units 8, 9, the connection controls 6, 7 are the link to the interface control 5. For both perforated belt units 8, the sequence control 6 is identical. It has the task to control the work of the perforated tape unit S, to process commands, to pass on data and errors of the devices 81, 82. It is present twice in the device station 100. For the cassette magnetic tape unit 9, the terminal controller 7 takes over the analog functions. FIG. 3 shows the relationship of the circuit arrangement 50 according to the invention to other parts of the device control unit 100. The interface signals BUSAO... 7, P go directly to the circuit arrangement 50. Further input signals come from the connection controllers 6, 7 and the standard interface connection 4. A signal PBF, which is generated in the residual logic 500 of the interface control 5.

zeugt wird, geht ebenfalls auf die Schaltungsanordnung 50. Alle dargestellten Eingangssignale werden in der Schaltungsanordnung 50 erfindungsgemäß ausgewertet, wobei die in Fig. 3 dargestellten Ausgangssignale der Schaltungsanordnung gebildet werden. Sie gehen vor allem zur Restlogik 500 und dienen zur Steuerung des Standardinterface. Die Fig. 4 zeigt die erfindungsgemäße Schaltungsanordnung. BUS-Signaie BüSAO ... 7 des Standardinterface 40, die Adressen- und Kommandoinformationen enthalten, sind auf die Adreßeingänge AO ... A7 eines ersten PROMs 503 geführt. Die restlichen Adreßeingänge des PROivis 503 sind mit dem Ausgangssignal eines ersten ANDs 501 und eines zweiten ANDs 502 verbunden. Die Ausgangssignale RGAO ... 2 des PROMs 503 sind auf einen ersten Zähler 504 geführt, der außerdem mit einem Parallel-Übernahmesignal GARL und einem Zähitakt ZRGA aus dem Standardinterfaceanschluß 4 beaufschlagt ist. Die usgangssignale XRGAO ... 2 des Zählers 504 gehen auf die Adreßeingänge AO ... A2 eines zweiten PROMs 506, während das Ausgangssignal XAG des Zählers 504 auf den Standardinterfaceanschluß 4 geführt ist. Das Ausgangssignal XRGAl geht außerdem auf einen Eingang des zweiten ANDs 502 und das Ausgangssignal XRGA2 auf einen Eingang des ersten ANDs 501. Bei beiden ANDs ist der zweite Eingang mit dem Signal XFKTE der Standardanschlußsteuerung 4 beaufschlagt. Die Ausgangssignale RKMDO ... 2 des ersten PROMs 503 sind auf einen zweiten Zähler 505 geführt, der über das Signal LDKMD mit dem Standardinterfaceanschluß 4 verbunden ist. Die Ausgangssignale des zweiten Zählers 505 gehen einmal auf die Adreßeingänge A3 ... A5 des zweiten PROMs 506 und zum anderen auf die Adreßeingänge AO ... A2 eines dritten PROMs 507. Das Signal STZ2 vom Standardinterfaceanschluß 4 geht auf den Adreßeingang A8 bei den PROMs 506 und 507, während die Signale EKl bzw. KOG der Anschlußsteuerungen 6, 7 auf die Adreßeingänge A7 bzw. A6 bei beiden PROMs 506 und 507 geführt sind An den Adreßeingang A3 des PROMs 507 geht das Signal PBF von der Restlogik 500, während an den Adreßeingängen A4 bzw. A5 die Signale der Anschlußsteuerungen 6, 7 EE bzw. /AB geführt sind.is generated, also goes to the circuit arrangement 50. All illustrated input signals are evaluated according to the invention in the circuit arrangement 50, wherein the output signals of the circuit arrangement shown in Fig. 3 are formed. They mainly go to the residual logic 500 and serve to control the standard interface. 4 shows the circuit arrangement according to the invention. BUS signal BUSAO ... 7 of the standard interface 40, which contain address and command information, are routed to the address inputs A0... A7 of a first PROM 503. The remaining address inputs of the PROivis 503 are connected to the output of a first AND 501 and a second AND 502. The output signals RGAO... 2 of the PROM 503 are fed to a first counter 504, which is additionally supplied with a parallel takeover signal GARL and a counter clock ZRGA from the standard interface connection 4. The output signals XRGAO... 2 of the counter 504 go to the address inputs AO... A2 of a second PROM 506, while the output signal XAG of the counter 504 is fed to the standard interface connection 4. The output signal XRGA1 also goes to an input of the second ANDs 502 and the output signal XRGA2 to an input of the first ANDs 501. In both ANDs, the second input is supplied with the signal XFKTE of the standard port controller 4. The output signals RKMDO... 2 of the first PROM 503 are fed to a second counter 505, which is connected to the standard interface terminal 4 via the signal LDKMD. The output signals of the second counter 505 go once to the address inputs A3 ... A5 of the second PROMs 506 and the other to the address inputs AO ... A2 a third PROMs 507. The signal STZ2 from the standard interface terminal 4 goes to the address input A8 at the PROMs 506 and 507, while the signals EKl and KOG of the terminal controllers 6, 7 are passed to the address inputs A7 and A6 at both PROMs 506 and 507 At the address input A3 of the PROM 507, the signal PBF goes from the residual logic 500, while to the Address inputs A4 and A5, the signals of the terminal controls 6, 7 EE and / AB are performed.

Die Ausgangssignale GAO ... GA7 des zweiten PROMs 506 und die Ausgangssignale STAE4 ... E7, PROMo ... 8 gehen auf die Restlogik 500.The output signals GAO ... GA7 of the second PROM 506 and the output signals STAE4 ... E7, PROMo ... 8 go to the residual logic 500.

Die Fig. 5 enthält eine Darstellung der Verarbeitungsschritte, die durch die Schaltungsanordnung 50 realisiert werdenFIG. 5 contains a representation of the processing steps that are implemented by the circuit arrangement 50

Zu Beginn einer durch die Zentraleinheit 10 ausgelösten Auswahlfolge wird die auf den Leitungen BUSAO . . . A7 anliegende Adresse von dem ersten PROM 503 entschlüsselt und mit allen in diesem PROM 503 gespeicherten Geräteadressen verglichen. Wird Gleichheit zu einer Adresse festgestellt, erfolgt die Zuordnung einer relativen Geräteadresse auf den Leitungen RGAO ... 2 und die Erzeugung eines Adressengültigkeitssignals /AG mitteis der im ersten Viertel dieses PROMs 503 gespeicherten Konstanten. Die Tabelle 1 enthält dazu eine Obersicht. At the beginning of a selection sequence triggered by the central unit 10, that on the lines BUSAO. , , A7 present address from the first PROM 503 decrypted and compared with all device addresses stored in this PROM 503. If equality is found to an address, the assignment of a relative device address on the lines RGAO ... 2 and the generation of an address validity signal / AG mitteis the stored in the first quarter of this PROMs 503 constant. Table 1 contains a top view.

Tabelle 1 PROM 503 (1. Viertel - relative Geräteadressen)Table 1 PROM 503 (1st quarter - relative device addresses)

Gerätdevice PROM AdressePROM address Ausgang des PROMsOutput of the PROM F2¹ F2 ¹ relative adresse RGA2 1relative address RGA2 1 LL Geräte- ODevice O Adresse gültig i /AG ! IAddress valid i / AG! I LBLl 81LBL 81 X'007'X'007 ' XX F3'F3 ' OO LL OO OO LBL2 81LBL2 81 X'008'X'008 ' XX F4'F4 ' OO OO LL OO LBSl 82LBSl 82 ΧΌ05¹ 105 ¹ XX F5'F5 ' LL OO OO OO LBS2 82LBS2 82 X' 006'X'006 ' XX F6'F6 ' LL LL LL OO KMBGl 91KMBGl 91 ΧΌ24'ΧΌ24 ' XX _F7, _F7 , LL LL OO OO KMBG2 91KMBG2 91 X¹025'X ¹ 025 ' γ Λγ Λ FF¹ FF ¹ LL LL LL OO alle anderen Adressen zwischen X¹OOO' und X¹OFF'all other addresses between X ¹ OOO 'and X ¹ OFF' XX LL LL LL

Liegt z. B. auf dem BUSAO ... A7 die Geräteadresse X'07¹, liegt auch am PROM 503 die Adresse X'007' (1. Viertel) an. Dadurch wird die relative Geräteadresse B'OLO' auf den Leitungen RGA2, 1, O ausgegeben. Außerdem ist das Signal /AG aktiv. Hierdurch wird in der ersten Geräteeinheit 8 der Lochbandleser 81 adressiert.Is z. If, for example, the device address X'07 ¹ is on the BUSAO ... A7, the address X'007 '(1st quarter) is also present on the PROM 503. This will output the relative device address B'OLO 'on lines RGA2, 1, O. In addition, the signal / AG is active. As a result, the perforated tape reader 81 is addressed in the first device unit 8.

Die Adressierung des ersten Viertels dieses PROMs 503 erfolgt über die Leitungen BUSAO ... A7 und durch das ausgeschaltete Signal XFKTE, welches die ANDs 501 und 502 sperrt. Die Ausgänge dieser beiden ANDs 501, 502 stellen direkte Adressensignale für den ersten PROM 503 dar. Die relative Geräteadresse RGAO ... 2 und das Adressengültigkeitssignal /AG werden im ersten Zähler 504 durch das aktivierte Signal GARL zwischengespeichert, der die entsprechenden Ausgangssignale XRGAO ... 2 und XAG abgibt. Die in diesem Zähler 504 zwischengespeicherte relative Geräteadresse läßt sich durch Zählimpulse auf der Leitung ZRGA verändern. In Abhängigkeit vom ausgewählten Gerät Sl, 82, 91 wird für die nachfolgende Kommandovorentschlüsselung jeweils ein anderes Viertel des ersten PROMs 503 adressiert. Diese Adressierung erfolgt durch die Signale XRGAl, XRGA2 über die beiden ANDs 501, 502, wenn das Signal XFKTE = 1 ist. Die Ausgangssignale RKMDO ... 2 des ersten PROMs 503 stellen Signale zur Systematisierung der Kommandos dar, siehe Tab. 2.The addressing of the first quarter of this PROM 503 takes place via the lines BUSA0... A7 and through the switched-off signal XFKTE, which blocks the ANDs 501 and 502. The outputs of these two ANDs 501, 502 represent direct address signals for the first PROM 503. The relative device address RGAO ... 2 and the address valid signal / AG are latched in the first counter 504 by the activated signal GARL, which outputs the corresponding output signals XRGAO .. 2 and XAG. The relative device address buffered in this counter 504 can be changed by counting pulses on the line ZRGA. Depending on the selected device Sl, 82, 91, in each case a different quarter of the first PROM 503 is addressed for the subsequent command pre-encryption. This addressing is carried out by the signals XRGAl, XRGA2 via the two ANDs 501, 502, when the signal XFKTE = 1. The output signals RKMDO ... 2 of the first PROM 503 represent signals for systemizing the commands, see Tab. 2.

Table 2 /

1RKMD2 1 0 Bedeutung1RKMD2 1 0 Meaning

00 00 Test E/ATest I / O mit sofortigem ge-with immediate 00 11 N₁OPN ₁ OP Endestatusend status 11 00 Sensescythe mit sofortigemwith immediate 11 11 Kommandoscommands meinsamemmeinsamem mit Nullstatuswith zero status 00 00 Kommandoscommands Kommandoscommands KanaiendeKanaiende nicht benutztnot used 00 11 Kommandoscommands 11 00 ungültigeinvalid 11 11

Auf diese Weise wird durch die Adressierung des ersten PROMs 503 die Berücksichtigung der gerätespezifischen Kommandosätze erreicht, die in den anderen Vierteln des PROMs 503 vorhanden sind. Die genaue Belegung dieser Viertel ist in den Tabellen 3, 4 und 5 -ausgeführt. . .In this way, by addressing the first PROM 503, the consideration of the device-specific command sets that are present in the other quarters of the PROM 503 is achieved. The exact occupancy of these quarters is shown in Tables 3, 4 and 5. , ,

- ro -- ro -

Tabelle 3 PROM 503 (2. Viertel - relative Kommandos für Gerät 81Table 3 PROM 503 (2nd quarter - relative commands for device 81

!Kodierung PROM !Kommando Adresse! Coding PROM! Command address

Ausgang relatives des PROMs Kommando 2 AlIg. Kommandotyp für StatusbildungOutput relative of the PROM command 2 AlIg. Command type for status formation

|X' 00' ix'02¹ | X '00'ix'02 ¹

IX" 03' JX'04¹ Ix '06' X¹OA' X¹OE¹ |x' IA' ix'IB' JX' 26 ^! JX'27*IX "03 'JX'04 ¹ Ix' 06 'X ¹ OA' X ¹ OE ¹ | x 'IA'ix'IB'JX' 26 ^! JX'27 *

X'100' X¹102'X'100 'X ¹ 102'

ΧΊ03' ΧΊ04' X'106* X'10A' X'10E¹ X'llA' X¹IlE¹ ΧΊ26' ΧΊ27¹ ΧΊ03 'ΧΊ04'X'106 * X'10A 'X'10E ¹ X'llA' X ¹ IlE ¹ ΧΊ26 'ΧΊ27 ¹

alle anderen Adressen zwall other addresses zw

X¹IGO¹ X¹IFF'X ¹ IGO ¹ X ¹ IFF '

X'8F¹ X¹DF¹ X'8F ¹ X ¹ DF ¹

X'9F*X'9F *

X¹AF¹ X¹DF' X¹DF' X¹DF" X¹DF¹ X¹DF" X'DF¹ X¹DF'X ¹ AF ¹ X ¹ DF 'X ¹ DF' X ¹ DF "X ¹ DF ¹ X ¹ DF"X'DF ¹ X ¹ DF '

00 00 00 TEATEA LL 00 LL NLSNLS 00 00 LL SOWSOW 00 LL 00 ABFABF LL 00 LL NLSNLS LL 00 LL NLSNLS LL 00 LL NLSNLS LL 00 LL NLSNLS LL 00 LL NLSNLS LL 00 LL NLSNLS LL 00 LL NLSNLS

TestenTest

Kommando mit DatenübertragungCommand with data transfer

Steuern o. Wirkung AbfühlenTaxes o. Effect Feeling

X¹EF'X ¹ EF '

LLOLLO

KV uncj, commando

Tabelle 4 PROM 503 (3. Viertel - relative Kommandos für Gerät 82)Table 4 PROM 503 (3rd quarter - relative commands for device 82)

Kodierung PROM Kommando AdresseEncoding PROM command address

Ausgang relatives des PROMs Kommando 2 AiIg. KommandotypOutput relative of the PROM command 2 AiIg. command type

X¹OO¹ X¹Ol¹ X ¹ OO ¹ X ¹ oil ¹

X'03¹ [X¹04' X "21* X'31'X'03 ¹ [X ¹ 04 'X "21 * X'31'

X'200' X'201'X'200 'X'201'

X'8F" X'DF¹ X'8F "X'DF ¹

X'203' X'9F'X'203 'X'9F'

X'204' X¹AF'X'204 'X ¹ AF'

X'221¹ X'DF¹ X'221 ¹ X'DF ¹

X'231' X'DF¹ X'231 'X'DF ¹

alle anderen Adressen zwall other addresses zw

X'200'- X'2FF' X¹EF¹ X'200'-X'2FF 'X ¹ EF ¹

0 0 0 LOL0 0 0 LOL

0OL OLO LOL LOL0OL OLO LOL LOL

L 0L 0

TEA Testen ιTEA testing ι

NLS Kommando mit \ Datenübertragung }NLS command with \ data transfer}

SOW Steuern o. Wirkung; ABF Abfühlen ISOW taxes o. Effect; ABF feeling I

NLS !NLS!

NLS INLS I

KV ung. KommandoKV ung. Command

Tabelle 5 PROM 503 (4. Viertel - relative Kommandos für GerätTable 5 PROM 503 (4th quarter - relative commands for device

Kodierung KommandoCoding command PROM AdressePROM address Ausgang des PROMOutput of the PROM SF¹ SF ¹ relaitves Kommando 2 10relaitves command 2 10 00 00 All fürAll for g. Kommandotyp Statusbildung ]G. Command type status formation] X¹OO'X ¹ OO ' X'300'X'300 ' X¹ X ¹ DF¹ DF ¹ 00 00 LL TEATEA TestenTest iX'Ol'iX'Ol ' X'301'X'301 ' X'X ' DF¹ DF ¹ LL 00 LL NLSNLS Kommando mit i Datenübertragung jCommand with i data transfer j ΧΌ2'ΧΌ2 ' X'302'X'302 ' X'X ' 9F'9F ' LL 00 LL NLSNLS ΧΌ3'ΧΌ3 ' X'303'X'303 ' X'X ' AF'AF ' 00 LL 00 SOWSOW Steuern o. WirkungTaxes or effect X' 04'X'04 ' X'304'X'304 ' X¹ X ¹ CF'CF ' 00 00 00 ABFABF Abfühlen jFeeling j X'07'X'07 ' X'307'X'307 ' X'X ' CF¹ CF ¹ LL 00 00 SK2SK2 KE bei XAWF, j GE späterKE at XAWF, j GE later X'OF'X'OF ' X'30F¹ X'30F ¹ X'X ' CF'CF ' LL 00 00 SK2SK2 X'17"X'17 ' X'317'X'317 ' X¹ X ¹ CF'CF ' LL 00 00 SK2SK2 X'lF'X'lF ' X'31F¹ X'31F ¹ V · /\V · / \ CF'CF ' LL 00 00 SK2SK2 X'27'X'27 ' X'327'X'327 ' X'X ' CF'CF ' LL 00 00 SK2SK2 X'2F¹ X'2F ¹ X'32F¹ X'32F ¹ X*X * CF'CF ' LL 00 00 SK2SK2 X' 37'X '37' X'337'X'337 ' X'X ' CF¹ CF ¹ LL 00 00 SK2SK2 X'3F'X'3F ' X'33F'X'33F ' X¹ X ¹ EF'EF ' LL LL 00 SK2SK2 alle anderen Adressen zw. X'300' - X'3FF"all other addresses between X'300 '- X'3FF " X*X * LL KVKV ung. Kommandoung. command

Liegt z. B. auf dem BUSAO . . . A7 das Kommando ΧΌ2', dann liegt am PROM 503 die Adresse X'102¹ (2. Viertel) an, vgl. Tab. 3. Dadurch wird das relative Kommando 8'LOL' auf den Leitungen RKMD2, 1, 0 ausgegeben.Is z. B. on the BUSAO. , , A7 the command ΧΌ2 ', then the address X'102 ¹ (2nd quarter) is applied to the PROM 503, cf. Tab. 3. This causes the relative command 8'LOL 'to be output on lines RKMD2, 1, 0.

Die Signale RKMDO ... 2 werden im zweiten Zähler 505 beim Vorliegen des Übernahmesignals LDKMD zwischengespeichert. Der zweite PROMThe signals RKMDO ... 2 are latched in the second counter 505 in the presence of the transfer signal LDKMD. The second PROM

506 wird adressiert durch die Ausgangssignale des zweiten Zählers 505, durch die Ausgangssignale XRGAÖ ... 2 des ersten Zählers 504 und durch die Signale KOG, EKl, STZ2. Der dritte PROM506 is addressed by the output signals of the second counter 505, by the output signals XRGAÖ ... 2 of the first counter 504 and by the signals KOG, EK1, STZ2. The third PROM

507 wird adressiert durch die Ausgangssignale des zweiten Zählers 505 und die Signale PBF, EE, /AB, KOG, EKl, STZ2.507 is addressed by the output signals of the second counter 505 and the signals PBF, EE, / AB, KOG, EK1, STZ2.

Über den zweiten PROM 506 erfolgt die Adressengenerierung zur ZE 10, wenn STZ2 = 0 ist, über die Leitungen GAO ... 7. Die Leitung GA3 stellt zum Zeitpunkt der Anfangsstatusgenerierung das Besetztbit (STA-E3) dar.Via the second PROM 506 the address is generated for the CPU 10, if STZ2 = 0, via the lines GAO ... 7. The line GA3 represents the busy bit (STA-E3) at the time of the initial status generation.

Zur Bildung der Adressen auf den Leitungen GAO ... 7 sind nur die Signale XRGAO ... 2 von Bedeutung. Da die restlichen Adressensignale des zweiten PROMs 506 beliebig sein können, wiederholt sich die in Tab. 6 angegebene Belegung im 3. Viertel 32 mal.For the formation of the addresses on the lines GAO ... 7 only the signals XRGAO ... 2 are important. Since the remaining address signals of the second PROM 506 can be arbitrary, the occupancy specified in Tab. 6 is repeated 32 times in the 3rd quarter.

Tabelle 6 PROM 506 (3. Viertel - Antwortadressen)Table 6 PROM 506 (3rd quarter - response addresses)

relative Adresse Geräteadresse des PROMrelative address Device address of the PROM

2 102 10

Ausgang des PROM GerätOutput of the PROM device

00 00 00 X¹ X ¹ 20O¹ 20O ¹ 00 00 LL X'X ' 201'201 ' 00 LL 00 X'X ' 202'202 ' 00 LL LL X'X ' 203'203 ' LL 00 00 X'X ' 204"204 ' LL 00 LL X'X ' 205'205 ' LL LL 00 X¹ X ¹ 206'206 ' LL LL LL X'X ' 207'207 '

X'07' ΧΌ8' ΧΌ5¹ X¹06' X' 24' X "25'X'07 'ΧΌ8' ΧΌ5 ¹ X ¹ 06 'X' 24 'X "25'

LBLl 81 LBL2 81 LBSl 82 LBS2 82 KMBGl 91 KMBG2 91LBLl 81 LBL2 81 LBSl 82 LBS2 82 KMBGl 91 KMBG2 91

Liegt z. B. auf den Leitungen XRGAO ... 2 die relative Geräteadresse B'OLO¹ vor/ so liegt am PROM 506 die Adresse B'LOXXXXXOLO' an (3. Viertel, X ... beliebig). Dadurch wird am Ausgang die Geräteadresse X'07' erzeugt. Das entspricht der Adresse des Lochbandlesers 81 in der 1. Geräteeinheit 8.Is z. If, for example, the relative device address B'OLO ^{1 is} present on the lines XRGAO ... 2, the address B'LOXXXXXOLO 'is located on the PROM 506 (3rd quarter, X ... any). As a result, the device address X'07 'is generated at the output. This corresponds to the address of the perforated tape reader 81 in the first device unit 8.

Die Tabelle 7 gibt die Belegung des vierten Viertels im zweiten PROM 506 an, die ausgelesen wird, wenn STZ2 = 1 ist.Table 7 indicates the occupancy of the fourth quarter in the second PROM 506 which is read out when STZ2 = 1.

Tabelle 7 PROM 506 (4. Viertel - BES-Bit)Table 7 PROM 506 (4th quarter - BES bit)

relrel .Gerate-.Equipment- Alal A2A2 rel.rel. Kommandocommand A5A5 KOGKOG EKlEKL STZ2STZ2 AusOut ganggear BESBES Bemerkungcomment aclresseaclresse XX XX XX desof PROMsPROMs AOAO XX XX A3A3 A4A4 XX A6A6 A7A7 ASAS XX XX XX XX XX 00 00 00 LL X¹ X ¹ EF¹ EF ¹ 00 alle Kmds.all kmds. XX XX XX XX XX XX LL 00 LL X'X ' FF'FF ' LL alle Kmds.all kmds. XX XX XX OO 00 00 00 LL LL X'X ' EF'EF ' 00 Testen E/ATesting I / O XX XX XX XX XX XX 00 LL LL X'X ' FF'FF ' LL andere Kmds.other Kmds. XX OO 00 LL LL LL X¹ X ¹ EF"EF " 00 Testen E/ATesting I / O XX XX XX LL LL LL X¹ X ¹ FF'FF ' LL andere Kmds.other Kmds.

Liegen z. B. die Signale KOG = 0 und EK = L vor und ist das relative Kommando = B¹OOO', so liegt am PROM 506 die Adresse B'XXXOOOOLLL' an (4. Viertel). Dadurch nimmt der Ausgang den Wert X¹EF' an, was bedeutet, daß das BES-Bit (=STA-E3) auf 0 geht.Lying z. For example, if the signals KOG = 0 and EK = L and if the relative command = B ¹ OOO ', the address B'XXXOOOOLLL' is applied to PROM 506 (4th quarter). As a result, the output assumes the value X ¹ EF ', which means that the BES bit (= STA-E3) goes to 0.

Durch diese Belegung werden die Signale KOG und EKl in Abhängigkeit vom anliegenden relativen Kommando ausgewertet und über die Leitung GA3 (STA-E3) das Besetztbit geschaltet. Der dritte PROM 507 generiert das Anfangsstatusbyte über die Signale STA-E4 ... 7, sofern kein anhängiger Status (EKl = 1) vorliegt. Der dritte PROM 507 liefert außerdem Signale PROM 5 ... 8 , die das Ergebnis der Äuswahlfolge beschreiben und in der Restlogik 500 der Interfacesteuerung 5 zur Steuerung des weiteren Ablaufes verwendet werden. Die Tabelle 8 enthält die vollständige Belegung des vierten Vierteis des dritten PROMs 507, wenn STZ2 = 1 vorliegt.Due to this assignment, the signals KOG and EK1 are evaluated as a function of the applied relative command, and the busy bit is switched via the line GA3 (STA-E3). The third PROM 507 generates the start status byte via the signals STA-E4 ... 7, if there is no pending status (EK1 = 1). The third PROM 507 also provides signals PROM 5 ... 8 which describe the result of the selection sequence and are used in the residual logic 500 of the interface controller 5 to control the further procedure. Table 8 contains the full occupancy of the fourth fourth of the third PROM 507 when STZ2 = 1.

Tabelle 8 PROM 507 (4. Viertel)Table 8 PROM 507 (fourth quarter)

!PROM! PROM 300"300 ' 30F¹ 30F ¹ EKlEKL KOGKOG /AB/FROM EEEE PBFPBF RKMDRKMD Ausgangexit 00'00 ' PROf>/Prof> / 88th —- 55 KOGKOG 44 STAESTAE öö 77 II OO [Adresse[Address 301'301 ' 310'310 ' desof OCOC BAhBAh KVKV LoLo 55 44 55 22 11 OO 302"302 ' 311'311 ' 77 66 55 44 33 2 102 10 PROMPROM 10'10 ' 88th 77 66 OO OO 33 OO OO OO X'X ' 303'303 ' 312'312 ' OO OO OO OO OO TEATEA X'X ' 2C2C OO OO OO OO LL OO OO OO OO χ· X'χ · X ' 304'304 ' 313'313 ' SOWSOW X"X " 38'38 ' OO OO OO LL OO LL OO OO ο Iο I X'X ' 305'305 ' 314"314 ' ABFABF X¹ X ¹ 30'30 ' OO OO OO OO LL OO OO OO L jL j χ¹ χ ¹ 306"306 ' 315"315 ' SKISKI X¹ X ¹ 42'42 ' OO OO LL LL LL LL OO OO ο!ο! X'X ' 307'307 ' 316'316 ' SK2SK2 X'X ' 42'42 ' OO OO LL LL OO OO OO ojoj ο Iο I X¹ X ¹ 308'308 ' 317"317 ' NLSNLS X'X ' 82"82 " OO OO LL OO OO OO LL O jO j OO X'X ' bisto 318'318 ' KVKV X'X ' OO LL OO OO OO OO LL OO O jO j X'X ' X^! X ^! 319'319 ' -- X'X ' OO LL OO OO OO OO LL OO ο !ο! |x | x 31Α'31Α ' OO OO OO OO LL TEATEA X'X ' 00'00 ' LL OO OO OO ο Iο I j γ 'j γ ' 31Β'31Β ' bisto OCOC OO χ¹ χ ¹ 31C31C -- 10'10 ' OO OO OO LL X'X ' 31D'31D ' OO OO OO LL OO TEATEA X¹ X ¹ 02'02 ' OO OO OO OO LL OO OO OO X"X " 31E¹ 31E ¹ SOWSOW X'X ' 02'02 ' OO OO OO LL OO LL OO OO χ'χ ' 31F"31F " ABFABF V ' AV'A 01'01 ' OO OO OO OO OO OO LL OO χ-χ- 320"320 ' SKISKI X'X ' 02'02 ' OO OO OO OO OO OO LL OO X'X ' 321'321 ' SK2SK2 X'X ' 02'02 ' OO OO 0 0 OO OO OO OO OO X'X ' 322'322 ' NLSNLS X¹ X ¹ 02'02 ' OO OO OO OO OO OO LL OO X'X ' 323'323 ' KVKV X'X ' 02'02 ' OO OO OO OO OO OO L'L ' OO X¹ X ¹ 324'324 ' -- V ' AV'A 10'10 ' OO OO OO OO OO OO LL OO X'X ' 325'325 ' OO OO OO LL LL TEATEA X¹ X ¹ 02"02 " OO OO OO OO OO OO LL OO X'X ' 326'326 ' SOWSOW X'X ' 02'02 ' OO OO OO LL OO OO OO OO χ·χ · 327'327 ' ABFABF X¹ X ¹ 01'01 ' OO OO OO OO OO OO LL X'X ' SKISKI X'X ' 02"02 " OO OO OO OO OO OO LL X¹ X ¹ SK2SK2 .X'.X ' 02'02 ' OO OO OO OO OO OO OO X'X ' NLSNLS X'X ' 00'00 ' OO OO OO OO OO OO LL X¹ X ¹ KVKV X'X ' OCOC OO OO OO OO OO OO LL χ¹ χ ¹ -- X'X ' 10'10 ' OO OO OO OO OO OO OO V ' ΛV 'Λ OO OO LL OO OO TEATEA X'X ' 2C2C OO OO OO OO LL OO OO X¹ X ¹ SOWSOW X'X ' 38'38 ' OO OO OO LL OO LL OO X'X ' ABFABF X'X ' 30'30 ' OO OO OO OO LL OO OO X¹ X ¹ SKISKI X'X ' 42'42 ' OO OO LL LL LL LL OO X'X ' SK2SK2 X'X ' 42"42 " OO OO LL LL OO OO OO NLSNLS X¹ X ¹ OO OO LL OO OO OO LL KVKV X'X ' OO LL OO OO OO OO LL -- X'X ' OO LL OO OO

PROMPROM ~\~ \ JJ XX '328''328' EKlEKL KOGKOG /AB/FROM EEEE PBFPBF XX XX XX OO RKMDRKMD Ausgangexit '82''82' PROMPROM 88th -- 55 KOGKOG 44 STAESTAE ÖÖ 77 Adresseaddress XX isis desof BAFBAF KVKV LoLo 55 44 55 22 11 b Xb X '32F''32F' 77 66 55 44 33 XX XX XX LL 2 102 10 PROMPROM 88th 77 66 OO OO 33 LL OO XX '330''330' OO OO LL OO LL TEATEA XX '02''02' LL OO OO OO bb "331'"331 ' bisto Ό2'Ό2 ' XX '332''332' —- '10''10' OO OO LL OO XX '333''333' OO OO ii LL OO TEATEA XX '02''02' OO OO OO OO OO OO LL OO XX isis SOWSOW XX OO OO OO LL OO OO OO OO ., XX '337''337' ABFABF XX OO OO OO OO OO OO LL OO jxjx '338''338' SKISKI XX Ό2'Ό2 ' OO OO OO OO '339''339' bisto '02''02' ,- ix, ix '33A''33A' -- '82''82' OO OO LL OO ·: ix ·: Ix '33B''33B' OO OO LL LL LL TEATEA XX '02''02' OO OO OO OO OO OO LL OO jxjx isis SOWSOW XX OO OO OO OO OO OO LL OO l^x l ^x '33F''33F' ABFABF XX LL OO OO OO OO OO LL OO Ixix '340''340' SKISKI XX ¹OO" ¹ OO " OO OO OO OO Ibib isis bisto Ixix '37F''37F' -- OO OO OO OO SxSx '380''380' OO LL V ΛV Λ XX XX TEATEA XX ¹OO¹ ¹ OO ¹ OO OO OO OO is '3FF¹ is' 3FF ¹ (Besetzt-Zustand)(Busy state) bisto -- '82''82' OO OO OO OO LL TEATEA XX OO OO OO OO bisto OO OO LL OO LL TEA bisTEA up XX LL OO OO OO

Liegen ζ. B. das relative Kommando "Abfühlen" (ABF) vor und die Signale EKl, KOG, /AB₇ EE und PBF auf O, wird am PROM 507 die Adresse X'302' erzeugt. Dadurch liegt am Ausgang der Wert X¹IO' an. Das entspricht dem Schalten Signale PROM 8 (BAF) und PROM 7 (KV) auf O (d. h. kein Fehler), PROM 6 (Lö) = O (d. h. kein Löschen der Abfühlbytes), PROM 5 (KOG) = 1 (d. h. Kommando ist gültig) und STA-E4 ...7=0 (d. h. Nullstatus)Lying ζ. For example, the relative command "sensing" (ABF) in front and the signals EKL, KOG / AB ₇ EE and PBF on O, generates the address X'302 'the PROM 507th As a result, the value X ¹ IO 'is present at the output. This corresponds to switching signals PROM 8 (BAF) and PROM 7 (KV) to 0 (ie no error), PROM 6 (Lo) = 0 (ie no clearing of the scan bytes), PROM 5 (KOG) = 1 (ie command is valid) and STA-E4 ... 7 = 0 (ie zero status)

Bei STZ2 = O wird der Teil des dritten PROMs 507 adressiert, der für die Zusammenarbeit mit der Zentraleinheit 10 nicht benötigt wird. If STZ2 = 0, the part of the third PROM 507 that is not needed for cooperation with the CPU 10 is addressed.

Claims

invention claim

1. Circuit arrangement for signal decryption and signal formation on the standard interface to an interface control as part of a device control unit which is connected to an EDVA, wherein the device control unit is realized by means of a microprocessor, the interface control and connection controls for perforated tape and magnetic tape devices, characterized in that Signals (BUSAO ... A7, P) of the standard interface (40) are passed to the address inputs of a first group of PROMs (503), wherein further address inputs of this group of PROMs (503) with signals (XFKTE) from the
Standard interface control (4) or with signals from one
Residual logic (500) and with signals (XRGAl, XRGA2) from the
Circuit arrangement (50) directly or via logic elements
(501, 502), output signals (XKMDO ... 2, XRGAO ... 2, XAG) of the first group of PROMs (503), which represent command signals, device address signals and validity signals, directly or via latches (504, 505 ) are connected to the address inputs of a second group of PROMs (506, 507), wherein further address inputs of the second group of,. PROMs (505, 507) are connected to signals (PBF, EE, / AB, KOG, EK1, STZ2) of the standard interface controller (4) and the residual logic (500) directly or via logic gates, the latches (504, 505) with control signals (GARL, ZRGA, LDKMD) of the residual logic and the interface control (4) acted upon
are and the output signals (GAO ... 7, STA-E3 ... 7, PROMS ... 8) of the second group of PROMs (506, 507) control and
Represent bus signals that indicate the course or the result of the current interface sequence.

2. Circuit arrangement according to item 1, characterized
BUS signals (BUSAO ... A7) of the standard interface (40)

to the address inputs of a first PROM (503), wherein further address inputs of the PROM (503) are respectively connected to the output of an AND gate (501, 502), which of. a signal (XFKTE) of the standard interface control (4)

be controlled that a first group of outputs of the
PROMs (503) representing device address signals
a first counter (504) and a second group of outputs representing command signals to a second one
Counter (505) are connected, wherein the first counter (504) with a Prielubernahmesignal (GARL) and a count clock (ZRGA) and the second with a load signal (LDK'viD) from the standard interface terminal (4) are applied, that the outputs of first counter (504) to the address inputs of a second PROM (506), to which AND gates (501, 502) and to the standard interface terminal (4) are routed, the outputs of the second counter (505) being responsive to both the further address inputs of the second second address registers (506) and to the first address inputs of a third PROM (507) whose further address inputs are connected to signals (PBF, EE, / AB, KOG, EK1, STZ2) of the standard interface connection (4), the connection controllers (6 , 7) and are occupied by a residual logic (500) of the interface control (5), the signals (STZ2, EK1, KOG) of the standard interface connection (4) and the connection controllers (6, 7) also being applied to address inputs of the second PROM (506). are guided , and that the outputs of the second and third PROMs (506, 507) are responsive to the residual logic (500) of the
Interface (5), wherein the output signals (GAO ... 7, STA-E3 ... 7, PR0M5 ... 8) of the second group of PROMs (506, 507) address signals for the connected EDVA, the initial status byte and Result signals of the selection sequence
represent.

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