DD205565A1

DD205565A1 - CIRCUIT ARRANGEMENT FOR TESTING MICROORCHNERS

Info

Publication number: DD205565A1
Application number: DD24033982A
Authority: DD
Inventors: Peter Schneider; Rainer Goerlitz
Original assignee: Peter Schneider; Rainer Goerlitz
Priority date: 1982-06-01
Filing date: 1982-06-01
Publication date: 1983-12-28

Abstract

Die Erfindung ist eine Schaltungsanordnung zum Testen von Mikrorechnern und bezieht sich insbesondere auf das Pruefen von Speichern. Die Erfindung hat das Ziel, die Speicherpruefung mit hoher Effektivitaet zu ermoeglichen sowie individuelle Fehler im Pruefprozess auszuschliessen. Es wird die Aufgabe geloest,die zentrale Verarbeitungseinheit lediglichminimal zu belasten sowie die Adressierung der Speicherstellen und die Auswertung derer Inhalte schrittweiseund in der numerischen Reihenfolge der Abspeicherung auszufuehren, indem dem zu ueberpruefenden Mikrorechner eine Auswerte- oder Anzeigeeinrichtung, eine WAIT-Steuerung und eine Befehlsaufpraegelogik hinzugefuegt werden und der Datenbus des Mikrorechners in zwei Abschnitte aufgetrennt wird. Die Erfindung kann vor allem bei der Entwicklung, Inbetriebnahme und Wartung von Mikrorechnern und damit ausgestatteten Anlagen und Geraeten Anwendung finden.The invention is a circuit arrangement for testing microcomputers and in particular relates to the testing of memories. The aim of the invention is to enable memory testing with high effectiveness and to exclude individual errors in the test process. It solves the problem of only minimally burdening the central processing unit and of executing the addressing of the memory locations and the evaluation of their contents step by step and in the numerical order of storage by adding an evaluation or display device, a WAIT control and a command prompts logic to the microcomputer to be inspected and the data bus of the microcomputer is split into two sections. The invention can be found especially in the development, commissioning and maintenance of microcomputers and equipment and equipment equipped therewith.

Description

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Titel der ErfindungTitle of the invention

Schaltungsanordnung zum Testen von MikrorechnernCircuit arrangement for testing microcomputers

Anwendungsgebiet der ErfindungField of application of the invention

Die Erfindung findet Anwendung bei der Entwicklung, Inbetriebnahme und Wartung von mit Mikrorechnern ausgestatteten Anlagen und Geräten und bezieht sich insbesondere auf das Prüfen von Speichern.The invention finds application in the development, commissioning and maintenance of systems and devices equipped with microcomputers and, in particular, relates to the testing of memories.

Charakteristik der bekannten technischen LösungenCharacteristic of the known technical solutions

Testsystemefür Datenverarbeitungsanlagen sind allgemein bekannt Das DD-WP 143 831 zum Beispiel stellt eine Schaltungsanordnung zum Testen von Rechenanlagen vor, die sich aufgrund ihrer Hardware insbesondere zur Anwendung bei Mikrorechnern eignet. Die Schaltungsanordnung besteht aus einer Vielzahl von Schaltelementen inform von Tastern, einer Anzahl logischer Verknüpfungsglieder sowie Anschlüssen an den Systembus der zu testenden Rechenanlage. Ein besonderes Kennzeichen istTest systems for data processing systems are well known. DD-WP 143 831, for example, presents a circuit arrangement for testing computer systems which, due to its hardware, is particularly suitable for use with microcomputers. The circuit consists of a plurality of switching elements inform buttons, a number of logic gates and connections to the system bus of the computer to be tested. A special feature is

,. r\ A O Λ '<*1 . r \ A O Λ '<* 1

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das Vorhandensein einer Einrichtung zur bitparallelen Eingabe von Befehlen in Maschinencode in das Rechnersystem, so daß jeder verarbeitbare Befehl vorgegeben und mittels der Logik, die bestimmte Steuersignale des Rechners und die Zustände der Taster auswertet, in den Rechner gelangen kann.the presence of a means for bit-parallel input of instructions into machine code in the computer system so that each processable command can be predetermined and entered into the computer by means of the logic which evaluates certain control signals of the computer and the states of the buttons.

Die genannte Schaltungsanordnung weist jedoch für den Fall der Speicherprüfung in Mikrorechnern Mangel auf, die sich bezüglich der Effektivität des Testvorgangs nachteilig auswirken, da jedes Speicherlesen von der Zentraleinheit gesteuert wird, die mit entsprechenden Befehlen programmiert werden muß. In erster Linie sind dazu Ein:-/AusgabeFOperationen notwendig, die durch aufwendige Adressierung und die Beeinflussung der Be-dingungsBFlipr-Flops der Zentraleinheit gekennzeichnet sind sowie einen hohen Zeitbedarf darstellen.However, said circuitry lacks in the case of memory testing in microcomputers, which are detrimental to the effectiveness of the testing process, since each memory read is controlled by the central unit, which must be programmed with appropriate instructions. In the first place, this requires input / output operations, which are characterized by complex addressing and the influencing of the conditioning BFlipr flops of the central unit and which represent a high time requirement.

Um auf diese Art größere Speicherbereiche zu prüfen, sind nach umfangreiche Befehlseingabeoperationen mit der genannten Schaltungsanordnung nötig, wodurch sich die Gefahr individu.-eller Fehler bei der Betätigung der Taster erhöht.In order to check larger memory areas in this way, after extensive command input operations with said circuit arrangement necessary, which increases the risk of individual-eller error in the operation of the buttons.

Ziel der ErfindungObject of the invention

Es ist das Ziel der Erfindung, das Testen von Mikrorechnern, insbesondere das Prüfen der Speicher mit hoher Effektivität zu ermöglichen sowie individuelle*Fehler im Prüf prozeß auszur· schließen.It is the object of the invention to enable the testing of microcomputers, in particular the testing of the memories with high efficiency and to exclude individual errors in the test process.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Die Erfindung hat die Aufgabe, das Testen von Mikrorechnern, insbesondere der Speicher derart durchzuführen, daß die zentrale Verarbeitungseinheit des Mikrorechners lediglich minimal belastet wird und die Auswertung der in den Speichern abgelegten, d. h. der zu überprüfenden Daten und deren Adressierung schrittweise und in der numerischen Reihenfolge der Abspeicherung erfolgt.The invention has the object to perform the testing of microcomputers, in particular the memory such that the central processing unit of the microcomputer is only minimally loaded and the evaluation of the stored in the memories, d. H. the data to be checked and their addressing is done step by step and in the numerical order of storage.

Die Lösung der Aufgabe der Erfindung wird erreicht, indem dem zu überprüfenden Mikrorechner eine Auswerte- oder Anzeigeeinrichtung, eine WAIT-Steuerung und eine Befehlsaufprägelogik hinzugefügt werden, dergestalt, daß eine programmierbare WAIT-Steuerung an die zentrale Verarbeitungseinheit angeschlossen ist, die Adreßausgänge der zentralen Verarbeitungseinheit über einen Adreßbus mit Speichereinheiten und systemgemäß gekoppelt mit einer Anzeige- oder Auswerteeinrichtung verbunden sind, die Datenein.-/ausgänge der zentralen Verarbeitungseinheit über einen ersten Datenbus an erste Datenein-/ausgänge einer Pufferschaltung und Datenausgänge einer Befehlsauf prägelogik gekoppelt sind, zweite Datenein-/ausgänge der Pufferschaltung mittels eines zweiten Datenbusses mit den Speichereinheiten und der Anzeige- oder Ausv/erteeinrichtung verbunden sind, erste Steuereingänge der Befehlsaufprägelogik an den Steuerbus des Mikrorechners, ein zweiter Steuereingang der Befehlsaufprägelogik an einen Taster und ein Steuerausgang der Befehlsaufprägelogik an die Pufferschaltung geführt sind.The solution of the object of the invention is achieved by adding to the microcomputer to be checked an evaluation or display device, a WAIT control and an instruction stamping logic, such that a programmable WAIT control is connected to the central processing unit, the address outputs of the central processing unit connected via an address bus with memory units and system-coupled with a display or evaluation device, the data inputs / outputs of the central processing unit are coupled via a first data bus to first data inputs / outputs of a buffer circuit and data outputs of a command pre-logic, second data input / outputs of the buffer circuit are connected by means of a second data bus to the memory units and the display or Ausv / terteeinrichtung, first control inputs of the command imprinting logic to the control bus of the microcomputer, a second control input of the Befehlsaufprä gelogik to a button and a control output of the command-imprinting logic are led to the buffer circuit.

Weiterhin erfolgt die erfindungsgemäße Lösung der Aufgabe da.-durch, daß mittels eines Steuersignals der Befehlsaufprägelogik die Pufferschaltung zur Verbindung oder zur Trennung des ersten und des zweiten Datenbusses umschaltbar ist.Furthermore, the solution according to the invention da.-the task is carried out by means of a control signal of the command instruction logic, the buffer circuit for connection or disconnection of the first and the second data bus is switchable.

Ausgestaltet wird die Erfindung durch die Aktivierung der Befehlsauf prägelogik über die ersten Steuereingänge während des Befehlsholezyklus der .zentralen Verarbeitungseinheit, wobei gleichzeitig die Pufferschaltung durch die Befehlsaufprägelogik derart geschaltet ist, daß der erste von dem zweiten Datenbus getrennt ist und die zentrale Verarbeitungseinheit einen von der Befehlsaufprägelogik generierten und auf den ersten Datenbus gelegten Befehl liest und die Auswerte- oder Anzeigeeinrichtung die von der zentralen Verarbeitungseinheit adressiert und aus den Speichereinheiten entsprechend der Adressen gelesenen Daten über den zweiten Datenbus übernimmt.The invention is accomplished by activating instruction pretrogogic over the first control inputs during the command latch cycle of the central processing unit, at the same time the buffer circuit being switched by the command imprint logic such that the first is disconnected from the second data bus and the central processing unit is one of the command prompts which is generated and placed on the first data bus reads and the evaluation or display device adopts the data read from the central processing unit and read from the memory units corresponding to the addresses via the second data bus.

n Τ. A * n Τ. A *

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Ein weiteres Kennzeichen der erfindungsgemäßen Lösung ist, daß der von der Befehlsaufprägelogik auf den ersten Datenbus gerlegte Befehl ein mittels 'des Tasters erzeugter NOP£Befehl ist.Another feature of the inventive approach is that the command commanded by the command imprint logic on the first data bus is a NOP £ command generated by means of the button.

Nachfolgend wird die Wirkungsweise der Erfindung erläutert.The operation of the invention will be explained below.

Die Bef ehlsaufprägelogik bewirkt bei Aktivierung im Zusammen'rhang mit dem durch den Pufferschaltkreis in zwei Abschnitte geteilten Datenbus, daß die zentrale Verarbeitungseinheit im Befehlsholezyklus stets den auf den ersten Datenbus aufgejprägten Befehl, der ein NOP'fBefehl ist, liest und ausführt. Die Ausführung besteht in einer Erhöhung des Befehlszählers um den Wert "1 " und der Einleitung eines neuen Bef ehlsholezyk·- lus mit der neuen, im Befehlszähler bereitgestellten Adresse. Die Adressen werden über den Adreßbus an die Speichereinheiten übertragen, so daß deren Daten über den zweiten Datenbus zu der Anzeige!· oder Auswerteinheit gelangen, die ebenfalls die auf dem Adreßbus übertragenen Adressen erhält.The lock-on logic, when activated in conjunction with the data bus divided into two sections by the buffer circuit, causes the central processing unit to always read and execute the instruction stroked on the first data bus, which is a NOP'f instruction, in the instruction summer cycle. The execution consists in an increase of the command counter by the value "1" and the initiation of a new command line cycle with the new address provided in the command counter. The addresses are transmitted via the address bus to the memory units so that their data reach the display or evaluation unit via the second data bus, which likewise receives the addresses transmitted on the address bus.

Die WAITpSteuerung erlaubt der zentralen Verarbeitungseinheit, jeweils nur einen Befehlsholezyklus auszuführen, so daß der gesamte Speicherbereich schrittweise adressiert und die gespeicherten Daten schrittweise, d. h. nach Einzeladressen ange'r zeigt bzw. ausgewertet werden.The WAITp control allows the central processing unit to execute only one instruction loop cycle at a time, so that the entire memory area is addressed step by step and the stored data is incrementally, i. H. displayed or evaluated for individual addresses.

Ausführungsbeispielembodiment

Ein bevorzugtes Ausführungsbeispiel der Erfindung wird an·- hand der Zeichnung im folgenden eingehend erläutert. Die Zeichnung stellt einA preferred embodiment of the invention will be explained in detail below with reference to the drawing. The drawing stops

Blockschaltbild eines Mikrorechners mit der erfindungsrgemäßen Schaltungsanordnung dar.Block diagram of a microcomputer with the circuit arrangement according to the invention.

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Ein Mikrorechner enthält eine zentrale Verarbeitungseinheit MP, die einen WAIT-Eingang IW sowie Dateneini-/ausgänge D, Adreßausgänge OA und Steueranschlüsse S aufweist. An den WAIT.-Eingang IW ist eine WAIT^-Steuerung SW, an die Adreß?- ausgänge OA ein Adreßbus AB, an die Datenein-/ausgänge D ein erster Datenbus DB 1 und an die Steueranschlüsse S ein Steuerbus SB angeschlossen. Weiterhin enthält der Mikrorech.-ner eine Anzahl von Speichereinheiten M, eine Schnittstellen^ anordnung IF, einen zweiten Datenbus DB 2, der mittels einer Pufferschaltung P an den ersten Datenbus DB 1 ankoppelbar ist sowie eine über die Schnittstellenanordnung IF an den Adreßbus AB und den zweiten Datenbus DB 2 angeschlossene Anzeiger· oder Auswerteeinrichtung BE, die vorzugsweise als Bedieneinheit ausgeführt ist. Die Verbindung zwischen der Pufferschaltung P und dem ersten Datenbus DB 1 entsteht über Datenein:-/ausgänge DEA 1 , diejenige zwischen der Puffernschaltung P und dem zweiten Datenbus DB 2 über Datenein-/ ausgänge DEA 2. Die Speichereinheiten M sind über Adreß^· eingänge MA mit dem Adreßbus AB und über Datenaus.- bzw. Datenein.-/ausgänge MD mit dem zweiten Datenbus DB 2 verbunF-den. Gemäß der Erfindung sind eine Befehlsaufprägelogik BL und ein Taster T vorgesehen.. Die Verbindungen zwischen dem Mikrorechner und der Befehlsauf prägelogik BI entstehen, in.-dem erste Steuereingänge IS 1 der Befehlsaufprägelogik BI über den Steuerbus SB an Steueranschlüsse S der zentralen Verarbeitungseinheit MP, Datenausgänge OD der Befehlsauf.-prägelogik 3L an den ersten Datenbus DB 1 und ein Steuerausgang OS der Befehlsauf prägelogik BL an die Puf f erschal.-tung P geführt sind. Der Tasterausgang ist an einen zweiten Steuereingang IS 2 der Befehlsaufprägelogik BL angeschlossen. Die Schnittstellenanordnung IF ist weiterhin über den Steuerbus OB und Steueranschlüsse S mit der zentralen Verarbeitungseinheit MP und die WAIT-Steuerung SW mit der Bedieneinheit BE verbunden.A microcomputer contains a central processing unit MP, which has a WAIT input IW and data inputs / outputs D, address outputs OA and control connections S. At the WAIT.-input IW is a WAIT ^ control SW, to the address? OA an address bus AB, to the data inputs / outputs D a first data bus DB 1 and to the control terminals S a control bus SB connected. Furthermore, the microcomputer contains a number of memory units M, an interface arrangement IF, a second data bus DB 2 which can be coupled to the first data bus DB 1 by means of a buffer circuit P and an interface circuit IF to the address bus AB and the second data bus DB 2 connected indicator or evaluation BE, which is preferably designed as a control unit. The connection between the buffer circuit P and the first data bus DB 1 is formed via data inputs / outputs DEA 1, that between the buffer circuit P and the second data bus DB 2 via data inputs / outputs DEA 2. The memory units M are connected via address inputs MA with the address bus AB and via Datenaus.- or Datenein- / outputs MD with the second data bus DB 2 verbunF-den. The connections between the microcomputer and the command logic BI result in data outputs in the first control input IS 1 of the command imprint logic BI via the control bus SB to control connections S of the central processing unit MP OD of the command-up prologue 3L to the first data bus DB 1 and a control output OS of the command-up pregogic BL are routed to the buffer P. The pushbutton output is connected to a second control input IS 2 of the command impressing logic BL. The interface arrangement IF is furthermore connected via the control bus OB and control connections S to the central processing unit MP and the WAIT control SW to the operating unit BE.

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Das Testen der Speicher M des Mikrorechners erfolgt, indem schrittweise jede einzelne Speicheradresse aufgerufen und die adressierten Speicherinhalte der Bedieneinheit BE zuge.H führt werden, um dort ausgewertet oder/und zur Anzeige gebracht zu werden.The testing of the memory M of the microcomputer is carried out by step by step each individual memory address is called and the addressed memory contents of the operating unit BE zuge.H led to be evaluated there and / or displayed.

Die zentrale Verarbeitungseinheit MP des Mikrorechners beiginnt jede Bearbeitungsphase mit einem Befehlszyklus. Es wird die in dem Befehlszähler aktuell vorhandene Adresse auf den Adreßbus AB geschaltet und dadurch eine Speicherstelle des Speichers M aufgerufen. Gleichzeitig gibt die zentrale Verr arbeitungseinheit MP Steuersignale auf den Steuerbus SB, die einerseits über die ersten Steuereingänge IS 1 von der Befehlsaufprägelogik BL empfangen werden und zweitens die Schnittstellenanordnung Ii¹ freischalten. Ist die.Befehlsaufprägelogik BL mittels des Tasters T programmiert, wird über den Steuerausgang OS ein aktivierendes Signal an die Pufferschaltung P abgegeben. Die Pufferschaltung P trennt daraufhin den ersten Datenbus DB 1 vom zweiten Datenbus DB und die Befehlsauf prägelogik BL legt über die Datenausgänge einen NOP-rBefehl auf den ersten Datenbus DB 1 . Dies geschieht gleichzeitig mit dem Lesen der adressierten Stelle im Speicher M, deren Inhalt über die Datenausgänge MD den zweiten Datenbus DB 2 belegt und, da die Schnittstellenanordnung If freigeschaltet ist, von der Bedieneinheit BE empfangen, ausgewertet und/oder angezeigt wird. Die Auswertung bzw. Anzeige erfolgt im Zusammenhang mit der jeweils aus'-gegebenen Speicheradresse. Der Befehlsholezyklus in der zentralen Verarbeitungseinheit MP wird mit dem Einlesen des adressierten Speicherinhalts festgesetzt. Aufgrund des aufgetrennten Datenbusses liest aber die zentrale Verarbeitungs¹-einheit MP über die Dateneins-Vausgänge D den auf dem ersten Datenbus DB 1 anstehenden NOP-Befehl. Das führt dazu, daß der Befehlszählerstand um den Wert "1" erhöht wird und die zentrale Verarbeitungseinheit MP einen neuen Befehlsholezyklus startet.The central processing unit MP of the microcomputer also includes every processing phase with one instruction cycle. The address currently present in the instruction counter is switched to the address bus AB and a memory location of the memory M is thereby called. At the same time, the central processing unit MP outputs control signals to the control bus SB, which are received on the one hand via the first control inputs IS 1 from the command imprinting logic BL and secondly enable the interface arrangement Ii ¹ . If the command instruction logic BL is programmed by means of the key T, an activating signal is output to the buffer circuit P via the control output OS. The buffer circuit P then disconnects the first data bus DB 1 from the second data bus DB, and the command progulation logic BL applies a NOP-r command to the first data bus DB 1 via the data outputs. This is done simultaneously with the reading of the addressed location in the memory M, whose content occupies the second data bus DB 2 via the data outputs MD and, since the interface arrangement If is enabled, received, evaluated and / or displayed by the operating unit BE. The evaluation or display takes place in connection with the respective aus'-given memory address. The command cycle in the central processing unit MP is set with the reading of the addressed memory contents. Due to the split data bus, however, the central processing unit ¹ MP reads via the data inputs D the NOP instruction pending on the first data bus DB 1. This results in the instruction count being incremented by the value "1" and the central processing unit MP starting a new instruction summer cycle.

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Die WAITSSteuerung SW ist mittels der Bedieneinheit BE prob grammierbar. Dadurch ist es möglich, Zeitintervalle vorzugeben, um auch größere Speicherbereiche gezielt nach speziellen Programmpunkten zu testen, wobei jeder WAITi-Impuls, der den WAIT!-Bingang IW der zentralen Verarbeitungseinheit MP aktiviert, diese derart steuert, daß jeweils nur ein BefehlsholeF zyklus ausgeführt wird.The WAIT controller SW can be probed using the BE control unit. This makes it possible to specify time intervals in order to also test larger memory areas specifically for specific program points, each WAITi pulse which activates the WAIT! Input IW of the central processing unit MP controls it in such a way that only one command loop cycle is executed at a time ,

Die Pufferschaltung P ist so ausgeführt, daß der erste Datenbus DB 1 die identische Fortsetzung des zweiten Datenbusses DB 2 darstellt, die Pufferschaltung P also eine Treiberfunkb· tion wahrnimmt, wenn die Befehlsaufprägelogik; BL über ihren zweiten Steuereingang IS 2 keinen Tasterimpuls empfangen und somit über den Steuerausgang OS kein aktivierendes Signal abfgegeben hat. Dadurch ist es der zentralen Verarbeitungseinheit MP möglich, die adressierten Speicherinhalte richtig zu lesen, beispielsweise als Befehl zu interpretieren und den Befehl auszuführen, d. h. eine übliche Programmabarbeitung durchzuführen.The buffer circuit P is designed in such a way that the first data bus DB 1 represents the identical continuation of the second data bus DB 2, the buffer circuit P thus perceives a driver function, if the command embossing logic; BL via their second control input IS 2 receive no button pulse and thus has abfgegeben via the control output OS no activating signal. This makes it possible for the central processing unit MP to read the addressed memory contents correctly, for example to interpret it as a command and to execute the command, ie. H. to carry out a standard program execution.

Claims

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invention claim

1. A circuit arrangement for testing microcomputers, in particular for testing memories by means of an evaluation or display device, a WAIT control and a command Aufwagogik, characterized in that in a microcomputer at the central processing unit (MP) via the WAIT input (IW) a programmable WAIT control (SW) is connected, the address outputs (OA) of the central processing unit (MP) via an address bus (AB) with memory units (M) and an evaluation or display device (BE) are connected, the data inputs / outputs

(D) of the central processing unit (MP) via a first data bus (DB 1) to first data inputs / outputs (DEA 1) of a buffer circuit (P) and data outputs (OA) of an instruction write logic (BL) are coupled, second data inputs / outputs (DEA 2) of the buffer circuit (P) by means of a second data bus (DB 2) with the memory units (M) and the evaluation or display device (BE) are connected, first control inputs (IS 1) of the instruction write logic (BL) to the control bus ( SB) of the microcomputer, a second control input (IS 2) of the instruction imprinting logic (BL) to a key (T) and a control output (OS) of the instruction imprinting logic (BL) to the buffer circuit (P) are performed.

2. Circuit arrangement according to item 1, characterized in that the buffer circuit (P) for connection or disconnection of the first data bus (DB 1) and the second data bus (DB 2) is switchable by means of a control signal of the instruction write logic (BL).

3. Circuit arrangement according to points 1 and 2, characterized in that the command imprint logic (BL) is activated via the first control inputs (IS 1) during the command loop cycle of the central processing unit (MP),

Z4U j yes u

Timing the buffer circuit (P) is switched by the instruction write logic (BL) such that the first data bus (DB 1) is separated from the second data bus (DB 2) and the central processing unit (MP) one of the command impressions: - logic (BL ) and placed on the first data bus (DB 1) reads command and the evaluation or display device (BE) from the central processing unit (MP) adresrsierten and from the memory units (M) corresponding to the addresses read data via the second data bus (DB 2) takes over.

4. Circuit arrangement according to the items 1 to 3, characterized in that the command imposed by the instruction imprinting logic (BL) on the first data bus (DB 1) command is a by means of the button (T) generated NOPP command.

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