CZ304766B6 - Subthreshold MOS resistor for applications with low supply voltage - Google Patents
Subthreshold MOS resistor for applications with low supply voltage Download PDFInfo
- Publication number
- CZ304766B6 CZ304766B6 CZ2013-1003A CZ20131003A CZ304766B6 CZ 304766 B6 CZ304766 B6 CZ 304766B6 CZ 20131003 A CZ20131003 A CZ 20131003A CZ 304766 B6 CZ304766 B6 CZ 304766B6
- Authority
- CZ
- Czechia
- Prior art keywords
- mos transistor
- gate
- current mirror
- voltage
- drain
- Prior art date
Links
Landscapes
- Amplifiers (AREA)
Abstract
Description
Oblast technikyTechnical field
Předkládané řešení se týká koncepce nového aktivního integrovaného rezistorů, který je realizován prostřednictvím MOS tranzistoru, pracujícího v podprahové oblasti a lineárním režimu, díky čemuž dosahuje poměrně vysoké hodnoty odporu.The present solution relates to the concept of a new active integrated resistor, which is realized by means of a MOS transistor, working in the subliminal area and linear mode, thus achieving a relatively high resistance value.
Dosavadní stav technikyBACKGROUND OF THE INVENTION
MOS tranzistor, dále jen MOST, pracující v lineárním režimu, se chová podobným způsobem jako ohmický rezistor a představuje odpor kanálu RDS, který je mezi jeho drainem a sourcem.The MOS transistor, hereinafter referred to as the linear mode MOST, behaves in a similar manner to the ohmic resistor and represents the resistance of the R DS channel between its drain and the source.
Takto realizovaný rezistor našel mnoho použití v aplikacích analogových integrovaných obvodů a systémů, jako jsou například MOST-C filtry, laditelné ekvalizéry, zesilovače s nastavitelným zesílením, linearizované transkonduktory a další. Hlavní výhodou je, že hodnota RDs může být automaticky řízena pomocí svorky gate MOS tranzistoru. Tato výhoda se uplatňuje v systémech, ve kterých je schopnost naladit některé parametry, jako je například šířka pásma, zisk či tran20 skonduktance, klíčová.The resistor thus realized has found many applications in analog integrated circuit and system applications such as MOST-C filters, tunable equalizers, adjustable gain amplifiers, linearized transconductors and others. The main advantage is that the R D s value can be automatically controlled by the gate terminal of the MOS transistor. This advantage applies to systems in which the ability to tune some parameters, such as bandwidth, gain or tran20 conductance, is crucial.
Nicméně s rostoucími požadavky na snížení spotřeby a napájecího napětí v oblasti návrhů integrovaných obvodů za účelem prodloužení doby provozu zařízení napájených z baterie, koncepce gate-driven bohužel začíná vykazovat určitá omezení, a to zejména při velmi nízkém napájecím napětí < 1 V.However, with increasing demand to reduce power consumption and supply voltage in IC design to extend battery life, the gate-driven concept unfortunately begins to show some limitations, especially at very low supply voltages <1 V.
Problém byl dosud řešen použitím pasivního rezistorů, přičemž jeho realizace na čip představuje poměrně velkou plochu, což je finančně nákladné, navíc odchylky hodnot odporů těchto rezistorů od nominální hodnoty mohou dosahovat až ± 20 %. Další způsob je využití MOS-rezistoru říze30 ného svorkou gate (gate-driven). Ačkoliv je tato metoda atraktivní, začíná vykazovat určitá omezení, a to zejména při velmi nízkém napájecím napětí < 1 V.The problem has hitherto been solved by the use of passive resistors and its realization on a chip represents a relatively large area, which is costly, and in addition, the deviations of the resistances of these resistors from the nominal value can be up to ± 20%. Another way is to use a MOS-resistor controlled by the gate-driven terminal. Although this method is attractive, it begins to show some limitations, especially at very low supply voltages <1 V.
Podstata vynálezuSUMMARY OF THE INVENTION
Výše uvedené nevýhody odstraňuje podprahový MOS-rezistor pro aplikace s nízkým napájecím napětím realizovaný prvním a druhým MOS tranzistorem a automatickým ladicím obvodem. Podstatou nového řešení je, že substrátové hradlo tohoto prvního MOS tranzistoru je připojeno na automatický ladicí obvod, a to na výstup prvního operačního zesilovače. Neinvertující vstup prv40 ního operačního zesilovače je připojen na referenční napětí, jehož hodnota odpovídá polovině napájecího napětí. Jeho invertující vstup je připojen na source prvního MOS tranzistoru. Je-li použit MOS tranzistor typu P, je jeho gate uzemněný, v případě typu N je jeho gate připojen na napájecí napětí. Drain prvního MOS tranzistoru je připojen na výstup druhého operačního zesilovače automatického ladicího obvodu, kde tento druhý operační zesilovač má invertující vstup připojen na referenční napětí, jehož hodnota též odpovídá polovině napájecího napětí. Invertující vstup druhého operačního zesilovače je spojen jednak sjeho výstupem a jednak na drain třetího proudového zrcadla, jehož gate je propojen přes gate druhého proudového zrcadla s gatem prvního proudového zrcadla. Source prvního, druhého a třetího proudového zrcadla jsou uzemněny. Drain prvního proudového zrcadla je spojen jednak sjeho gatem a jednak s výstupem proudové50 ho zdroje. Drain druhého proudového zrcadla je spojen s drainem čtvrtého proudového zrcadla, který je zároveň propojen s gatem tohoto čtvrtého proudového zrcadla a dále s gatem pátého proudového zrcadla. Drain pátého proudového zrcadla je připojen na source prvního MOS tranzistoru. Source čtvrtého a pátého proudového zrcadla jsou připojeny na zdroj napájecího napětí. Dále je na výstup prvního operačního zesilovače připojen svým substrátovým hradlem alespoň jeden druhý MOS tranzistor, který má v případě, že se jedná o MOS tranzistor typu P uzemněnýThe above disadvantages are overcome by a subliminal MOS resistor for low-voltage applications implemented by first and second MOS transistors and an automatic tuning circuit. The essence of the new solution is that the substrate gate of this first MOS transistor is connected to an automatic tuning circuit, to the output of the first operational amplifier. The non-inverting input of the first opamp is connected to a reference voltage equal to half the supply voltage. Its inverting input is connected to the source of the first MOS transistor. If a MOS transistor of type P is used, its gate is grounded, in case of type N its gate is connected to the supply voltage. The drain of the first MOS transistor is connected to the output of the second operational amplifier of the automatic tuning circuit, where the second operational amplifier has an inverting input connected to a reference voltage, the value of which also corresponds to half the supply voltage. The inverting input of the second opamp is connected both to its output and to the drain of the third current mirror, the gate of which is connected through the gate of the second current mirror to the gate of the first current mirror. The source of the first, second and third current mirrors are grounded. The duct of the first current mirror is connected to its output and to the output of the current source. The drain of the second current mirror is connected to the drain of the fourth current mirror, which is also connected to the gates of the fourth current mirror and further to the gates of the fifth current mirror. Drain of the fifth current mirror is connected to the source of the first MOS transistor. The source of the fourth and fifth current mirrors are connected to the power supply. Furthermore, at least one second MOS transistor is connected to the output of the first operational amplifier and has a grounded P type MOS transistor with its substrate gate.
-1 CZ 304766 B6 gate a v případě typu N je jeho gate připojen na napájecí napětí. Svorky source a drain tohoto druhého MOS tranzistoru jsou výstupní svorky MOS-rezistoru.In case of type N, its gate is connected to the supply voltage. The source and drain terminals of this second MOS transistor are the output terminals of the MOS resistor.
Předkládané řešení představuje nový přístup k nastavení a regulaci hodnoty odporu MOSrezistoru, který pracuje v podprahové oblasti, přičemž je řízen přes substrátové hradlo, na kterém je vytvořen MOS tranzistor, zatímco jeho svorka gate je připojena ke konstantnímu napětí, například k zemi. V této koncepci je výhodou, že napětí Vw na substrátovém hradlu disponuje větším rozsahem hodnot pro naladění hodnoty odporu ve srovnání s MOS-rezistorem řízeným svorkou gate, tak zvaný princip gate-driven. Z tohoto důvodu je MOS tranzistor udržován vždy v podprahové pracovní oblasti, to je slabá inverze a lineární režim.The present solution represents a new approach to adjusting and controlling the resistance value of a MOS resistor, which operates in a subliminal region, being controlled through a substrate gate on which the MOS transistor is formed while its gate terminal is connected to a constant voltage, for example ground. In this concept, the advantage is that the voltage V w on the substrate gate has a larger range of values for tuning the resistance value compared to a gate-driven MOS resistor, the so-called gate-driven principle. For this reason, the MOS transistor is always maintained in the subliminal working range, that is, weak inversion and linear mode.
Jde o novou koncepci realizace a řízení MOS-rezistoru, který je schopen pracovat při velmi nízkém napájecím napětí <1 V a slouží především pro oblast návrhu integrovaných obvodů pro biomedicínské aplikace. Pomocí této koncepce lze získat poměrně velké hodnoty odporů MOSrezistorů. Tyto rezistory jsou díky automatickému ladicímu obvodu schopny reagovat na změny teplot a výrobního procesu na čipu a minimalizovat vliv těchto změn na hodnoty odporu.It is a new conception of realization and control of MOS resistor, which is able to operate at very low supply voltage <1 V and is used mainly in the area of integrated circuit design for biomedical applications. With this concept, relatively large MOS resistors can be obtained. Thanks to the automatic tuning circuit, these resistors are able to respond to temperature and manufacturing process changes on the chip and minimize the effect of these changes on the resistance values.
Výhodou této koncepce je velký rozsah nastavení hodnoty odporu MOS-rezistoru, například řádově stovky kQ až desítky ΜΩ, schopnost pracovat při nízkém napájecím napětí a nízké výkonové spotřebě o hodnotách < 1 V, 500 nW, či malý odchylka hodnoty odporu MOS-rezistoru ± 5 %, ke které může dojít za různých výrobních, napájecích a teplotních variant. Zapojení vykazuje nízký činitel zkreslení harmonického signálu <-40 dB. Výhodou rovněž je, že koncepce je realizovatelná ve standardní CMOS technologií.The advantage of this concept is a large range of MOS resistor settings, such as hundreds of kQ to tens of ΜΩ, the ability to operate at low supply voltage and low power consumption of values <1 V, 500 nW, or a small deviation of MOS resistance ± 5 %, which can occur under different production, power and temperature variants. The wiring has a low harmonic distortion factor <-40 dB. The advantage is also that the concept is feasible in standard CMOS technology.
Přehled obrázků na výkresechBRIEF DESCRIPTION OF THE DRAWINGS
Na obr. 1 je uvedeno principiální schéma nového řešení MOS-rezistoru řízeného substrátovým hradlem, na kterém je realizován P-MOS tranzistor. Obr. 2 znázorňuje zapojení MOS-rezistoru z obr. 1 s rozkreslením automatického ladicího obvodu. Na obr. 3 je uveden příklad řešení vstupního stupně diferenčních zesilovačů automatického ladicího obvodu. Obr. 4 znázorňuje nastavení MOS-rezistoru s použitím vyváženého diferenčního zesilovače. Závislost hodnoty odporu MOSrezistoru na proudu IR je uvedena na obr. 5 a na změně teploty při konstantní hodnotě proudu IR je na obr. 6.Fig. 1 shows a schematic diagram of a new solution of a MOS-resistor controlled by a substrate gate, on which a P-MOS transistor is realized. Giant. 2 shows the MOS-resistor of FIG. 1 with an illustration of the automatic tuning circuit. Fig. 3 shows an example of the solution of the input stage of the differential amplifiers of the automatic tuning circuit. Giant. 4 shows the MOS resistor setting using a balanced differential amplifier. The dependence of the resistance value of the MOS resistor on the current I R is shown in Fig. 5 and the temperature change at a constant value of the current I R is shown in Fig. 6.
Příklady uskutečnění vynálezuDETAILED DESCRIPTION OF THE INVENTION
Na obr. 1 je znázorněn první MOS tranzistor MOST 1, v tomto příkladu typu P, jenž pracuje v podprahové oblasti a lineárním režimu, a zároveň je zde naznačen automatický ladicí obvod 1 k nastavení a regulaci hodnoty odporu, který vygeneruje řídicí napětí Vw na substrátovém hradlu B, a to pro účely nastavení a naladění hodnoty rezistorů RDS. Na obr. 1 Vg značí napětí na svorce gate G, Vs napětí na svorce source S, Vn napětí na svorce drain D a Vw napětí na substrátovém hradlu B prvního P-MOS tranzistoru MOST 1. Zároveň je výstup automatického ladicího obvodu 1 připojen na substrátové hradlo B druhého MOS tranzistoru MOST -2, rovněž typu P. Struktura na obr. 1 se nazývá master-slave, ve kterém oba MOS tranzistory, první MOS tranzistor MOST 1 ve funkci master a druhý MOS tranzistor MOST 2 ve funkci slavě, podléhají stejným pracovním podmínkám, tedy napětím Vd, Vs, Vg, Vw a následně dosahují stejné hodnoty RDS. Je možné sestavit také MOS-rezistor s použitím N-MOS tranzistoru, kdy je svorka gate G připojena na napájecí napětí místo na zem.Fig. 1 shows the first MOS transistor MOST 1, in this P-type example, operating in the sub-threshold and linear mode, and at the same time an automatic tuning circuit 1 for adjusting and regulating the resistance value that generates a control voltage Vw on the substrate gate B to adjust and tune the value of the R DS resistors. In Fig. 1, Vg indicates voltage at gate G, Vs voltage at source S, Vn voltage at drain D, and Vw voltage at substrate gate B of the first P-MOS transistor MOST 1. At the same time, the output of the automatic tuning circuit 1 is connected to the substrate. The gate in the second MOS transistor MOST -2, also type P. The structure in Fig. 1 is called master-slave, in which both MOS transistors, the first MOS transistor MOST 1 in master function and the second MOS transistor MOST 2 in slave function are subject to the same. working conditions, ie voltages Vd, Vs, Vg, Vw and consequently reach the same value R DS . It is also possible to assemble an MOS resistor using an N-MOS transistor, where the gate G terminal is connected to the supply voltage instead of to ground.
Zapojení MOS-rezistoru i s rozkreslením automatického ladicího obvodu J je uvedeno na obr. 2. Substrátové hradlo B prvního MOS tranzistoru MOST 1 je připojeno na výstup prvního operačního zesilovače OA1, jehož neinvertující vstup je připojen na referenční napětí, jehož hodnota odpovídá polovině napájecího napětí Vnp/2· Invertující vstup prvního operačního zesilovače OA1The MOS resistor wiring is shown in Fig. 2. The gate M of the first MOS transistor MOST 1 is connected to the output of the first operational amplifier OA1, whose non-inverting input is connected to a reference voltage equal to half of the supply voltage Vnp / 2 · Inverting input of the first OA1 operational amplifier
-2CZ 304766 B6 ί^ί-4 je připojen na source S prvního MOS tranzistoru MOST 1. V případě, že se jedná o MOS tranzistor typu P, jak je na Obr. 2 uvedeno, je gate G prvního MOS tranzistoru MOST 1 uzemněn, v případě typu N je jeho gate připojen na napájecí napětí Vnn. Drain D prvního MOS tranzistoru MOST 1 je připojen na výstup druhého operačního zesilovače OA2. Neinvertující vstup druhého operačního zesilovače OA2 je připojen na referenční napětí, jehož hodnota odpovídá polovině napájecího napětí Vpn/2, a jeho invertující vstup je spojen jednak sjeho výstupem a jednak na drain třetího proudového zrcadla Μμ jehož gate je propojen přes gate druhého proudového zrcadla M? s gatem prvního proudového zrcadla Μμ Source prvního proudového zrcadla Μμ druhého proudového zrcadla M? a třetího proudového zrcadla M3 jsou uzemněny. Drain prvního proudoío vého zrcadla Mjje spojen jednak sjeho gatem a jednak s výstupem proudového zdroje Ir. Drain druhého proudového zrcadla M? je spojen s drainem čtvrtého proudového zrcadla Μμ který je zároveň propojen s gatem tohoto Čtvrtého proudového zrcadla M4 a dále s gatem pátého proudového zrcadla Ms majícího drain připojen na source S prvního MOS tranzistoru MOST 1. Source čtvrtého proudového zrcadla M4 a pátého proudového zrcadla Ms jsou připojeny na zdroj napáje15 čího napětí Vnn. Na výstup prvního operačního zesilovače OA1 je připojen svým substrátovým hradlem B alespoň jeden druhý MOS tranzistor MOST 2, který má v případě, že se jedná o MOS tranzistor typu P uzemněný gate G a v případě typu N je jeho gate G připojen na napájecí napětí Vnn. Svorky source S s napětím Vs a drain D s napětím Vn tohoto druhého MOS tranzistoru MOST 2 jsou výstupní svorky MOS-rezistoru.-2B 304766 B6 ί ^ ί-4 is connected to the source S of the first MOS transistor MOST 1. In the case of a P-type MOS transistor, as shown in FIG. 2, the gate G of the first MOS transistor MOST 1 is grounded, in the case of type N its gate is connected to the supply voltage Vnn. Drain D of the first MOS transistor MOST 1 is connected to the output of the second operational amplifier OA2. The non-inverting input of the second operational amplifier OA2 is connected to a reference voltage equal to half of the supply voltage Vpn / 2, and its inverting input is connected both to its output and to the drain of the third current mirror Μμ whose gate is connected through the gate of the second current mirror M? with the first current mirror g Μμ Source of the first current mirror Μμ second current mirror M? and the third current mirror M 3 is grounded. The drains of the first current mirror Mj are connected both to its gates and to the output of the current source Ir. Drain of second current mirror M? is connected to the fourth drain current mirror Μμ which is also connected to the gate of the fourth current mirror M 4 and further to the gate of the current mirror fifth Ms having a drain connected to the source with the first MOS transistor of the bridge 1. Source fourth current mirror M4 and the fifth current mirror Ms are connected to the power supply 15 Vnn. At least one second MOS transistor MOST 2 is connected to the output of the first operational amplifier OA1 with its substrate gate B, which has a grounded gate G in case of M type P transistor and in case of type N its gate G is connected to supply voltage Vnn . The source terminals S with voltage Vs and drain D with voltage V H of this second MOS transistor MOST 2 are output terminals of the MOS resistor.
V uvedeném příkladu dle obr. 1 a 2 je hodnota Ros dána jako:In the example of Figures 1 and 2, the Ros value is given as:
(i)(and)
Při použití různých rozměrů prvního MOS tranzistoru MOST 1 a druhého MOS tranzistoru MOST 2, například m=AMOsTi/AMosT2, pak hodnota RDs.MosT2=m.RDS.MosTb kde A=W/L, přičemž W je šířka kanálu a L délka kanálu. Automatické ladění obvodu jednak nastavuje úbytek napětí Vos mezi drainem D a sourcem S, který je VDs=VR, kde hodnota Vr je konstantní a předem definovaná jako referenční napětí, a jednak nutí proud los mezi drátem D a sourcem S, aby se rovnal referenčnímu proudu Ir. Také svorka gate G je připojena k zemi. Za předpokladu, že obě hodnoty Yds a Idsjsou konstantní, pak Ros bude dáno:When using different dimensions of the first MOS transistor MOST 1 and the second MOS transistor MOST 2, for example m = A MO sTi / A M osT2, then R D s.MosT2 = mR DS . M osTb where A = W / L, where W is channel width and L is channel length. Automatic circuit tuning adjusts both the voltage drop Vos between drain D and the source S, which is V D s = V R , where Vr is constant and predefined as the reference voltage, and forces the lot current between wire D and the source S to equal to the reference current Ir. The gate G terminal is also connected to ground. Assuming that both Yds and Ids are constant, then Ros will be given by:
= (2) = (2)
Z rovnice (2) je patrné, že po nastavení hodnoty Vr a Ir lze získat požadovanou hodnotu RDS. Automatický ladicí obvod I automaticky nastavuje hodnoty Vw takovým způsobem, aby rovnice (2) byla stále v platnosti. Napětí Vw je rovněž přivedeno na substrátové hradlo druhého MOS tranzistoru MOST 2, který je ve funkci slavě, aby jeho hodnota Ros byla též definovaná stejným způsobem.It can be seen from equation (2) that after setting the value of Vr and Ir, the desired value of R DS can be obtained. The automatic tuning circuit I automatically adjusts the values of V w in such a way that equation (2) is still valid. The voltage Vw is also applied to the substrate gate of the second MOS transistor MOST 2, which is in the function of a slave, so that its Ros value is also defined in the same way.
Jelikož Rds je funkce napětí Vw, lze definovat proud Ids drainu D prvního MOS tranzistoru MOST 1 v podprahové oblasti, a to za předpokladu, že napětí Vq, Vs a Vn se vztahují k napětí Vw, tímto způsobem:Since R ds is a function of voltage Vw, it is possible to define the current Ids of Drain D of the first MOS transistor MOST 1 in the subliminal region, provided that the voltages Vq, Vs and Vn are related to the voltage Vw, as follows:
( Ks·(Pcs ·
Vjrí (3) kde Io je proud, který je závislý na výrobním procesu a teplotě, n je specifický parametr a Ut=kT/q. Ostatní symboly mají své obvyklé významy. Za předpokladu, že Vs=VCM+VR/2 a Vd=VCm-Vr/2, změní se rovnice (3) na:Vjrí (3) where I o is a current that is dependent on the production process and temperature, n is a specific parameter and U t = kT / q. The other symbols have their usual meanings. Assuming that V s = V CM + V R / 2 and Vd = V C m-Vr / 2, equation (3) is changed to:
-3CZ 304766 B6 ‘DS (n-l)í'„· -l'G -3GB 304766 B6 'DS (nl)''·-l' G
---- _ = 2/„ —e ' sinh---- _ = 2 / 'e' sinh
2U, (4) kde Vcm je společné napětí pro Vs a Vp. Předpokládá se, že hodnota napětí Vr je vybrána relativně nízká, aby první MOS tranzistor MOST 1 byl umístěn v lineárním režimu. Pomocí Taylorovy aproximace kolem nuly a zanedbání třetích a vyšších lichých řádů, proud Ids bude dán:(4) where Vcm is the common voltage for Vs and Vp. It is assumed that the voltage value Vr is selected relatively low so that the first MOS transistor MOST 1 is placed in linear mode. Using Taylor's approximation around zero and neglecting third and higher odd orders, the current Ids will be given by:
V,IN,
LB.LB.
V, (5)V, (5)
Je třeba uvést, že funkce sinh (x) v rovnici (6) neobsahuje sudé složky. Takže RDs master tranzistoru, tedy prvního MOS tranzistoru MOST 1, může být dána:It should be noted that the function sinh (x) in equation (6) does not contain even components. So R D with master transistor, ie the first MOS transistor MOST 1, can be given by:
Uj_ L_ i0 we Ui_ L_ i 0 w e
U, (6)U, (5)
Z rovnice (6) je patrné, že RDS lze nastavit a regulovat pomocí napětí Vw.It can be seen from equation (6) that R DS can be set and controlled by the voltage V w .
Na obr. 2 je znázorněná navrhovaná struktura, pomocí níž lze realizovat rovnici (6). Hodnotu RDS lze nastavit pomocí proudu Ir podle rovnice (2). Tato hodnota je automaticky kontrolovaná pomocí napětí Vw, které je vygenerované obvodem prvního MOS tranzistoru MOST 1 ve funkci master. Pomocí proudových zrcadel Mj, M?, M3, M4 a M5 je proud Ir nucen, aby se rovnal proudu Ids prvního MOS tranzistoru MOST 1. První operační zesilovač OA1 a druhý operační zesilovač OA2 vytvářejí úbytek napětí Vr mezi drainem D a sourcem S prvního MOS transistoru MOST 1 se souhlasným napětím VCM=VDD/2. Struktury obou operačních zesilovačů jsou v daném příkladu založené na dvoustupňovém operačním zesilovači Millerova typu, ve kterém se diferenční pár vstupního diferenčního zesilovače, jak je ukázáno na obr. 3, skládá z nevyvážených P-MOS tranzistorů řízených svorkou substrátového hradla, a to z toho důvodu, že tranzistor, který je řízený svorkou substrátového hradla, je mnohem efektivnější, pokud je poměr napájecího napětí a prahového napětí (VDd/Vt) malý. Kromě toho, nevyvážený diferenční pár řízený ze substrátového hradla vygeneruje hodnotu napětí Vr bez potřeby dalších obvodů. Na základě obr. 3 a pomocí rovnice (3) bude vstupní napěťový offset V -V(+) mezi oběma vstupy zesilovače V(-)-V(+)=Vws,-VWS2= [l/(n-l)]Utln(A2/A]), kde Ai a A2 jsou rozměry MOS tranzistorů řízených substrátovým hradlem, kde platí pro první operační zesilovač OA1 vztah Ai>A2 a pro druhý operační zesilovač OA2 vztah Ai<A2). První operační zesilovač OA1 nastaví takovou hodnotu napětí Vw podle rovnice (6), aby platilo IDs=Ir pro konkrétní hodnoty Vr. Podle výše uvedené analýzy a s využitím rovnice (2), Ros bude dána vztahem:FIG. 2 shows a proposed structure by which equation (6) can be realized. The R DS value can be adjusted by the current Ir according to equation (2). This value is automatically controlled by the voltage Vw generated by the circuit of the first MOS transistor MOST 1 in the master function. Using current mirrors Mj, M ?, M 3 , M 4 and M5, the current Ir is forced to equal the current Ids of the first MOS transistor MOST 1. The first operational amplifier OA1 and the second operational amplifier OA2 create a voltage drop Vr between drain D and source S first MOS transistor MOST 1 with common voltage V CM = V DD / 2. The structures of both opamps in this example are based on a Miller-type two-stage opamp in which the differential pair of the input differential amplifier, as shown in Fig. 3, consists of unbalanced P-MOS transistors controlled by the substrate gate terminal, for this reason The transistor, which is controlled by the substrate gate terminal, is much more efficient if the supply voltage to threshold voltage ratio (V D d / Vt) is small. In addition, an unbalanced differential pair controlled from the substrate gate will generate a voltage value Vr without the need for additional circuits. Based on Figure 3 and using equation (3), the input voltage offset V -V (+) between the two amplifier inputs will be V ( - ) -V (+) = V ws , -V WS 2 = [l / (nl)] Utln (A 2 / A 1), where A 1 and A 2 are the dimensions of the substrate gate controlled MOS transistors where A 1 > A 2 applies to the first operational amplifier OA1 and A 1 (A 2 ) to the second operational amplifier OA2. The first operational amplifier OA1 sets such a voltage value Vw according to equation (6) to apply I D s = Ir for particular values of Vr. According to the above analysis and using Equation (2), Ros will be given by:
(7)(7)
Z rovnice (7) je zřejmé, že RDs závisí na teplotě a výrobním procesu, přes faktory teplotního napětí Ut a proudu Ir. Teplotní závislost je možné kompenzovat pomocí proudu, který je úměrný absolutní teplotě (Iptat), např. Ir=Iptat ~ Ut/R, za předpokladu, že rezistor R v proudovém zdroji úměrném absolutní teplotě, má malý teplotní koeficient. V případě, že je třeba vykompenzovat změny teploty a výrobního procesu, pak je možné používat Ir=Iptat spolu s velmi přesným odporem R, který bude umístěn mimo čip.It can be seen from equation (7) that R D s depends on the temperature and the manufacturing process, despite the factors of the temperature voltage U t and the current Ir. The temperature dependence can be compensated by a current which is proportional to the absolute temperature (Iptat), eg Ir = Iptat-U t / R, provided that the resistor R in the current source proportional to the absolute temperature has a small temperature coefficient. If it is necessary to compensate for changes in temperature and manufacturing process, then it is possible to use Ir = Iptat together with a very precise resistor R, which will be placed outside the chip.
Schopnost navrhované struktury pracovat při nízkém napájecím napětí byla testována při malém poměru VDD/VT s použitím 0,35pm CMOS technologie, která nabízí prahové napětí tranzistoru P-MOS Vto= -0.57 V. Obvod byl navržen s napájecím napětím VDD=1 V a proudovou spotřebouThe ability of the proposed structure to operate at low supply voltage was tested at a low V DD / V T ratio using 0.35pm CMOS technology, which offers a threshold voltage of P-MOS Vto = -0.57 V. The circuit was designed with a supply voltage of V DD = 1 V and current consumption
-4CZ 304766 B6-4GB 304766 B6
500 nA. Linearita byla testována za použití vyváženého diferenčního zesilovače s odporovou zpětnou vazbou, jak je to znázorněno na Obr. 4. Napětí na substrátovém hradlu druhého MOS tranzistoru MOST 2, kteiý je ve funkci slavě, se rovná Vw a pochází z automatického ladicího obvodu i. Dále diferenční zesilovač zajišťuje, že souhlasné napětí na obou jeho vstupech a výstupech se rovná VCm = VDD/2 = 0.5 V.500 nA. Linearity was tested using a balanced differential amplifier with resistive feedback as shown in FIG. 4. The voltage at the substrate gate of the second MOS transistor MOST 2, which is in the slave function, is equal to Vw and comes from the automatic tuning circuit i. Further, the differential amplifier ensures that the common voltage at both its inputs and outputs equals V C m = V DD / 2 = 0.5V
Na Obr. 5 je znázorněna závislost hodnoty odporu výše uvedeného MOS-rezistoru na proudu IR, a to při m=AMOsTi/AMosT2 = 1. Je zde vidět velký rozsah nastavení hodnoty odporu MOSrezistoru (300 kQ až 1 ΜΩ). Při zvolení jiné hodnoty pro m, například v rozmezí (0,1 až 10), pak bude hodnota odporu druhého MOS-rezistoru MOST 2 v rozsahu (30 kQ až 10 ΜΩ).In FIG. 5 shows the dependence of the resistance value of the above MOS resistor on the current I R at m = A MO sTi / AMosT2 = 1. A wide range of MOS resistor setting (300 kQ to 1 ΜΩ) can be seen. If another value for m is selected, for example in the range (0.1 to 10), then the resistance value of the second MOS resistor MOST 2 will be in the range (30 kQ to 10 ΜΩ).
Na obr. 6 je znázorněna závislost hodnoty odporu uvedeného MOS-rezistoru, a to při m=l na změně teploty, a to při Ir=50 nA. Je tedy opět patrná malá odchylka hodnoty odporu při změně teploty v rozsahu -10 až 70 °C.Figure 6 shows the dependence of the resistance value of said MOS resistor at m = 1 on temperature change, at Ir = 50 nA. Again, there is a slight variation in the resistance value when the temperature changes between -10 and 70 ° C.
Lze tedy shrnout, že navrhované řešení využívá automatický ladicí obvod I k nastavení a regulaci hodnoty odporu na principu „master - slavě“ a zároveň k dosažení výrobní a teplotní stability rezistoru. Unikátnost tohoto návrhu spočívá v tom, že na rozdíl od stávajících řešení využívá substrátového hradla MOS tranzistoru jako řídicího hradla, a díky tomu je obvod schopen pracovat při nízkém napájecím napětí. Navrhovaný obvod slouží především pro oblast návrhu integrovaných obvodů pro biomedicínské aplikace.In summary, the proposed solution uses an automatic tuning circuit I to set and control the resistance value based on the master-slave principle and at the same time to achieve the manufacturing and temperature stability of the resistor. The uniqueness of this design is that, unlike existing solutions, it uses a MOS substrate gate as a control gate, making the circuit capable of operating at a low supply voltage. The proposed circuit serves mainly for the area of integrated circuit design for biomedical applications.
Funkčnost a správnost návrhu byla popsána a ověřena jak matematicky, tak i simulačně, a to pomocí profesionálního simulačního programu Cadence s užitím technologie 0,35μιη CMOS. Výsledky simulace byly v souladu s teorií a splnily očekávání.Functionality and correctness of the design has been described and verified both mathematically and simulation, using a professional simulation program Cadence using 0.35μιη CMOS technology. The simulation results were in line with theory and met expectations.
Hodnotu MOS-rezistoru lze nastavit ve velkém rozsahu, v uvedeném případě mezi 30 kQ až 10 ΜΩ, s malou odchylkou od nominální hodnoty, to je ± 5 %, ke které může dojít za různých výrobních, napájecích a teplotních variací. Obvod byl navržen s nízkým napájecím napětím VDd=1 V a nízkou proudovou spotřebou 500 nA. Činitel zkreslení harmonického signálu je < —40 dB, a to při derenenčním zapojení.The value of the MOS resistor can be adjusted over a wide range, in this case between 30 kQ and 10 ΜΩ, with a small deviation from the nominal value, that is ± 5%, which can occur under different manufacturing, supply and temperature variations. The circuit was designed with a low supply voltage V D d = 1 V and a low current consumption of 500 nA. The harmonic distortion coefficient is <–40 dB, when the derenence connection is used.
Průmyslová využitelnostIndustrial applicability
Uvedený MOS-rezistor je využitelný ke zpracování biologických signálů, například typu EKG, EEG, jejich filtrace a zesílení, snímaných z těla pacientů.Said MOS resistor is useful for processing biological signals, such as ECG, EEG, filtering and amplifying them, taken from the patient's body.
Specifickým příkladem využití uvedeného MOS-rezistoru řízeného přes substrátové hradlo je oblast návrhu biomedicínských integrovaných obvodů, jež vyžaduje stále nižší napájecí napětí a spotřebu. Pro zpracování biologického signálu je třeba rezistorů s velmi vysokou hodnotou odporu k získání velmi nízkého mezního kmitočtu pro filtry typu horní propust. Proto je bulk-driven MOS-rezistor pracující v podprahové oblasti v současnosti snad tou nejlepší volbou pro splnění těchto požadavků.A specific example of the use of said MOS-resistor controlled through a substrate gate is the field of design of biomedical integrated circuits, which requires ever lower supply voltage and consumption. Biological signal processing requires very high resistance resistors to obtain a very low cutoff frequency for high pass filters. Therefore, a bulk-driven MOS resistor operating in the subliminal area is currently perhaps the best choice to meet these requirements.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CZ2013-1003A CZ20131003A3 (en) | 2013-12-13 | 2013-12-13 | Submarginal MOS-resistor for applications with low supply voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CZ2013-1003A CZ20131003A3 (en) | 2013-12-13 | 2013-12-13 | Submarginal MOS-resistor for applications with low supply voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CZ304766B6 true CZ304766B6 (en) | 2014-10-01 |
| CZ20131003A3 CZ20131003A3 (en) | 2014-10-01 |
Family
ID=51617979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CZ2013-1003A CZ20131003A3 (en) | 2013-12-13 | 2013-12-13 | Submarginal MOS-resistor for applications with low supply voltage |
Country Status (1)
| Country | Link |
|---|---|
| CZ (1) | CZ20131003A3 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080246062A1 (en) * | 2007-03-26 | 2008-10-09 | Elizabeth Brauer | Semiconductor based controllable high resistance device |
-
2013
- 2013-12-13 CZ CZ2013-1003A patent/CZ20131003A3/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080246062A1 (en) * | 2007-03-26 | 2008-10-09 | Elizabeth Brauer | Semiconductor based controllable high resistance device |
Non-Patent Citations (3)
| Title |
|---|
| XP001523211 Worapishet A; Khumsat P, Anlysis and Design of Sub-Threshold R-MOSFET Tunable Resistor, IEICE TRANSACTIONS ON ELECTRONICS, Vol E92C, Nr 1, pg 135 - 143, 01.0.2009, doi:10.1587/transele.E92.C.135 * |
| XP001557235 Shin'ichi ASAI; Ken UENO; Tetsuya ASAI and Yoshihito AMEMIYA: High-Resistance Resistor Consisting of a Subthreshold CMOS Differential Pair, EICE TRANSACTIONS ON ELECTRONICS, Vol E93C, Nr 6, pg 741 - 746, 01.06.2010, doi:10.1587/transele.E93.C.741 * |
| XP032528865 Kassiri Hossein; Abdelhalim Karim; Genov Roman: Low-distortion super-GOhm subthreshold-MOS resistors for CMOS neural amplifiers, 2013 IEEE Biomedical Circuits and Systems Conference (BioCAS), 31.10.2013, doi:10.1109/BioCAS.2013.6679691 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CZ20131003A3 (en) | 2014-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kulej et al. | 0.4-V bulk-driven differential-difference amplifier | |
| US9685914B2 (en) | Amplifier circuit | |
| Carrillo et al. | Transconductance enhancement in bulk-driven input stages and its applications | |
| US7423482B2 (en) | Circuit configuration having a feedback operational amplifier | |
| Summart et al. | New current-controlled current-mode sinusoidal quadrature oscillators using CDTAs | |
| Safari et al. | Analysis and design of a new COA-based current-mode instrumentation amplifier with robust performance against mismatches | |
| Safari et al. | A novel COA-based electronically adjustable current-mode instrumentation amplifier topology | |
| Khateb et al. | Sub-volt fully balanced differential difference amplifier | |
| US9729126B2 (en) | Method and implementation for accurate gain-bandwidth product tuning | |
| Yuan et al. | Design of two stage cmos operational amplifier in 180nm technology | |
| US9608582B2 (en) | Method for an adaptive transconductance cell utilizing arithmetic operations | |
| Nicolson et al. | Improvements in biasing and compensation of CMOS opamps | |
| CZ304766B6 (en) | Subthreshold MOS resistor for applications with low supply voltage | |
| CN115225048A (en) | Amplifier circuit, corresponding device and method | |
| JP6132881B2 (en) | Voltage variable gain amplification circuit and differential input voltage amplification method | |
| US9531326B2 (en) | Limiting amplifiers | |
| Kumngern et al. | CMOS programmable P, PI, PD and PID controller circuit using CCTAs | |
| Ghosh et al. | Simplified design method for fully differential gain-boosted folded cascade OTA | |
| JP5788739B2 (en) | Voltage variable gain amplifier circuit | |
| Carrillo et al. | Low-voltage wide-swing fully differential CMOS voltage buffer | |
| Mythry et al. | Design of low power operational transconductance amplifier for biomedical applications | |
| Kumngern | Voltage-mode PID controller using DDCCs and all-grounded passive components | |
| Rekha et al. | Low voltage, low power Chebyshev filter in 0.18 μm CMOS technology | |
| Pennisi | Low-voltage CMOS current amplifier and its use for high-performance voltage amplification | |
| Severo et al. | Single stage OTA and negative transconductance compensation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Patent lapsed due to non-payment of fee |
Effective date: 20191213 |