CS273125B1 - Diagnostic gate with reduced output voltage - Google Patents
Diagnostic gate with reduced output voltage Download PDFInfo
- Publication number
- CS273125B1 CS273125B1 CS662187A CS662187A CS273125B1 CS 273125 B1 CS273125 B1 CS 273125B1 CS 662187 A CS662187 A CS 662187A CS 662187 A CS662187 A CS 662187A CS 273125 B1 CS273125 B1 CS 273125B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- gate
- diagnostic
- output
- cell
- transistor
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
Zapojení se týká diagnostického hrdla se sníženým výstupním napětím, obsahující nejméně jednu buňku hradlového pole typu STTL. Řeší problém zvyšování povoleného napětového úbytku na dlouhých spojích uvnitř hradlového pole typu STTL.
Výstupní tranzistory vnitřních hradel takového pole jsou pro zmenšení zpoždění vybaveny desaturaěními Schottkyho diodami. Ty však zvětšují výstupní napětí tranzistoru v sepnutém stavu tak, Že s ohledem na provedení zemnícího rozvodu je přípustný napělový úbytek na signálních spojích omezený, například pouze 20 mV. To výrazně omezuje možnou délku signálového spoje, což se nepříznivě projevuje zejména u centrálně rozváděných diagnostických spojů, jakými jsou adresovací a Čtecí vodiče u diagnostické metody RAS, nebo vodiče pomocných hodinových nebo řídicích signálů u diagnostické metody LSSD.
Známým způsobem by bylo možné tento problém řešit zvětšením šířky těchto spojů, což by však vedlo ke zhoršení propojitelnosti hradlového pole a ke zkomplikování systému automatizovaného návrhu spojů. Jinou známou možností je použití zesilovací kaskády méně zatížených hradel. To by však vedlo ke zvětšení počtu obsazených hradel a tím ke zhoršení využitelnosti hradlového pole.
Uvedené nevýhody odstraňuje diagnostické hradlo se sníženým výstupním napětím podle vynálezu, jehož podstata spočívá v tom, že obsahuje nejméně jednu buňku hradlového pole typu STTL, optimalizovanou pro realizaci standardního hradla, kde výstupní svorkou diagnostického hradla je kolektor víceemitorového vstupního tranzistoru první buňky, jehož emitory jsou připojeny k zemnicí svorce a jehož báze je připojena k výstupu vstupního obvodu.
Diagnostické hradlo podle vynálezu může být uspořádáno také tak, že výstupem vstupního obvodu je kolektor výstupního Schottky tranzistoru první buňky, jehož emitor je vstupní svorkou diagnostického hradla.
Diagnostické hradlo může být uspořádáno i tak, že jako vstupní obvod je zapojeno standardní hradlo ve druhé buňce, jehož vstupy jsou vstupními svorkami diagnostického hradla.
Výhoda diagnostického hradla podle vynálezu spočívá v tom, že jeho výstupní napětí ve stavu logické 0 je sníženo proti standardnímu vnitřnímu hradlu nejméně o 100 mVj o tuto hodnotu je zvětšena hodnota přípustného napětového úbytku na signálovém spoji. Tím se zvyšuje logická zatížitelnost zapojení, což umožňuje snížit celkový počet hradel, potřebných pro realizaci diagnostického rozvodu typu RAS nebo LSSD.’
Na připojeném výkresu je na obr. 1 nakreslen příklad diagnostického hradla, zapojeného z jedné buňky a na obr, 2 je diagnostické hradlo, složené ze standardního hradla a z další buňky hradlového pole.
Vstupní svorkou 011 diagnostického hradla je emitor výstupního Schottkyho tranzistoru £ první buňky, jehož kolektor je výstupem 1021 vstupního obvodu 10, ke kterému je připojena báze víceemitorového vstupního tranzistoru £ první buňky, jehož emitory· jsou připojeny k zemnicí svorce 031. Kolektor víceemitorového vstupního tranzistoru £ první buňky je výstupní svorkou 021 diagnostického hradla a je připojen k omezovacimu diodovému členu £ a k třetímu pomocnému odporu £ první buňky, ke kterému je připojena napájecí svorka 041 diagnostického hradla. K ní je přes druhý pomocný odpor £ první buňky připojena báze výstupního Schottkyho tranzistoru £ první buňky a přes první pomocný odpor £ první buňky je připojen kolektor výstupního Schottkyho .tranzistoru £ první buňky a báze víceemitorového vstupního tranzistoru £ první buňky.
Na obr. 2 je diagnostické hradlo, ve kterém je jako vstupní obvod 10 zapojeno standardní hradlo ve druhé buňce. Je složeno se známým způsobem zapojeného víceemitorového vstupního tranzistoru 11 druhé buňky, z prvního pomocného odporu ££, druhého pomocného odporu 14 a třetího pomocného odporu 15 druhé buňky a z výstupního Schottkyho tranzistoru
CS 273125 Bl druhé buňky. Jeho kolektor je výstupem 1021 vstupního obvodu 10 a je připojen k bázi víceemitorového vstupního tranzistoru 1, první buňky, zapojeného jako v příkladě na obr. 1.
Jako vstupní obvod 10 diagnostického hradla může být zapojen i standartní vstupní převodník hradlového pole typu STTL.
Výstupní Schottkyho tranzistor 2_ první buňky nebo výstupní Schottkyho tranzistoru 12 druhé buňky může být i dvouemitorový. V takovém případě je druhý emitor spojen s prvním emitorem nebo tvoří další vstupní svorku 011 diagnostického hradla.
V jiném příkladu konkrétního provedení je jako vstupní obvod 10 zapojen samotný víceemitorový vstupní tranzistor 11 druhé buňky.
Funkce zapojení podle vynálezu je následující:
Zapojení podle vynálezu na obr. 1 realizuje funkci logické negace, při použití dvo.uemitorového tranzistoru 2 potom funkci negace logického součinu, stejně jako je tomu u standardního hradla 10 na obr. 2.
Zapojení podle vynálezu na obr. 2 realizuje funkci logického součinu stejně jako je tomu u známého, ale neznázorněného standardně zapojeného součinového hradla.
Výstupní napětí ve stavu log. 0 na výstupní svorce 021 na obr. 1 a 2 je při stejné zátěži nejméně o 100 mV nižší než je tomu u standardního hradla proto, že tranzistor 1_ není vybaven desaturační Sohottky diodou. Přípustný napěťový úbytek na výstupním spoji je proto výrazně vyšší než je tomu u standardního hradla, což je výhodné.
Vlastní zpoždění diagnostického hradla podle vynálezu je však přibližně dvakrát větší než u standardního hradla nebo u obvyklého součinového hradla AND. Diagnostické signály slouží pouze ke čtení nebo nastavování neznázorněných klopných obvodů typu RASS nebo LSSD, umístěných uvnitř hradlového pole. Tyto signály jsou vedeny například z diagnosticko-servisního modulu nebo do něj; mají pomalejší kmitočty než signály obvyklé.
V důsledku použití Sohottky tranzistoru 2_ ve vstupním obvodu 10 na obr. 1 je dovolené vstupní napětí ve stavu log. 0 sníženo také o 100 mV, Proto je vhodné propojit obě zapojení tak, aby diagnostické hradlo podle obr. 1 bylo buzeno výstupním napětím z diagnostického hradla podle obr. 2.
Zapojení podle vynálezu je výhodné pro použití v číslicových systémech na bázi hradlo vých polí typu STTL s vestavěnou diagnostikou typu RAS nebo LSSD, popřípadě pro jiné pomalejší centrálně rozváděné signály.
Claims (3)
1. Diagnostické hradlo se sníženým výstupním napětím, vyznačující sě tím, že obsahuje nejméně jednu buňku hradlového pole typu STTL, optimalizovanou pro realizaci standardní ho hradla, kde výstupní svorkou (021) diagnostického hradla je kolektor víceemitorového vstupního tranzistoru (1) první buňky, jehož emitory jsou připojeny k zemnicí svorce (031) a jehož báze je připojena k výstupu (1021) vstupního obvodu (10).
2. Diagnostické hradlo podle bodu 1, vyznačující se tím, že výstupem (1021) vstupního obvodu (10) je kolektor výstupního Sohottky tranzistoru (2) první buňky, jehož emitor je vstupní svorkou (011) diagnostického hradla.
3. Diagnostické hradlo podle bodu 1, vyznačující se tím, že jako vstupní obvod (10) je zapojeno standardní hradlo ve druhé buňce, jehož vstupy jsou vstupními svorkami (011) diagnostického hradla.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS662187A CS273125B1 (en) | 1987-09-14 | 1987-09-14 | Diagnostic gate with reduced output voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS662187A CS273125B1 (en) | 1987-09-14 | 1987-09-14 | Diagnostic gate with reduced output voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS662187A1 CS662187A1 (en) | 1990-07-12 |
| CS273125B1 true CS273125B1 (en) | 1991-03-12 |
Family
ID=5413686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS662187A CS273125B1 (en) | 1987-09-14 | 1987-09-14 | Diagnostic gate with reduced output voltage |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS273125B1 (cs) |
-
1987
- 1987-09-14 CS CS662187A patent/CS273125B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS662187A1 (en) | 1990-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5303181A (en) | Programmable chip enable logic function | |
| US5793681A (en) | Multiport memory cell circuit having read buffer for reducing read access time | |
| US4912345A (en) | Programmable summing functions for programmable logic devices | |
| US5352940A (en) | Ram convertible look-up table based macrocell for PLDs | |
| US6885219B2 (en) | Programmable driver for an I/O pin of an integrated circuit | |
| US4678943A (en) | Inverting logic buffer BICMOS switching circuit using an enabling switch for three-state operation with reduced dissipation | |
| US4758746A (en) | Programmable logic array with added array of gates and added output routing flexibility | |
| KR900005148B1 (ko) | 칩온칩(chip-on-chip)반도체 장치 | |
| US4567385A (en) | Power switched logic gates | |
| US5317210A (en) | I/O cell for programmable logic device providing latched, unlatched, and fast inputs | |
| US6748577B2 (en) | System for simplifying the programmable memory to logic interface in FPGA | |
| US5363424A (en) | Partially-operable driver circuit | |
| US6674303B1 (en) | Programmable input/output cell with bidirectional and shift register capabilities | |
| US5654914A (en) | Memory cell array semiconductor integrated circuit device | |
| JPH0212691A (ja) | 集積回路 | |
| US6452423B1 (en) | Circuit for avoiding contention in one-hot or one-cold multiplexer designs | |
| US20080303548A1 (en) | Semiconductor device | |
| EP0285015A2 (en) | Diode-FET logic circuitry | |
| CS273125B1 (en) | Diagnostic gate with reduced output voltage | |
| US5298803A (en) | Programmable logic device having low power microcells with selectable registered and combinatorial output signals | |
| US6678846B1 (en) | Semiconductor integrated circuit with a scan path circuit | |
| US4355246A (en) | Transistor-transistor logic circuit | |
| KR970001839B1 (ko) | 집적회로 | |
| US4703202A (en) | Two-stage gate circuit providing inverted and non-inverted outputs | |
| EP0085489A1 (en) | Improved storage logic array circuit |