CS268426B1

CS268426B1 - Connecting channel-to-channel synchronization circuits

Info

Publication number: CS268426B1
Application number: CS878514A
Authority: CS
Inventors: Bohdan Ing Smilauer
Original assignee: Smilauer Bohdan
Priority date: 1987-11-25
Filing date: 1987-11-25
Publication date: 1990-03-14
Also published as: CS851487A1

Abstract

Zapojení řeší úsporně synchronizaci a přidělování prioryt pomocí synchronizátoru blokovatelného mikroprogramem procesoru vstup/výstup a s prodlužovatelným účinkem blokování podle potřeby. Asynchronní řídící signály mohou být takto pozdrženy, aby mohly být zpracovány mikroprogramem bez nebezpečí, že změní svůj stav, dříve než bude reagovat mikroprogram procesoru vstupu/výstupu. Podstata zapojení spočívá v tom, že první a druhý synchronizační registr jsou zapojeny v sérii a na jejich hodinové vstupy je přiváděn takt blokovatelný hradlem a toto hradlo hodin je spojeno na RS klopný obvod, který je ovládán prodlužovatelným čítačem.The circuit solves synchronization and priority allocation in an economical way using a synchronizer that can be blocked by the I/O processor microprogram and with an extendable blocking effect as needed. Asynchronous control signals can be delayed in this way so that they can be processed by the microprogram without the risk of changing their state before the I/O processor microprogram reacts. The essence of the circuit is that the first and second synchronization registers are connected in series and a clock that can be blocked by a gate is applied to their clock inputs, and this clock gate is connected to an RS flip-flop that is controlled by an extendable counter.

Description

Vynález se týká zapojení synchronizačních obvodů adaptéru kanál-kanál, které slouží k propojení dvou počítačů pomocí interfejsu vstupu/výstupu, přičemž jde o adaptér obvodové nesymetrický, který ze strany hostitelského počítače je řízen mikrogramcvě procesorem vstupu/výstupu a strana ke spojenému počítači je řízena obvodově.The invention relates to the connection of synchronization circuits of a channel-channel adapter, which serve to connect two computers via an input / output interface, which is an unbalanced circuit adapter which is controlled by a microgramme input / output processor on the part of the host computer and .

Dosud užívané adaptery kanál-kanál jsou obvodově řešené a jsou obvodově symetrické pro obě strany a využívají synchronizace řídících signálů pomocí rozhodovače priority. Tento rozhodovaě priority je důležitý, protože zahájení výběrových sledů i obou stran je vzájemně asynchronní a výběrové sledy se mohou vzájemně střetávat. Takové řešení je obvodově náročné, obtížně diagnostikovatelné a obtížně přizpůsobitelné případným požadavkům na změnu funkce.The channel-channel adapters used so far are circumferentially designed and are circumferentially symmetrical for both sides and use synchronization of control signals by means of a priority decision maker. This decision-making priority is important because the initiation of selection sequences and both parties is mutually asynchronous and the selection sequences can clash with each other. Such a solution is circuit-intensive, difficult to diagnose and difficult to adapt to any requirements for changing the function.

Uvedené nevýhody odstraňuje zapojení synchronizačních obvodů adaptéru kanál-kanál podle vynálezu, přičemž zapojení synchronizačních obvodů se skládá z prvního synchronizačního registru, z blokovacího hradla hodin, z RS klopného obvodu blokování a z prodlužovatelného čítače délky blokování, jehož podstata spočívá v tom, že asynchronní vstupní řídící sběrnice je připojena na datový vstup prvního synchronizačního registru, jehož výstup je zapojen na datový vstup druhého synchronizačního registru, z jehož výstupu vystupuje synchronní blokovatelná vstupní řídící sběrnice, a dále vodič vnitřních hodin je zapojen na hodinový vstup prodlužovatelného čítače délky blokování a na první vstup blokovacího hradla hodin, jehož výstup je zapojen na hodinový vstup prvního synchronizačního registru a na hodinový vstup druhého synchronizačního registru, vodič impulsu zahájení blokování je zapojen na vkládací vstup prodlužovatelného čítače délky blokování a na nastavovací vstup RS klopného obvodu blokování, jehož výstup je zapojen na druhý vstup blokovacího hradla hodin a na nulovaci vstup prodlužovatelného čítače délky blokování, jehož výstup je zapojen na nulovaci vstup RS klopného obvodu blokování.The connection of the synchronization circuits of the channel-channel adapter according to the invention eliminates these disadvantages, the connection of the synchronization circuits consisting of a first synchronization register, a clock interlock gate, an RS flip-flop circuit and an extendable interlock length counter. the bus is connected to the data input of the first synchronization register, the output of which is connected to the data input of the second synchronization register, from the output of which the synchronous lockable input control bus outputs, and the internal clock conductor is connected to the clock input of the extendable lock length counter and the first input of the lock clock gate, the output of which is connected to the clock input of the first synchronization register and to the clock input of the second synchronization register, the blocking start pulse conductor is connected to the input input of the extendable blocking length counter and blocked to the setting input RS of the flip-flop í, the output of which is connected to the second input of the clock blocking gate and to the reset input of the extendable blocking length counter, the output of which is connected to the reset input RS of the blocking flip-flop circuit.

Výhodou zapojení podle vynálezu je, že důsledně synchronizuje všechny asynchronní vstupní řídící signály na dvoustupňovém synchronizačním registru, aby se zamezilo vzniku metastabilních stavů vzhledem k vnitřním hodinám počítače. Tyto hodiny jsou blokovatelné pomocí mikroprogramu procesoru vstupu/výstupu tak, aby po dobu, kdy mikroprogram testuje nebo mění stav obvodů adapteru kanál-kanál, byly synchronizační hodiny zastaveny, a tím bylo zabráněno jakékoliv změně stavu adapteru kanál-kanál od spojeného počítače.The advantage of the circuit according to the invention is that it consistently synchronizes all asynchronous input control signals on the two-stage synchronization register in order to avoid the occurrence of metastable states with respect to the computer's internal clock. This clock is lockable by the I / O processor firmware so that the synchronization clock is stopped while the firmware is testing or changing the state of the channel-channel adapter circuits, thus preventing any change in the state of the channel-channel adapter from the connected computer.

Na výkresu je znázorněno jedno z možných zapojení podle vynálezu, které se skládá z prvního synchronizačního registru 0, z druhého synchronizačního registru X, dále z blokovacího hradla hodin 2, z RS klopného obvodu 3. blokování hodin a z prodlužovatelného čítače £ délky blokování.The drawing shows one of the possible circuits according to the invention, which consists of a first synchronization register 0, a second synchronization register X, a clock interlock gate 2, an RS clock flip-flop RS 3 and an extensible interlock length counter e.

Znázorněné obvody na výkresu jsou zapojeny tak, že asynchronní vstupní řídící sběrnice 000 je připojena na datový vstup 00 prvního synchronizačního registru 0, jehož výstup 02 je zapojen na datový vstup 10 druhého synchronizačního registru 1_, z jehož výstupu 12 vystupuje synchronní blokovatelná vstupní řídící sběrnice 120 a vodič 200 vnitřních hodin je zapojen na hodinový vstup 40 prodlužovatelného čítače 4, délky blokování a na první vstup 20 blokovacího hradla £ hodin, jehož výstup 22 je zapojen na hodinový vstup 01 prvního synchronizačního registru O a na hodinový vstup 11 druhého synchronizačního registru £, vodič 300 impulsu zahájení blokování je zapojen na vkládací vstup 41 prodlužovatelného čítače £ délky blokování a na nastavovací vstup 30 RS klopného obvodu 3. blokování, jehož výstup 32 je zapojen na druhý vstup 21 blokovacího hradla 2. hodin a na nulovaci vstup 42 prodlužovatelného čítače £ délky blokování, jehož výstup 43 je zapojen na nulovaci vstup 31 RS klopného obvodu £ blokování.The circuits shown in the drawing are connected in such a way that the asynchronous input control bus 000 is connected to the data input 00 of the first synchronization register 0, the output 02 of which is connected to the data input 10 of the second synchronization register 7, the output 12 of which outputs the synchronous lockable input control bus 120. and the internal clock conductor 200 is connected to the clock input 40 of the extendable lock length 4 and to the first input 20 of the clock interlock gate, the output 22 of which is connected to the clock input 01 of the first synchronization register 0 and to the clock input 11 of the second synchronization register £; the interlock start pulse conductor 300 is connected to the input input 41 of the interlocking counter £ and to the setting input 30 RS of the flip-flop 3, the output 32 of which is connected to the second input 21 of the interlock gate at 2 o'clock and to the reset input 42 of the extender. blocking length, the output 43 of which is connected to the reset input 31 RS of the flip-flop circuit 6 blocking.

- ² - CS 268 426 Bl- ² - CS 268 426 Bl

Zapojení synchronizačních obvodů adapteru kanál-kanál podle vynálezu pracuje následujícím způsoben.The connection of the synchronization circuits of the channel-channel adapter according to the invention works as follows.

Po asynchronní vstupní řídící sběrnici 000 jsou přiváděny výběrové sledy ze spojeného počítače, které jsou asynchronní oproti vnitřním hodinám na vodiči 200 vnitřních hodin adaptéru kanál-kanál. Pokud není blokování v činnosti, je RS klopný obvod i vynulován a na jeho výstupu 32 je logická jednotka, která je vedena na vstup 21 blokovacího hradla 2 hodin a vnitřní hodiny procházejí z vodiče 200 vnitřních hodin na výstup 22 blokovacího hradla hodin 2,, z něhož jsou vedeny na hodinový vstup 01, respektivě na výstup 02 prvního synchronizačního registru 0, respektive druhého synchronizačního registru 1_. První synchronizační registr 0 i druhý synchronizační registr 2 jsou hranové taktované, a tím dochází k přenosu signálů z asynchronní vstupní řídící sběrnice 000 na synchronní blokovatelnou vstupní řídící sběrnici 120 až po nejbližěích dvou periodách vnitřních hodin a změny signálů na synchronní blokovatelné vstupní řídící sběrnici 120 jsou možné jen v době blízké po hraně vnitřních hodin, jsou tedy již synchronní s vnitřními hodinami, postupujícími po vodiči 200 vnitřních hodin. Synchronizace asynchronní vstupní řídicí sběrnice 000 je dvoustupňová, aby případné metastabilní stavy odezněly na prvním synchronizačním registru 0 a výstup 12 druhého synchronizačního registru ,1 byl již zcela synchronní. Výstup 12 pak tvoří synchronní blokovatelnou vstupní řídicí sběrnici 120. V některých okamžicích je třeba otestovat procesorem vstup/výstup stav vodičů synchronní blokovatelné vstupní řídicí sběrnice 120 a pokud to dovoluje stav této sběrnice 120 (např. ze spojeného počítače neprobíhá žádný výběrový sled), je třeba podle tohoto stavu změnit stav adaptéru kanál-kanál. Aby nemohlo v době mezi testem stavu synchronní blokovatelné vstupní řídicí sběrnice 120 a změnou stavu adapteru kanál-kanál dojít k nežádoucí změně stavu této synchronní blokovatelné vstupní řídicí sběrnice 120. nastaví se impulsem po vodiči 300 impulsu zahájení blokování RS klopný obvod J do logické jednotky, a tím se jeho výstup 32 vynuluje a blokovací hradlo £ hodin se uzavře, takže se přestanou taktovat oba synchronizační registry 0 a 1, a tím se nemůže měnit stav synchronní blokovatelné vstupní řídicí sběrnice 120. Po dobu blokování je zaručeno, že se stav této synchronní blokovatelné vstupní řídicí sběrnice 120 nemůže měnit. Impulsem po vodiči 300 impulsu zahájení blokování se naplní prodlužovatelný čítač 2 délky blokování, který po svém vyčerpání pomocí výstupu 43 vynuluje RS klopný obvod 2 blokování, a tím opět uvolní taktování synchronizačních registrů 0 a 1. K opětovnému naplnění prodlužovatelného čítače 4 délky blokování může dojít kdykoliv pomocí impulsu na vodiči 300 zahájení blokování, tedy i v době, kdy jeátě probíhá blokování hodin, a tak je možno dobu blokování hodin podle potřeby prodlužovat.The asynchronous input control bus 000 is fed with selection sequences from a connected computer that are asynchronous from the internal clock on the internal clock conductor 200 of the channel-channel adapter. If the interlock is not active, the RS flip-flop i is reset and at its output 32 there is a logic unit which is fed to the input 21 of the interlock gate for 2 hours and the internal clock passes from the internal clock wire 200 to the output 22 of the interlock gate 2. which are fed to the clock input 01 or to the output 02 of the first synchronization register 0 and the second synchronization register 7, respectively. Both the first synchronization register 0 and the second synchronization register 2 are edge-clocked, thereby transmitting signals from the asynchronous input control bus 000 to the synchronous lockable input control bus 120 until the next two internal clock periods, and signal changes to the synchronous lockable input control bus 120 are they are only possible in the time close to the edge of the internal clock, so they are already synchronous with the internal clock, which travels along the conductor 200 of the internal clock. The synchronization of the asynchronous input control bus 000 is two-stage, so that any metastable states disappear on the first synchronization register 0 and the output 12 of the second synchronization register 1 is already completely synchronous. Output 12 then forms a synchronous lockable input control bus 120. At some point, the I / O processor needs to test the state of the wires of the synchronous lockable input control bus 120, and if the state of the bus 120 allows it (e.g., no selection sequence from the connected computer), you need to change the state of the channel-to-channel adapter according to this state. In order to prevent the state of this synchronous lockable input control bus 120 from being undesirably changed between the synchronous lockable input control bus 120 status test and the channel-channel adapter state change. and thus its output 32 is reset and the clock blocking gate 6 is closed, so that both synchronization registers 0 and 1 are no longer clocked, and thus the state of the synchronous lockable input control bus 120 cannot be changed. the lockable input control bus 120 cannot change. The pulse-length pulse conductor 300 conducts the interlocking interlock length counter 2, which, when depleted by output 43, resets the RS flip-flop circuit 2, thereby releasing the timing of the synchronization registers 0 and 1. The extensible interlock length counter 4 can be refilled. at any time by means of a pulse on the conductor 300 starting the blocking, i.e. also while the clock is still being blocked, so that the blocking time can be extended as required.

Zapojení synchronizačních obvodů podle vynálezu lze s výhodou použít při konstrukci obecných obvodových řadičů, které jsou z vnějška ovládány asynchronními řídicími signály a zevnitř jsou ovládány programovatelným procesorem.The connection of the synchronization circuits according to the invention can advantageously be used in the construction of general circuit controllers which are controlled from the outside by asynchronous control signals and from the inside by a programmable processor.

Claims

OBJECT OF THE INVENTION

Connection of the synchronization circuits of the channel-channel adapter, consisting of the first synchronization register, the second synchronization, the clock interlock gate, the RS flip-flop circuit and an extendable interlock length counter, characterized in that the asynchronous input control bus (OGG) is connected to data input (CG) of the first synchronization register (O), the output (02) of which is connected to the data input (10) of the second synchronization register C1), from the output (12) of which a synchronously lockable input control bus (120) and a conductor (200) of the internal clock is connected to the clock input (40) of the extendable interlock length counter (4) and to the first input (20) of the clock interlock gate (2), the output (22) of which is connected to the clock input (01) of the first clock. of the synchronization register (C) and to the clock input (11) of the second synchronization register (1) and the blocking pulse conductor (300) is connected to the input input (41) of the extendable blocking counter (4) and to the setting RS input (30) of the interlocking flip-flop circuit (3), the output (32) of which is connected to the second input (21) of the clock interlock gate (2) and to the reset input (42) of the extendable interlocking computer (4), the output of which 43) is connected to the reset input (31) of the RS flip-up circuit (3).