CS268207B1 - Connection of control channel adapter channel - channel - Google Patents
Connection of control channel adapter channel - channel Download PDFInfo
- Publication number
- CS268207B1 CS268207B1 CS878936A CS893687A CS268207B1 CS 268207 B1 CS268207 B1 CS 268207B1 CS 878936 A CS878936 A CS 878936A CS 893687 A CS893687 A CS 893687A CS 268207 B1 CS268207 B1 CS 268207B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- register
- command
- bus
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Abstract
Zapojení je řešeno nesymetricky^ ze etrony hostitelského počítače je řízeno raikroprogramovš procesorem vstupu/výstupu a strana ke spojenému počítači je řízena úsporné obvodově, přičemž jsou obvodově realizovány jen ty funkce, které z důvodů rychlosti nemohou být realizovány mikroprogramově, vše ostatní je řízeno mikroprogramem procesoru vstupu/výstupu. Zapojení je úsporné, snadno diagnostikovatelné a přizpůsobitelná změně funkce. Podstata zapojení spočívá v tom, že~procesor vstupu/výstupu je především zapojen na registr vlastní adresy, na registr nepředaného stavuj na registr vlastního příkazu a blok řídících sledů je zapojen na komparátor adres a na registr cizího příkazu a registry vlastního a cizího příkazu jsou zapojeny na dekodér příkazů a ten je zapojen na registr počátečního stavu a ten na multiplexor vstupní datové sběrnice.The connection is asymmetrically designed, the host computer's side is controlled by the microprogrammed input/output processor, and the side to the connected computer is controlled by a cost-effective circuit, with only those functions that cannot be implemented microprogrammatically for speed reasons being implemented by the microprogram, everything else is controlled by the microprogram of the input/output processor. The connection is cost-effective, easily diagnosable, and adaptable to changes in function. The essence of the connection is that the input/output processor is primarily connected to the own address register, to the untransmitted state register, to the own command register, and the control sequence block is connected to the address comparator and to the foreign command register, and the own and foreign command registers are connected to the command decoder, which is connected to the initial state register, and that to the input data bus multiplexer.
Description
Vynález se týká zapojení řídících obvodů adapteru kanál-kanál, který slouží k propojení dvou počítačů pomocí interfejsu vstupu/výetupu, přičemž Jde o adapter obvodově nesymetrický, který ze strany hostitelského počítače Je řízen mikroprogramově procesorem vstupu/výstupu a strana ke spojovému počítači je řízena obvodové.The invention relates to the connection of the control circuits of a channel-channel adapter, which serves to connect two computers via an input / output interface, which is a peripherally asymmetric adapter .
Dosud užívané adaptery kanál-kanál jsou obvodové řešené a jsou obvodové symetrické pro obé strany a využívají synchronizace řídících signálů pomocí rozhodovače priority. Tento rozhodovač priority je důležitý, protože zahájení výběrových sledů z obou stran Je vzájemně asynchronní a výběrové sledy se mohou vzájemně střetávat. Takové řešení je obvodově náročné, obtížně diagnostikovatelné a obtížně přizpůsobitelné případným požadavkům na změnu funkce.The channel-channel adapters used so far are circumferentially solved and are circumferentially symmetrical for both sides and use the synchronization of control signals by means of a priority decision maker. This priority decision-maker is important because the initiation of selection sequences from both sides is mutually asynchronous and the selection sequences can collide with each other. Such a solution is circuit-intensive, difficult to diagnose and difficult to adapt to any requirements for changing the function.
Uvedené nevýhody odstraňuje zapojení řídících obvodů adapteru kanál-kanál podle vynálezu, přičemž zapojení řídících obvodů se skládá z procesoru vstupu/výstupu, z bloku řídících sledů, z registru vlastní adresy, z registru nepředaného stavu, z registru vlastního příkazu, z registru cizího příkazu, z komparátoru adres, z detektoru příkazů, z registru počátečního stavu a z multiplexoru výstupní datové sběrnice a Jehož podstata spočívá v tom, že ovládací sběrnice procesoru vstupu/výstupu, která je napojena na první výstup procesoru vstupu/výstupu je zapojena na druhý vstup bloku řídících sledů a výstupní sběrnice procesoru vstupu/výstupu, která je napojena na druhý výstup procesoru vstupu./ výstupu je zapojena na datový vstup registru nepředaného stavu a na datový vstup registru vlastního příkazu a na třetí výstup procesoru vstupu/výstupu je napojen vodič vkládání registru vlastního příkazu, který je zapojen na vkládací vstup registru vlastního příkazu a na čtvrtý výstup procesoru vstupu/výstupu je napojen vodič vkládání registru nepředaného stavu, který je zapojen na vkládací vstup registru nepředaného stavu a na pátý výstup procesoru vstupu/výstupu je zapojen vodič vkládání registru vlastní adresy, který je zapojen na vkládací vstup registrů vlastní adresy a vstupní datová sběrnice je zapojena na datový vstup registru cizího příkazu a na druhý vstup komparátoru adres, na jehož první vstup je zapojena sběrnice vlastní adresy, která je napojena na výstup registru vlastní adresy a ještě na první datový vstup multiplexoru· výstupní datové sběrnice a výstup komparátoru adres je napojen vodičem shody adresy a na třetí vstup bloku řídících sledů a na první vstup bloku řídících sledů je zapojena synchronní blokovatelná vstupní řídící sběrnice a na první výstup bloku řídících sledů je napojen vodič vkládání registru cizího příkazu, který je zapojen na vkládací vstup registru cizího příkazu a na druhý výstup bloku řídících sledů jsou napojeny vodiče vkládání a nulování registru počátečního stavu, které jsou zapojeny na vkládací a nulovací vstupy registru počátečního stavu a na třetí výstup bloku řídících sledů je napojena sběrnice stavových signálů adapteru kanál-kanál, která je zapojena na šestý vstup procesoru vstupu/výstupu a na třetí vstup dekodéru příkazu a na čtvrtý vstup bloku řídících sledů je napojen hradlovací vodič vlastní adresy, který je zapojen na hradlovací vstup prvního datového vstupu multiplexoru výstupní datové sběrnice a na pátý výstup bloku řídících sledů je napojen hradlovací vodič nepředaného stavu, který je zapojen na hradlovací vstup druhého datového vstupu multiplexoru výstupní datové sběrnice a na šestý výstup bloku řídících sledů je napojen hradlovací vodič počátečního stavu, který je dále zapojen na hradlovací vstup třetího datového vstupu multiplexoru výstupní datové sběrnice, na sedmý výstup bloku řídících sledů je zapojena synchronní výstupní řídící sběrnice, která je napojena na spojený počítač a na druhý datový vstup multiplexoru výstupní datové sběrnice nepředaného stavu, která je zapojena na výstup registru nepředaného stavu a na třetí datový vstup multiplexoru výstupní datové sběrnice je zapojen výstup registru počátečního stavu, na jehož datový vstup Je zapojen výstup dekodéru příkazů a na první vstup dekodéru příkazů je zapojen výstup registru vlastního příkazu a na druhý vstup dekodéru příkazu je zapojen výstup registru cizího příkazu a na výstup multiplexoru výstupní datové sběrnice je zapojena výstupní datová sběrnice, která je napojena na spojený počítač.The control circuitry of the channel-channel adapter according to the invention eliminates said disadvantages, the control circuit connection consisting of an input / output processor, a control sequence block, an e-mail register, an untransmitted state register, a self-command register, a foreign command register, from an address comparator, a command detector, an initial state register and an output data bus multiplexer, and an I / O processor output bus that is connected to the second I / O processor output is connected to a non-transmitted register data input and a self-command register data input, and a custom command register insertion wire is connected to the third I / O processor output, which is connected to the input input of the self-command register and to the fourth output of the input / processor the output is connected to the input relay of the non-transmitted state, which is connected to the input input of the non-transmitted register and to the fifth output of the I / O processor is connected to the input to the own address register input, which is connected to the input input of own address registers data input of the foreign command register and to the second input of the address comparator, to the first input of which the own address bus is connected, which is connected to the output of the own address register and to the first data input of the multiplexer · and a synchronous lockable input control bus is connected to the third input of the control sequence block and to the first input of the control sequence block, and a foreign command register insertion wire is connected to the first output of the control sequence block, which is connected to the foreign command register insertion input and the second block output control sequences are connected by wires inserting and resetting the register for the initial state, which are connected to the input and reset inputs of the initial state register and to the third output of the control sequence block is connected to the status signal bus of the channel-channel adapter, which is connected to the sixth input of the I / O processor and the third input of the command decoder the fourth input of the control sequence block is connected to the gate wire of its own address, which is connected to the gate input of the first data input of the output data bus multiplexer and to the fifth output of the control sequence block is connected to the non-transmitted state gate wire data bus and the gate state conductor is connected to the sixth output of the control sequence block, which is further connected to the gate input of the third data input of the output data bus multiplexer, synchronous output control bus is connected to the seventh output of the control sequence block and connected to the connected computer and to the second data input multip an untransmitted state data bus lexor, which is connected to the untransmitted state output output, and an initial state register output is connected to the third data input of the output data bus multiplexer, the data input of which the command decoder output is connected and the register output is connected to the first command decoder input. own output and the output of the foreign command register is connected to the second input of the command decoder and the output data bus is connected to the output of the output data bus multiplexer, which is connected to the connected computer.
CS 268207 BlCS 268207 Bl
Výhodou zapojení podle vynálezu je, že řídící obvody adapteru kanál-kanál, které řídí odezvy na výběrové sledy od spojeného počítače jsou úsporně Zapojeny tak, aby řídily pouze odezvy na rychlé výběrové sledy od spojeného počítače, kde je nezbytná rychlá reakce. Ukončení sledu se spojeným počítačem se hlásí mikroprogramu procesoru vstupu/výstupu, který převezme potom dalěí řízení, které není časově tak náročené.An advantage of the circuit according to the invention is that the control circuits of the channel-channel adapter which control the responses to the selection sequences from the connected computer are economically connected so as to control only the responses to the fast selection sequences from the connected computer where a fast response is required. The end of the sequence with the connected computer is reported to the I / O processor microprogram, which then takes over another control, which is not so time consuming.
Na připojeném výkresu je znázorněno zapojení řídících obvodů adapteru kanál-kanál podle vynálezu, které se skládá z procesoru 0 vstupu/výstupu, z bloku £ řídících sledů, z registru 2 vlastní adresy, z registru £ nepředaného stavu, z registru 4 vlastního příkazu, z registru £ cizího příkazu, komparátoru 6 adres, z dekodéru 7 příkazů, z registru 8 počátečního stavu a z multiplexoru £ výstupní datové sběrnice.The accompanying drawing shows the connection of the control circuits of a channel-channel adapter according to the invention, which consists of an input / output processor 0, a control sequence block 6, an own address register 2, an untransmitted state register 4, an own command register 4, the foreign command register £, the address comparator 6, the command decoder 7, the initial state register 8 and the output data bus multiplexer £.
Znázorněné obvody na výkresu jsou zapojeny tak, že ovládací sběrnice 000 procesoru 0 vstupu/výstupu, která je napojena na první výstup 00 procesoru 0 vstupu/výstupu je zapojena na druhý výstup 11 bloku £ řídících sledů a výstupní sběrnice 010 procesoru 0 vstupu/výstupu, která je napojena na druhý výstup 01 procesoru 0 vstupu/výstupu je zapojena na datový vstup £0 registru £ nepředaného stavu a na datový vstup 40 registra £ vlastního příkazu a na třetí výstup 02 procesoru 0 vstupu/výstupu je napojen vodič 020 vkládání registru £ vlastního příkazu, který je zapojen na vkládací vstup ££ registru £ vlastního příkazu a na čtvrtý výstup 0£ procesoru 0 vstupu/výstupu je napojen vodič 030 vkládání registru £ nepředaného stavu, který je zapojen na vkládací vstup £1 registru 3 nepředaného stavu a na pátý výstup 04 procesoru 0 vstupu/výstupu je zapojen vodič 040 vkládání registru 2 vlastní adresy, který je zapojen na vkládací vstup 21 registru 2 vlastní adresy a vstupní datové sběrnice 500 je zapojena na datový vstup £0 registru £ cizího příkazu a na druhý vstup 61 komparátoru 6 adres, na jehož první vstup 60 je zapojena sběrnice 220 vlastní adresy, která je napojena na výstup 22 registru 2 vlastní adresy a na první datový vstup 90 multiplexoru £ výstupní datové sběrnice a výstup 62 komparátoru 6 adres je napojen vodičem 620 shody adresy na třetí vstup 12 bloku £ řídících sledů a na první vstup 10 bloku £ řídících sledů je zapojena synchronní blokovatelná vstupní řídící sběrnice 100 a na první výstup ££ bloku £ řídících sledů je napojen vodič ££0 vkládání registru £ cizího příkazu, který je zapojen na vkládací vstup £1 registru £ cizího příkazu a na druhý výstup £4 bloku £ řídících . sledů jsou napojeny vodiče 140 vkládání a nulování registru 8 počátečního stavu, které jsou zapojeny na vkládací a nulovací vstupy 81 registru 8 počátečního stavu a na třetí výstup ££ bloku £ řídících sledů je napojena sběrnice 150 stavových signálů adapteru kanál-kanál, která je zapojena na Šestý vstup 0£ procesoru 0 vstupu/výstupu a na třetí vstup 72 dekodéru 7 příkazu a na čtvrtý vstup 16 bloku £ řídících sledů je napojen hradlovací vodič 160 vlastní adresy, který je zapojen na hradlovací vstup £2 prvního datového vstupu multiplexoru £ výstupní datové sběrnice a na pátý výstup £7 bloku £ řídících sledů je napojen hradlovací vodič 170 nepředaného stavu, který je zapojen na hradlovací vstup 93 druhého datového vstupu multiplexoru £ výstupní datové sběrnice a na šestý výstup 18 bloku £ řídících sledů je napojen hradlovací vodič 180 počátečního stavu, který je dále zapojen na hradlovací vstup ££ třetího datového vstupu multiplexoru £ výstupní datové sběrnice a na sedmý výstup19 bloku £ řídících sledů je zapojena synchronní výstupní řídící sběrnice 190, která je napojena na spojený počítač, a na druhý datový vstup £2 multiplexoru £ výstupní datové sběrnice je zapojena sběrnice 320 nepředaného stavu, která je zapojena na výstup £2 registru £ nepředaného stavu a na třetí datový vstup £4 multiplexoru 9 výstupní datové sběrnice je zapojen výstup 82 registru 8 počátečního stavu na jehož datový vstup 80 je zapojen výstup 7£ dekodéru 7 příkazů a na první vstup 70 dekodéru 7 příkazů je zapojen výstup 42 registru £ vlastního příkazu a na druhý vstup 7£ dekodéru 7 je zapojen výstup £2 registru £ cizího příkazu a na výntup £6 multiplexoru £ výotupní datové sběrnice je. zapojena výstupní datová sběrnice 960« která je dále napojena na spojený počítač.The circuits shown in the drawing are connected such that the control bus 000 of the I / O processor 0, which is connected to the first output 00 of the I / O processor 0, is connected to the second output 11 of the control sequence block 8 and the output bus 010 of the I / O processor 0. which is connected to the second output 01 of the input / output processor 0 is connected to the data input £ 0 of the non-transmitted state register £ and to the data input 40 of the self-command register £ and to the third output 02 of the input / output processor 0 command which is connected to the input input ££ of the register £ of its own command and to the fourth output 0 £ of the input / output processor 0 is connected to the input wire 030 of the non-transmitted state register £ 30 which is connected to the input input 1 of the non-transmitted state register 3 and to the fifth the output 04 of the input / output processor 0 is connected to the wire 040 for inserting the own address register 2, which is connected to the input input 21 of the own address register 2 and the input data bus 500 is on connected to the data input £ 0 of the foreign command register £ and to the second input 61 of the address comparator 6, to the first input 60 of which the own address bus 220 is connected, which is connected to the output 22 of the own address register 2 and to the first data input 90 of the output multiplexer £. data bus and the output 62 of the address comparator 6 is connected by an address matching conductor 620 to the third input 12 of the control sequence block and a synchronous lockable input control bus 100 is connected to the first input 10 of the control sequence block and to the first output of the control sequence block. a wire ££ 0 for inserting the foreign command register £ is connected, which is connected to the input input £ 1 of the foreign command register £ and to the second output £ 4 of the control block £. The input and reset wires 8 of the initial state register 8 are connected to the input and reset inputs 81 of the initial state register 8 and a bus 150 of the channel signal channel adapter 150 is connected to the third output ££ of the control sequence block. a gate gate 160 of its own address is connected to the sixth input 0 £ of the input / output processor 0 and to the third input 72 of the command decoder 7 and to the fourth input 16 of the control sequence block, which is connected to the gate input £ 2 of the first data input of the output data multiplexer bus and a non-transmitted gate gate 170 is connected to the fifth output £ 7 of the control sequence block. which is further connected to the gate input ££ of the third data input of the output data bus multiplexer £ and to the seventh output 19 of the block £ A synchronous output control bus 190 is connected to the connected computer, and a non-transmitted bus 320 is connected to the second data input £ 2 of the output data multiplexer £ 2, which is connected to the output £ 2 of the non-transmitted register £ and to the third data input £ 4 of the multiplexer 9 of the output data bus is connected to the output 82 of the initial state register 8 to whose data input 80 the output 7 of the command decoder 7 is connected and to the first input 70 of the command decoder 7 is output 42 of the own command register and to the second input The output £ 2 of the foreign command register £ is connected to the decoder 7 and the output data bus is output to the output £ 6 of the multiplexer £. the output data bus 960 «is connected, which is further connected to the connected computer.
CS 268207 51CS 268207 51
Zapojení řídících obvodů adapteru kanál-kanál podle vynálezu pracuje následujícím způsobem.The connection of the control circuits of the channel-channel adapter according to the invention works as follows.
Synchronní blokovatelná vstupní řídící sběrnice 100 vstupuje do sekvenčního bloku 1 řídících sledů, kde však již nemůže dojít k žádným přechodným stavům vzhledem k tomu, že tato synchronní blokovatelná vstupní řídící sběrnice 100 je již synchronní vzhledem k vnitřním hodinám počítače. Blok 1. řídících sledů vytváří jako odezvu na výběrové sledy postupující po synchronní blokovatelné vstupní řídící sběrnici 100 signály na svých výstupech 22» ΙΑ» 15» lá» 12» 1® a 12·The synchronous lockable input control bus 100 enters the control sequence sequence block 1, but no further transients can occur since this synchronous lockable input control bus 100 is already synchronous with the computer's internal clock. The block of the 1st control sequences generates signals at its outputs 22 »ΙΑ» 15 »lá» 12 »1® and 12 · in response to the selection sequences proceeding along the synchronous lockable input control bus 100.
Úvodní výběrový sled na adapter kanál-kanál může být zahájen libovolně zě spojeného počítače po synchronní blokovatelná vstupní řídící sběrnici 100, a nebo z hostitelského počítače je tento sled nahrazen činností mikroprogramu procesoru 0 vstupu/výstupu.The initial selection sequence on the channel-channel adapter may be initiated arbitrarily from the connected computer via the synchronous lockable input control bus 100, or from the host computer, this sequence is replaced by the operation of the I / O processor firmware 0.
Procesor 0 vstupi/výstupu po zapnutí a vynulování hostitelského počítače naplní registr 2 vlastní adresy číslem, kterým je adresován adaptér kanál-kanál ze spojeného počítače. Pokud ze strany hostitelského počítače neprobíhá žádný výběrový sled na adaptér kanál-kanál, nebo předchozí příkaz je ukončen, je registr 2 nepředaného stavu a registr 4 vlastního příkazu vynulován.After the host computer is turned on and reset, the I / O processor 0 populates the custom address register 2 with the number to which the channel-channel adapter from the connected computer is addressed. If there is no selection sequence on the channel-channel adapter by the host computer, or the previous command is terminated, register 2 of the non-transmitted state and register 4 of the custom command are reset.
Pokud ze strany hostitelského počítače byl přijat příkaz pro adapter kanál-kanál, naplní mikroprogram procesoru 0 vstupu/výstupu registr A vlastního příkazu kódem tohoto příkazu a do registru 2 nepředaného stavu informuje stav s bitem Pozor a pomocí ovládací sběrnice 000 procesoru 0 vstupu/výstupu zajistí, aby blok 2 řídících výběrových sledů provedl odeslání tohoto stavu pomocí sledů na synchronní výstupní řídící sběrnici 190 a přes multiplexor 9 výstupní datové sběrnice do spojeného počítače.If a command has been received from the host computer for the channel-channel adapter, the firmware of processor 0 of the I / O fills the register A of its own command with the code of this command and informs the state with the Attention bit to the register 2 of the non-transmitted state. for block 2 of the control selection sequences to send this state by means of the sequences on the synchronous output control bus 190 and via the multiplexer 9 of the output data bus to the connected computer.
Spojený počítač vyšle do adapteru kanál-kanál příkaz úvodním výběrovým sledem po synchronní blokovatelné vstupní řídící sběrnici 100 a kod příkazu po sběrnici 500· Rozpoznání adresy adapteru kanál-kanál se provádí během úvodního výběrového sledu v koniparátoru 6 adresy. Blok 2 řídících sledů hradluje vlastní adresu z registru 2 vlastní adresy pomocí vodiče 160 na vstupní datovou sběrnici 960 a zapíše kod příkazu ze spojeného počítače do registru 5 cizího příkazu pomocí vodiče 130 vkládání cizího příkazu na základě kódu vlastního příkazu, pokud nebyl zadán, je nulový, a kódu cizího příkazu, vloženým v registru 4 vlastního příkazu a v registru 2 cizího příkazu a na základě stavových signálů z bloku 2 řídících sledů, postupujících po sběrnici 150 stavových signálů adapteru kanál-kanál je v dekodéru 7 příkazů naformován počáteční stav úvodního výběrového sledu, a ten je vložen do registru 8 počátečního stavu pomocí vodičů 140 vkládání a nulování registru 8 počátečního stavu a tento počáteční stav je vyhradlován pomocí vodiče 180 hradlování počátečního stavu na výstupní hradlovou sběrnici 96Ο do spojeného počítače. Po odebrání tohoto počátečního stavu spojeným počítačem je registr 8 počátečního stavu vynulován vodiči 140 vkládání a nulování registru počátečního stavu. Tím je rychle proveden úvodní výběrový sled ze spojeného počítače bez účasti mikroprogramu procesoru 0 vstupu/výstupu.The connected computer sends a command to the channel-channel adapter in an initial selection sequence over the synchronous lockable input control bus 100 and a command code over the bus 500. The address of the channel-channel adapter is recognized during the initial selection sequence in the address combiner 6. The control sequence block 2 gates the eigenaddress from the eigenaddress register 2 via wire 160 on the input data bus 960 and writes the command code from the connected computer to the foreign command register 5 via wire 130. , and the foreign command code inserted in the own command register 4 and in the foreign command register 2, and based on the status signals from the control sequence block 2 proceeding along the status signal bus 150 of the channel-channel adapter, the initial state of the initial selection sequence is formed in the command decoder 7. , and it is inserted into the initial state register 8 by means of the initial state register insertion and reset wires 140, and this initial state is reserved by the initial state gating wire 180 on the output gate bus 96Ο to the connected computer. After removing this initial state by the connected computer, the initial state register 8 is reset by the initial state register insertion and reset wires 140. This quickly executes the initial selection sequence from the connected computer without the participation of the processor 0 of the I / O processor.
Po úspěšném provedení úvodního výběrového sledu ze spojeného počítače pomocí bloku 1 řízení výběrových sledů a z hostitelského počítače pomocí procesoru 0 vstupu/výstupu, může procesor 0 vstupu/výstupu zahájit přenos dat mezi počítači, který je však realizován jinými obvody než na obr.After successfully executing the initial selection sequence from the connected computer by the selection control block 1 and from the host computer by the I / O processor 0, the I / O processor 0 may initiate data transfer between computers, but this is implemented by circuits other than FIG.
Ukončení příkazu provede procesor 0 vstupu/výstupu naformováním koncového stavu a jeho vložením do registru 2 nepředaného stavu a pomocí ovládací sběrnice 000 procesoru vstupu/výstupu zajistí, aby blok 1 řízení výběrových sledů provedl odeslání tohoto stavu pomocí sledů na synchronní výstupní řídící sběrnici 190 a přes multiplexor 2 výstupní datové sběrnice do spojeného počítače.The command is terminated by the I / O processor 0 by formatting the end state and inserting it into the non-transmitted state register 2 and by the I / O processor control bus 000 ensuring that the sequence control block 1 sends this state using sequences on the synchronous output control bus 190 and via multiplexer 2 of the output data bus to the connected computer.
Zapojení podle vynálezu lze s výhodou použít při konstrukci adapteru kanál-kanál, který je z jedné strany ovládán přímo procesorem vstupu/výstupu hostitelského počítače, ve kterém je fyzicky umístěn, a z druhé strany je jednoduše obvodové napojen na interfejs vstupu/výstupu spojeného počítače.The circuit according to the invention can advantageously be used in the construction of a channel-channel adapter which is on the one hand directly controlled by the I / O processor of the host computer in which it is physically located and on the other hand is simply peripherally connected to the I / O interface of the connected computer.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS878936A CS268207B1 (en) | 1987-12-07 | 1987-12-07 | Connection of control channel adapter channel - channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS878936A CS268207B1 (en) | 1987-12-07 | 1987-12-07 | Connection of control channel adapter channel - channel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS893687A1 CS893687A1 (en) | 1989-07-12 |
| CS268207B1 true CS268207B1 (en) | 1990-03-14 |
Family
ID=5440619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS878936A CS268207B1 (en) | 1987-12-07 | 1987-12-07 | Connection of control channel adapter channel - channel |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS268207B1 (en) |
-
1987
- 1987-12-07 CS CS878936A patent/CS268207B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS893687A1 (en) | 1989-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5155856A (en) | Arrangement in a self-guarding data processing system for system initialization and reset | |
| US4519034A (en) | I/O Bus clock | |
| US4961140A (en) | Apparatus and method for extending a parallel synchronous data and message bus | |
| US5922060A (en) | Expansion card insertion and removal | |
| EP0165517A2 (en) | Emulator for non-fixed instruction set VLSI devices | |
| WO2017080274A1 (en) | Multiprocessor system and clock synchronization method | |
| CA2106271C (en) | Single and multistage stage fifo designs for data transfer synchronizers | |
| JPH0511329B2 (en) | ||
| US6055598A (en) | Arrangement and method for allowing sequence-independent command responses across a computer bus bridge | |
| US5537582A (en) | Bus interface circuitry for synchronizing central processors running at multiple clock frequencies to other computer system circuitry | |
| US6526535B1 (en) | Synchronous data adaptor | |
| JPS58222363A (en) | Distributor for common memory | |
| JPH05134944A (en) | Personal computer | |
| CS268207B1 (en) | Connection of control channel adapter channel - channel | |
| US3551894A (en) | Serial cross-bar bussing system | |
| KR100458024B1 (en) | Data processing system with adjustable clocks for partitioned synchronous interfaces | |
| KR100200968B1 (en) | Host interface circuit of image making apparatus | |
| US4881196A (en) | Data transmission line branching system | |
| US6055588A (en) | Single stage FIFO memory with a circuit enabling memory to be read from and written to during a single cycle from a single clock | |
| US5055707A (en) | Method and apparatus for single step clocking on signal paths longer than a clock cycle | |
| KR100258866B1 (en) | Bridge circuit of pci bus | |
| US5859995A (en) | Method and apparatus for coordinating combinatorial logic-clocked state machines | |
| JP4201375B2 (en) | Data transfer device | |
| SU924692A1 (en) | Device for interfacing computers in homogenious computing system | |
| JPH0424737B2 (en) |