CS266029B1

CS266029B1 - Connection of DC drive with thyristor converter and multi-processor direct control

Info

Publication number: CS266029B1
Application number: CS877944A
Authority: CS
Inventors: Josef Ing Csc Cibulka; Karel Ing Buchar; Richard Ing Csc Jelinek; Jan Ing Csc Krtek; Josef Ing Kvasnicka; Petr Ing Popov; Jiri Ing Prepsl
Original assignee: Josef Ing Csc Cibulka; Karel Ing Buchar; Richard Ing Csc Jelinek; Jan Ing Csc Krtek; Josef Ing Kvasnicka; Popov Petr; Jiri Ing Prepsl
Priority date: 1987-11-05
Filing date: 1987-11-05
Publication date: 1989-11-14
Also published as: CS794487A1

Abstract

Očelem řešení je řízení stejnosměr ného pohonu s tyristorovým měničem kotvy a buzení pomocí centrálního procesoru a dvou pomocných procesorů pro tyristorové měniče kotvy a měnič buzení, přičemž spoje ni celého mikroprocesorového regulátoru s nadřazeným řídicím systémem případně s dalším obdobným mikroprocesorovým regu látorem jiného pohonu zprostředkovává blok sériové komunikace. Pomocné procesory pro tyristorové měniče kotvy a buzení řeší kromě úlohy generování zapalovacích impulsů rovněž úlohu případné reverzace daného měniče a monitorování jeho podproudu a nadproudu.The purpose of the solution is to control a DC drive with a thyristor armature and field converter using a central processor and two auxiliary processors for the thyristor armature converters and the field converter, while the connection of the entire microprocessor controller with a superior control system or with another similar microprocessor controller of another drive is mediated by a serial communication block. Auxiliary processors for thyristor armature and field converters solve the task of generating ignition pulses as well as the task of possible reversal of the given converter and monitoring its undercurrent and overcurrent.

Description

V současné době existuje řada zapojení regulačních obvodů stejnosměrných tyristorových měničů, ať již na bázi klasické regulační analogové techniky s operačními zesilovači nebo na bázi procesorové techniky, případně hybridní systémy, které část úloh řeší v procesorové a část úloh ve spojité části. Výhody komplexního mikroprocesorového řešení se projeví zejména tam, kde regulaované měniče mají větší množství projekčních variant standardizací hardwareového řešení. To znamená, že pro jednotlivé projekční variatny není nutné konstruovat speciální elektronické jednotky. Veškerá projekční činnost se pak soustředí do softwareového vybavení, které umožňuje podstatně vyšší flexibilitu projekční činnosti i činnosti zkušebních techniku při uvádění zařízení do provozu.Currently, there are a number of control circuits for DC thyristor converters, either based on conventional analog control technology with operational amplifiers or based on processor technology, or hybrid systems that solve some tasks in the processor and some tasks in the continuous part. The advantages of a complex microprocessor solution are manifested especially where the controlled inverters have a larger number of design variants by standardizing the hardware solution. This means that it is not necessary to design special electronic units for individual design variants. All design activities are then concentrated in software equipment, which allows significantly higher flexibility of design activities as well as the activities of test technicians during the commissioning of the equipment.

V dosud existujících zapojeních regulačních systémů s přímým číslicovým řízením převládá jednoprocesorová varianta, kdy se pro veškeré úlohy jednoho tyristorového měniče používá jediný mikroprocesor. Tato varianta je velice efektivní z hlediska hardwareu, nese s sebou však nebezpečí, že při vývoji projekčních programů mohou být negativně ovlivněny i životně důležité programy měniče, jako například generování zapalovacích impulsů. Jsou známa i zapojení, používající většího počtu procesorů, například řešení firmy TOSHIBA, které využívají hlavní procesor a větší počet pomocných procesorů pro generování zapalovacích impulsů. Pomocné procesory v tomto projetí vlastně plní úlohu zákaznického obvodu pro generátor zapalovacích impulsů. Při tom pro veškeré funkce kromě generování impulsů, to znamená i monitorování mezních stavů proudové smyčky a reverzaci je využíván hlavní procesor. Toto řešení je poněkud odolnější z hlediska možných softwareových chyb na základní funkci měniče, přesto však není zdaleka dokonalé. *In the existing connections of control systems with direct digital control, a single-processor variant prevails, where a single microprocessor is used for all tasks of one thyristor converter. This variant is very efficient in terms of hardware, but carries with it the danger that during the development of design programs, vital programs of the inverter can also be negatively affected, such as the generation of ignition pulses. Connections using multiple processors are also known, such as TOSHIBA solutions that use a main processor and multiple auxiliary processors to generate ignition pulses. The auxiliary processors in this run actually act as a customer circuit for the ignition pulse generator. The main processor is used for all functions except pulse generation, ie monitoring of current loop limit states and reversal. This solution is somewhat more resistant in terms of possible software errors to the basic function of the drive, but it is still far from perfect. *

Uvedené nevýhody odstraňuje zapojení dle vynálezu, kde datová sběrnice spojuje datové vstupy bloků sériové komunikace, paměti, logických vstupů, logických výstupů, násobičky, centrálního procesoru, časovačů, procešoru měniče kotvy a bloku změnových vstupů, adresová sběrnice vzájemně spojuje adresové vstupy a řídicí sběrnice vzájemně spojuje řídicí vstupy bloků sériové komunikace, paměti centrálního procesoru, časovačů, změnových vstupů a dekodéru adres. Nultý řídicí výstup bloku dekodéru adres je spojen s řídicím vstupem bloku logických vstupů, jehož nultý vstup je spojen s výstupem vnějších logických obvodů a jehož první vstup je spojen se čtvrtým výstupem logických hlášení výkonového měniče kotvy, jehož vstup zapalovacích pulsů je spojen s výstupem bloku procesoru měniče kotvy, jehož první vstup je spojen s výstupem hlášení nulového proudu výkonového měniče kotvy a jehož druhý vstup je spojen s výstupem hlášení nadproudu výkonového měniče kotvy, jehož synchronizační výstup je spojen se synchronizačním vstupem bloku fázového závěsu. Zpětnovazební vstup bloku fázového závěsu je spojen s výstupem bloku časovačů a jeho výstup je spojen s druhým vstupem bloku časovačů a se synchronizačním vstupem bloku procesoru měniče kotvy, jehož výstup hlášení nulového proudu je spojen se změnovým vstupem hlášení nulového proudu bloku změnových vstupů. Výstup hlášení nadproudu bloku procesoru měniče kotvy je spojen se vstupem hlášení nadproudu bloku změnových vstupů a jeho nultý výstup je spojen s prvním vstupem bloku generování signálu wait, jehož řídicí vstup je spojen s řídicím vstupem bloku procesoru měniče kotvy a s třetím výstupem bloku dekodéru adres. První výstup bloku dekodéru adres je spojen s řídicím vstupem bloku logických výstupů, jehož nultý vektorový výstup je spojen s vnějšími logickými obvody a jehož první vektorový výstup je spojen s logickým vstupem výkonového měniče kotvy. Výkonový výstup měniče kotvy je spojen s kotvou stejnosměrného motoru a jeho vektorový výstup skutečných hodnot je spojen se vstupem skutečných hodnot měniče kotvy bloku analogově frekvenčních převodníků, jehož výstup je spojen s prvním vektorovým vstupem bloku časovačů. Druhý řídicí výstup bloku dekodéru adres je spojen s řídicím vstupem bloku násobičky a vstup bloku centrálního procesoru je spojen s výstupem bloku generování signálu wait. Nultý sériový vstup/výstup bloku sériové komunikace je spojen s nadřazeným řídicím systémem.These disadvantages are eliminated by the circuit according to the invention, where the data bus connects the data inputs of serial communication blocks, memory, logic inputs, logic outputs, multiplier, central processor, timers, armature converter processor and change input block, address bus interconnects address inputs and control buses. connects the control inputs of serial communication blocks, CPU memory, timers, change inputs and address decoder. The zero control output of the address decoder block is connected to the control input of the logic input block, the zero input of which is connected to the external logic circuit output and whose first input is connected to the fourth logic output of the armature converter, whose ignition pulse input is connected to the processor block output. an armature converter, the first input of which is connected to the zero current output of the armature converter and whose second input is connected to the overcurrent output of the armature converter, the synchronizing output of which is connected to the synchronizing input of the phase-locked loop block. The feedback of the phase locked block is connected to the output of the timer block and its output is connected to the second input of the timer block and to the synchronization input of the armature converter processor block. The armature converter block overcurrent reporting output is connected to the change input block overcurrent reporting input and its zero output is connected to the first input of the wait signal generation block, the control input of which is connected to the armature converter processor block control input and the third address decoder block output. The first output of the address decoder block is connected to the control input of the logic output block, the zero vector output of which is connected to external logic circuits and the first vector output of which is connected to the logic input of the armature power converter. The power output of the armature converter is connected to the armature of the DC motor and its vector output of actual values is connected to the actual value input of the armature converter of the analog-frequency converter block, the output of which is connected to the first vector input of the timer block. The second control output of the address decoder block is connected to the control input of the multiplier block and the input of the CPU block is connected to the output of the wait signal generation block. The zero serial input / output of the serial communication block is connected to the higher-level control system.

Zapojení podle vynálezu je podstatně imunnější z hlediska případných softwareových chyb, u něhož pomocné procesory pro kotvu a pro buzení řeší kromě úlohy generování zapalova cích impulsů rovněž úlohu případné rezervace daného měniče a monitorování jeho podproudu a nadproudu. Tímto způsobem je zajištěno, že néjnáročnější úlohy spojené s regulací měniče, jejichž chybné plnění mívá zpravidla vážně následky (výpadek silových pojistek) řeší pomocný procesor, jehož program je relativně jednoduchý, takže při eventuálních projekčních úpravách hlavního programu nedojde k závažným poruchám. Při tom samozřejmě toto řešení zachovává veškeré ostatní výhody uváděné u jednoprocesorové verze, to znamená standardizovaný hardware a vysoce flexibilní projekční činnost soustředěnou do softwareové oblasti, velmi jednoduchý způsob komunikace s nadřazeným regulačním systémem a dalšími regulátory tyristorových měničů prostřednictvím standardních sériových linek.The circuit according to the invention is substantially more immune to possible software errors, in which the auxiliary processors for armature and excitation solve, in addition to the task of generating ignition pulses, also the task of possibly reserving the converter and monitoring its undercurrent and overcurrent. In this way, it is ensured that the most demanding tasks associated with inverter control, the incorrect performance of which usually has serious consequences (failure of power fuses) are solved by an auxiliary processor, whose program is relatively simple, so that any design modifications of the main program do not cause serious faults. Of course, this solution retains all the other advantages mentioned in the single-processor version, ie standardized hardware and highly flexible design activity concentrated in the software area, a very simple way of communication with the superior control system and other thyristor converter controllers via standard serial lines.

Na přiloženém výkresu je znázorněno blokové schéma zapojení stejnosměrného pohonu s s tyristorovým měničem a víceprocesorovým přímým řízením.The attached drawing shows a block diagram of a DC drive with a thyristor converter and multiprocessor direct control.

Datová sběrnice D spojuje datové vstupy následujících bloků: bloku BSK sériové komunikace bloku BM paměti, bloku BLI logických vstupů bloku BLO logických výstupů, bloku BN násobičky, bloku BCP centrálního procesoru, bloku BCTC časovačů, bloku BPMK měniče kotvy a bloku BZV změnových vstupů. Adresová sběrnice A vzájemně spojuje adresové vstupy a řídicí sběrnice C vzájemně spojuje řídicí vstupy bloku BSK sériové komunikace, bloku BM paměti, bloku BCTC časovačů, bloku BZV změnových vstupů a bloku BDA dekodéru adres. Nultý řídicí výstup R0 je spojen s řídicím vstupem R bloku BLI logických vstupů, jehož nultý vstup 10 je spojen s výstupem 0 vnějších logických obvodů VL0 a jehož první vstup IA je spojen se čtvrtým výstupem 04 logických hlášení výkonového měniče VMK kotvy. Vstup Z zapalovacích pulsů výkonového měniče VMK kotvy je spojen s výstupem Z bloku BPMK procesoru měniče kotvy, jehož první vstup I1 je spojen s výstupem 02 hlášení nulového proudu výkonového měniče VMK kotvy a jehož druhý vstup 12 je spojen s výstupem 03 hlášení nadproudu výkonového měniče VMK kotvy, jehož synchronizační výstup 00 je spojen se synchronizačním vstupem II bloku BFZ fázového závěsu. Zpětnovazební vstup 10 bloku BFZ fázového závěsu je spojen s výstupem 0 bloku BCTC časovačů a jeho výstup 0 je spojen s druhým vstupem 12 bloku BCTC časovačů a se synchronizačním vstupem 10 bloku BPMK procesoru měniče kotvy, jehož výstup Ol hlášení nulového proudu je spojen se změnovým vstupem 10 hlášení nulového proudu bloku BZV změnových vstupů a výstup 02 hlášení nadproudu je spojen se vstupem II hlášení nadproudu bloku BZV změnových vstupů. Nultý výstup 00 bloku BPMK procesoru měniče kotvy je spojen s prvním vstupem I1 bloku BGW generátoru signálu wait, jehož řídicí vstup 10 je spojen s řídicím vstupem R bloku BPMK procesoru měniče kotvy a s třetím výstupem R3 bloku BDA dekodéru adres, jehož první výstup R1 je spojen s řídicím vstupem R bloku BLO logických výstupů, jehož nultý vektorový výstup 00 je spojen s vnějšími logickými obvody VL0 a jehož první vektorový výstup 01 je spojen s logickým vstupem 10 výkonového měniče VMK kotvy. Výkonový výstup V0 výkonového měniče VMK kotvy je spojen s kotvou K stejnosměrného motoru SSM a jeho vektorový výstup 01 skutečných hodnot je spojen se vstupem II skutečných hodnot měniče kotvy bloku BAFP analogově frekvenčních převodníků, jehož výstup 01 je spojen s prvním vektorovým vstupem 11 bloku BCTC časovačů. Druhý řídicí výstup R2 bloku BDA dekodéru adres je spojen s řídicím výstupem R bloku BN násobičky a vstup Iw bloku BCP centrálního procesoru je spojen s výstupem 0 bloku BGW generování signálu wait. Nultý sériový vstup/výstup SIO0 bloku BSK sériové komunikace je spojen s nadřazeným řídicím systémem.Data bus D connects the data inputs of the following blocks: the serial communication block BSK block, the logic output block BLI block, the logic output block BLO block, the multiplier BN block, the central processor BCP block, the timer BCTC block, the armature converter BPMK block, and the change input BZV block. Address bus A interconnects the address inputs and control bus C interconnects the control inputs of the serial communication block BSK, the BM memory block, the BCTC timer block, the BZV change input block, and the BDA address decoder block. The zero control output R0 is connected to the control input R of the logic input block BLI, the zero input 10 of which is connected to the output 0 of the external logic circuits VL0 and whose first input IA is connected to the fourth logic output 04 of the armature power converter VMK. The Z input of the ignition pulses of the armature power converter VMK is connected to the output Z of the BPMK block of the armature converter processor, the first input I1 of which is connected to the zero current output output 02 of the armature power converter VMK and the second input 12 of which is connected to the output 03 of the VMK overcurrent reporting. armature, the synchronization output 00 of which is connected to the synchronization input II of the phase-locked phase BFZ block. The feedback input 10 of the BFZ phase-locked loop is connected to output 0 of the BCTC timer block and its output 0 is connected to the second input 12 of the BCTC timer block and to the synchronization input 10 of the BPMK block of the armature converter processor, whose zero current reporting output Ol is connected to the change input 10 of the zero current message of the BZV change input block and the output 02 of the overcurrent message is connected to input II of the overcurrent message of the BZV change input block. The zero output 00 of the BPMK block of the armature converter processor is connected to the first input I1 of the BGW block of the wait signal generator, whose control input 10 is connected to the control input R of the BPMK block of the armature converter processor and the third output R3 of the BDA block of the address decoder whose first output R1 is connected. with the control input R of the logic output block BLO, whose zero vector output 00 is connected to the external logic circuits VL0 and whose first vector output 01 is connected to the logic input 10 of the armature power converter VMK. The power output V0 of the armature power converter VMK is connected to the armature K of the DC motor SSM and its actual value vector output 01 is connected to the actual value input II of the armature converter of the BAFP analog-frequency converter block, whose output 01 is connected to the first vector input 11 of the BCTC timers block. . The second control output R2 of the address decoder block BDA is connected to the control output R of the multiplier block BN and the input Iw of the block BCP of the central processor is connected to output 0 of the block BGW to generate the wait signal. The zero serial input / output SIO0 of the serial communication block BSK is connected to the higher-level control system.

Se stejnosměrným motorem SSM je mechanicky spojen tachogenerátor IG, jehož elektrický výstup je spojen s nultým vstupem 10 bloku BAFP analogově frekvenčních převodníků. Dále je se stejnosměrným motorem SSM spojen pulsní snímač PSP polohy, jehož výstup je spojen se vstupem bloku BVPQ vyhodnocení polohy a otáček, jehož výstup 0 je spojen s nultým vektorovým vstupem 10 bloku BCTC časovačů. Buzení B stejnosměrného motoru SSM je spojeno se silovým výstupem V výkonového měniče VMB buzení, jehož výstup o0 hlášení nulového proudu je spojen se vstupem II bloku BPMB procesoru měniče buzení, jehož datový výstup je připojen na společnou datovou sběrnici D, jehož řídicí vstup R je spojen se druhým vstupem 12 bloku BGW generování signálu wait a se čtvrtým řídicím výstupem R4 bloku BDA dekodéru adres a jehož nultý výstup 00 je spojen se třetím vstupem 13 bloku BGW generování signálu wait. Výstup 0 bloku BFZ fázového závěsu je spojen se synchronizačním vstupem 00 bloku BPMB procesoru měniče buzení, jehož výstup 01 hlášení nuly budicího proudu je spojen se změnovým vstupem 12 hlášení nuly budicího proudu bloku BZV změnových vstupů. Výstup Z zapalovacích pulsů bloku BPMB procesoru měniče buzení je spojen se vstupem Z zapalovacích pulsů výkonového měniče VMB buzení, jehož výstup 01 skutečných hodnot je spojen se druhým vektorovým vstupem 12 bloku BAFP analogově frekvenčních převodníků a jehož vstup I logických signálů je spojen se druhým výstupem 02 bloku BLO logických výstupů. Výstup 02 logických hlášení výkonového měniče VMB buzení je spojen s druhým vstupem 12 bloku BLI logických vstupů.A tachogenerator IG is mechanically connected to the DC motor SSM, the electrical output of which is connected to the zero input 10 of the block BAFP analog-frequency converters. Furthermore, a pulse position sensor PSP is connected to the DC motor SSM, the output of which is connected to the input of the BVPQ position and speed evaluation block, the output of which 0 is connected to the zero vector input 10 of the BCTC timer block. The excitation B of the DC motor SSM is connected to the power output V of the power converter VMB, whose output o0 of the zero current message is connected to input II of the BPMB block of the excitation converter processor, whose data output is connected to a common data bus D whose control input R is connected. with the second input 12 of the BGW wait signal generation block and with the fourth control output R4 of the BDA address decoder block and whose zero output 00 is connected to the third input 13 of the BGW wait signal generation block. The output 0 of the phase-locked loop BFZ block is connected to the synchronization input 00 of the BPMB block of the excitation converter processor, the excitation current zero output output 01 of which is connected to the change input 12 of the excitation current zeroing current block of the BZV change inputs block. The output Z of the ignition pulses of the BPMB block of the excitation converter processor is connected to the Z input of the ignition pulses of the VMB excitation power converter, whose actual value output 01 is connected to the second vector input 12 of the BAFP analog-to-frequency converter block and whose I logic signal input is connected to the second output 02. block BLO of logic outputs. The output 02 of the logic messages of the VMB excitation power converter is connected to the second input 12 of the BLI logic input block.

První sériový vstup/výstup SI01 bloku BSK sériové komunikace je spojen s mikroprocesorovým regulátorem MRP jiného pohonu.The first serial input / output SI01 of the BSK serial communication block is connected to the microprocessor MRP controller of another drive.

Funkce zapojení stejnosměrného pohonu s tyristorovým měničem a víceprocesorovým přímým řízením podle vynálezu je následující:The function of connecting a DC drive with a thyristor converter and a multiprocessor direct control according to the invention is as follows:

Blok BCP centrálního procesoru komunikuje prostřednictvím systému adresové a, datové D a řídicí C sběrnice s blokem BM paměti, který obsahuje paměť programu i paměť dat, s blokem BSK sériové komunikace, který zprostředkovává spojení mikroprocesorového regulátoru s nadřazeným řídicím systémem NRS a případně dalším obdobným mikroprocesorovým regulátorem MRP pohonu. Dále je k tomuto systému sběrnic připojen blok BCTC časovačů, který ve spolupráci s blokem BCP centrálního procesoru slouží k výpočtu skutečných hodnot regulovaných a měřených veličin (analogové veličiny získávané z výkonových měničů VMK a VMB kotvy a buzení jsou nejprve v bloku BAFP analogově frekvenčních převodníků převáděny na frekvenční signály), jako zdroj reálného času, jako čítače obvodu fázové smyčky a jako čítače pro vyhodnocení pulsního snímače PSP polohy, který je k bloku BCTC časovačů připojen prostřednictvím bloku BVPQ vyhodnocení polohy a otáček. Tento blok vyhodnocuje stavově dva fázově posunuté signály pulsního snímače PSP polohy, provádí jejich digitální filtraci a generuje pulsy pro čítání jedním a druhým směrem, které jsou čítány dvěma kanály bloku BCTC časovačů.The BCP block of the central processor communicates via the address a, data D and control C bus system with the BM memory block, which contains the program memory and data memory, with the serial communication block BSK, which mediates the connection of the microprocessor controller to the superior control system NRS and possibly another similar microprocessor. MRP drive controller. Furthermore, a BCTC timer block is connected to this bus system, which in cooperation with the BCP block of the central processor is used to calculate the actual values of regulated and measured quantities (analog quantities obtained from VMK and VMB power converters to frequency signals), as a real-time source, as phase loop circuit counters, and as counters for evaluating the pulse position sensor PSP, which is connected to the BCTC timer block via the position and speed evaluation block BVPQ. This block evaluates the state of the two phase-shifted signals of the pulse position sensor PSP, performs their digital filtering and generates pulses for counting in one and the other direction, which are counted by the two channels of the BCTC timer block.

Dalším obvodem, který je připojen na systém sběrnic, je blok BZV změnových vstupů, jehož prostřednictvím se formou přerušení oznamují centrálnímu procesoru důležité události, jako dosažení nulového proudu kotvy, nadproudu kotvy (ochrana proti nadproudu je tedy zdvojená), podproudu buzení apod. Tyto tři bloky mohou vyžádat při důležitých událostech jako např. přijetí bytu zprávy u sériového kanálu, přetečení některého kanálu bloku BCTC časovačů nebo při změně některého ze změnových vstupů vyvolat přerušení a tím si vyžádat okamžité programové ošetření vzniklého stavu.Another circuit that is connected to the bus system is the BZV change input block, through which important events, such as reaching zero armature current, armature overcurrent (overcurrent protection is doubled), excitation undercurrent, etc., are reported to the central processor in the form of interrupts. blocks may request an interruption in the event of important events such as the reception of a message byte on a serial channel, an overflow of a channel of a BCTC timer block, or a change in one of the change inputs, thereby requesting immediate program treatment of the condition.

Další skupiny obvodů komunikají s centrálním procesorem pomocí sběrnice datové D s tím, že adresové a řídicí signály jsou předem dekódovány v bloku BDA dekodéru adres, jehož jednotlivé vektorové výstupy R0 až R4 slouží k aktivování těchto bloků. Jedná se o blok BLI logických vstupů, který slouží k příjmu logických signálů havarijních a provozních stavů výkonového měniče VMK kotvy výkonového měniče VMB buzení, případně příjmu vnějších logických signálů (jako je například povel pro zapnutí, pro start apod.).Other groups of circuits communicate with the central processor via the data bus D, with the address and control signals being pre-decoded in the BDA block of the address decoder, the individual vector outputs R0 to R4 of which serve to activate these blocks. This is a block of BLI logic inputs, which is used to receive logic signals of emergency and operating states of the VMK power converter armature of the VMB excitation power converter, or to receive external logic signals (such as command to turn on, to start, etc.).

Dalším blokem je blok BLO logických výstupů, který vydává logické povely pro ovládání obou měničů (připnutí silového napětí) a dále vnější logické povely, jako např. hlášení havárie, povel pro sepnutí brzdy apod. Dalším členem v pořadí je blok BN násobičky, který slouží ke zrychlení výpočtu, zejména regulačních smyček a normalizace zadávaných a měřených veličin. Pro bezprostřední styk s výkonovým měničem VMK kotvy, tj. pro generování zapalovacích impulsů, pro sledování mezních stavů podproudu a nadproudu, pro reverzaci měniče a blokování impulsů nebo zadání nuceného invertoru při havarijních stavech slouží speciální blok BPMK procesoru měniče kotvy. S blokem BCP centrálního procesoru komunikuje prostřednictvím datové sběrnice D, přičemž řidiči a adresové signály jsou dekódovány v bloku BDA dekodéru adres obdobně jako u dříve popisovaných bloků. Při přijetí řídicí zprávy (obsahující údaj o statusu tohoto procesoru BPMK měniče kotvy, o synchronizaci a o požadovaném zpoždění zážehu) je generován signál wait z bloku BGW generování signálu.Another block is the BLO logic output block, which issues logic commands to control both inverters (power voltage connection) and external logic commands, such as crash reports, brake application, etc. Another member in the sequence is the BN multiplier block, which serves to speed up the calculation, especially control loops and normalization of input and measured quantities. A special BPMK block of the armature converter processor is used for direct contact with the VMK armature inverter, ie for generating ignition pulses, for monitoring undercurrent and overcurrent limit states, for reversing the inverter and blocking pulses or entering a forced inverter in emergency situations. It communicates with the BCP block of the central processor via the data bus D, the drivers and address signals being decoded in the BDA block of the address decoder similarly to the previously described blocks. Upon receipt of a control message (containing information about the status of this armature converter BPMK processor, synchronization, and the required ignition delay), a wait signal is generated from the BGW signal generation block.

Dalším signálem, který je do tohoto procesoru přiváděn, je výstupní frekvence bloku BFZ fázového závěsu, který zajišluje spolu se dvěma kanály bloku BCTC časovačů rozdělení sítové periody silového napájecího napětí měniče na definovaný počet časových okamžiků a to nezávisle na kolísání frekvence tohoto sítového napětí.Another signal that is fed to this processor is the output frequency of the phase locked-block BFZ block, which together with the two channels of the BCTC timer block ensures that the mains period of the inverter power supply is divided into a defined number of times, independent of frequency fluctuations.

Obdobnou funkci jako blok BPMK procesoru měniče kotvy pro výkonový měnič VMK kotvy vykonává pro výkonový měnič VMB buzení speciální blok BPMB procesoru měniče buzení. Přitom komunikace s centrálním procesorem BCP i s výkonovým měničem buzení je zcela analogická.A special function as the BPMK block of the armature converter processor for the VMK armature converter is performed by the special BPMB block of the excitation converter processor for the VMB excitation power converter. The communication with the central BCP processor as well as with the excitation power converter is completely analogous.

Dalším blokem mikroprocesorového regulátoru je blok BGW generování signálu wait, který umožňuje správnou komunikaci bloku BCP centrálního procesoru, pokud jsou zaadresovány oba pomocné procesory v bloku BPMK procesoru měniče kotvy a bloku BPMB procesoru měniče buzení, které potřebují určitý čas k převzetí dat.Another microprocessor controller block is the wait signal generation BGW block, which allows the CPU of the CPU to communicate properly if both auxiliary processors are addressed in the armature converter processor BPMK block and the excitation converter processor BPMB block, which need some time to receive data.

Claims

1. Connection of a DC drive with a thyristor converter and multiprocessor direct control, characterized in that the data inputs of the serial communication blocks (BSK), memory (BM), logic inputs (BLI), logic outputs (BLO), multipliers are connected via the data bus (D) (BN), central processor (BCP), timers (BCTC), processor (BPMK) of armature converter and block (BZV) of change inputs, address bus (A) are interconnected address inputs and control bus (C) are interconnected control inputs blocks (BSK) of serial communication, memory (BM), timers (BCTC), change inputs (BZV) and address decoder (BDA), whose zero control output (R0) is connected to the control input (R) of logic inputs (BLI) , the zero input (10) of which is connected to the output (0) of the external logic circuits (VL0) and the first input (II) of which is connected to the fourth output (04) of the armature power converter (VMK) logic messages, the ignition input (Z) of which pulses is connected to the output (Z) of the block (BPMK) of the armature converter processor, whose first input up (II) is connected to the zero current reporting output (02) of the armature power converter (VMK) and whose second input (12) is connected to the overcurrent reporting output (03) of the armature power converter (VMK) whose synchronizing output (00) is connected to the synchronizing input (II) of the phase-locked block (BFZ), the feedback input (10) of which is connected to the output (O) of the timer block (BCTC) and whose output (0) is connected to the second input (12) of the block (BCTC) timers and further with the synchronization input (10) of the block (BPMK) of the armature converter processor, whose output (01) of zero current reporting is connected to the change input (10) of the zero current of the block (BZV) of change inputs and output / 02) of overcurrent reporting is connected to the input (II) of the overcurrent reporting block (BZV) of the change inputs and whose zero output (00) is connected to the first input (II) of the block (BGW) of the wait signal generation, whose control input (10) is connected to the control input (R) ) of the armature converter processor block (BPMK) and with the third output (R3) of the address decoder block (BDA) the first output (R1) is connected to the control input (R) of the logic output block (BLO), whose zero vector output (00) is connected to external logic circuits (VL0) and whose first vector output (01) is connected to the logic input ( 10) an armature power converter (VMK) whose power output (V0) is connected to a DC motor armature (K) (SSM) and whose actual value vector output (01) is connected to the block armature converter's actual value input (II) (BAFP) ) of analog-to-frequency converters, the output (01) of which is connected to the first vector input (II) of the timer block (BCTC), the second control output (R2) of the address decoder block (BDA) being further connected to the control input (R) of the block (BN) ) multiplier and the input (IW) of the block (BCP) of the central processor is connected to the output (0) of the block (BGW) of generating the wait signal, while the zero serial input / output (SIO0) of the block (BSK) of serial communication is connected to the superior control system NRS).

2. The circuit according to claim 1, characterized in that a tachogenerator (TG) is mechanically connected to the DC motor (SSM), the electrical output of which is connected to the zero input (10) of the block (BAFP) of analog-to-frequency converters.

3. The circuit according to items 1 and 2, characterized in that a pulse position sensor (PSP) is connected to the DC motor (SSM), the output of which is connected to the input (I) of the position and speed evaluation block (BVPO), the output of which (0) is connected to the zero vector input (10) of the timer block (BCTC).

4. The circuit according to items 1 to 3, characterized in that the excitation (B) of the DC motor (SSM) is connected to the power output (V) of the excitation power converter (VMB), the zero current reporting output (00) of which is connected to the input (II). ) of the block (BPMB) of the excitation converter processor, whose data input is connected to a common data bus (D), whose control input (R) is connected to the second input (12) of the wait signal generation block (BGW) and to the fourth control output (R4) ) of the address decoder block (BDA) and whose zero output (00) is connected to the third input (13) of the wait signal generation block (BGW), the output (0) of the phase locked block (BFZ) being connected to the synchronization input (10) of the block (BPMB) of the excitation converter processor, the excitation current zero output output (01) of which is connected to the change input excitation current (12) change input input (12) and the ignition pulse output (Z) of which is connected to the ignition pulse input (Z). ) of the excitation power converter (VMB), whose actual value output (01) is a connection en with a second vector input (12) of the analog-to-frequency converter block (BAFP) and whose logic signal input (I) is connected to the second output (02) of the logic output block (BLO) and whose logic message output (02) is connected to the second input (12) logic input block (BLI).

5. The circuit according to items 1 to 4, characterized in that the first serial input / output (SI01) of the serial communication block (BSK) is connected to a microprocessor controller (MRP) of another drive.