CS265108B1

CS265108B1 - The connection of pralell data way with group data transfer

Info

Publication number: CS265108B1
Application number: CS865832A
Authority: CS
Inventors: Dusan Ing Loutocky; Pavel Ing Csc Kubin; Petr Ing Csc Golan; Milan Ing Sladky; Helena Ing Kvasilova
Original assignee: Loutocky Dusan; Kubin Pavel; Golan Petr; Milan Ing Sladky; Helena Ing Kvasilova
Priority date: 1986-08-04
Filing date: 1986-08-04
Publication date: 1989-10-13
Also published as: CS583286A1

Abstract

Řešení se týká oboru číslicové výpočetní techniky. Zapojení paralelní datové cesty řídicího modulu pro připojení vnějších zařízení s vysokou rychlostí přenosu dat umožňuje skupinový přenos informace mezi tímto modulem a hlavní pamětí počítače. Zapojení může být využito při konstrukci řídicích modulů pro připojení vnějších zařízení s vysokou rychlostí přenosu dat.The solution relates to the field of digital computing techniques. Parallel Data Connection the control module path for connection external devices with high transmission speed data transfer between this module and the computer's main memory. The wiring can be used in construction control modules for connection external devices with high transmission speed give.

Description

Vynález se týká zapojení paralelní datové cesty se skupinovým přenosem dat řídicích modulů pro připojení přídavných zařízení s vysokou rychlostí přenosu dat k číslicovému počítači .The invention relates to a parallel data path connection with group data transfer of control modules for connecting additional high speed data transfer devices to a digital computer.

Při řešení řídicích modulů a kanálových procesorů umožňujících připojení přídavných zařízení s vysokou rychlostí přenosu dat k číslicovému počítači je v tom případě, že hlavním řídicím členem takových modulů je mikroprogramově řízený řadič, nutné provádět přenos dat z nebo do přídavného zařízení zvláště k tomu účelu navrženými obvody. Jedním z možných řešení takovýchto obvodů je zapojení paralelní datové cesty podle vynálezu č. AO 217 512. Paralelní datová cesta podle tohoto vynálezu ale umožňuje provádět přenos dat pouze po dvojicích slabik, což v případě připojení přídavných zařízení s vysokou rychlostí přenosu dosti omezuje využití prostředků, jimiž je prováděna komunikace takovéhoto zapojení s hlavní pamětí počítače.When designing control modules and channel processors to connect additional high speed data transfer devices to a digital computer, if the main control member of such modules is a microprocessor-controlled controller, it is necessary to transmit data from or to the additional device with specially designed circuits . One possible solution for such circuits is to use the parallel data path of the present invention No. AO 217 512. However, the parallel data path of the present invention allows data to be transmitted only in pairs of syllables, which in the case of attaching additional devices with high data rates through which communication of such a connection is made with the main memory of the computer.

Výše uvedené nevýhody odstraňuje zapojení paralelní datové cesty se skupinovým přenosem dat, jehož podstata spočívá v tom, že přívod signálu čteni z vyrovnávací paměti je připojen na první vstupní svorku řadiče fázi, přičemž přívod signálu vložení do vyrovnávací paměti je připojen na druhou vstupní svorku řadiče fází, přičemž přívod signálu konce styku je připojen na třetí vstupní svorku řadiče fází, přičemž přívod vzorkovacího signálu dat je připojen na vstupní svorku bloku řízení vyrovnávací paměti, přičemž přívodní vedení vkládaných dat je připojeno k první skupině vstupních svorek prvního multiplexoru, přičemž přívodní vedeni čtených dat je připojeno na druhou skupinu vstupních svorek prvního multiplexoru, přičemž přívodní výstupní vedení hlavní paměti je připojeno ke skupině vstupních 'svorek druhého multiplexoru, k němuž je připojena skupina datových vstupů paměti dat styku, jejíž skupina výstupů je připojena na skupinu vstupů prvního multiplexoru a na skupinu datových vstupů synchronizačního registru, jehož skupina výstupů tvoří vstupní vedení hlavní paměti, které je první skupinou výstupů celého zapojení, přičemž skupina vstupů signálů stavu čítačů přenosu dekodéru délky přenosu je připojena k bloku čítačů přenosu, přičemž ke skupině vstupů signálů dekodace adresy vyrovnávací paměti dekodéru délky přenosu je připojen blok řízení vyrovnávací paměti, ke kterému je připojena skupina vstupů signálů adresy čtení vyrovnávací paměti, jejíž skupina vstupů signálů vkládací adresy je připojena k bloku řízeni vyrovnávací paměti, přičemž skupina vstupů vkládacích signálů vyrovnávací paměti je připojena k bloku řízeni vyrovnávací paměti, přičemž k prvnímu multiplexoru je připojena skupina datových vstupů vyrovnávací paměti, jejíž skupina výstupů je připojena ke skupině vstupů druhého multiplexoru a tvoří výstupní vedení vyrovnávací paměti, které je druhou skupinou výstupů celého zapojení, přičemž registr adresy styku je připojen ke skupině vstupů signálu dekodace adresy hlavní paměti dekodéru délky přenosu, jehož skupina výstupů signálu dekodace délky přenosu je připojena k registru adresy styku, k jehož vstupu signálu vpřed je připojen řídicí registr, jehož výstup signálu vzad je připojen ke vstupu registru adresy styku a ke vstupu bloku řízení paměti dat styku, přičemž skupina výstupů řídicích signálů řadiče fází je připojena k bloku řízení paměti dat, jenž je připojen ke skupině vstupů adresy paměti dat styku, přičemž dekodér délky přenosu je připojen ke vstupu signálu povolení žádosti řadiče fází, k jehož vstupu signálu konce přenosu je připojen dekodér délky přenosu, přičemž výstup řadiče fází tvoří výstup signálu požadavku žádosti celého zapojení, přičemž řadič fází je připojen ke vstupu signálu režimu přenosu bloku řízení paměti dat styku, jehož vstup signálu režimu přenosu dat je připojen k řadiči fází, přičemž řadič fází je připojen ke vstupu signálu požadavku vložení bloku řízení vyrovnávací paměti, jehož vstup signálu změny čtecí adresy je připojen k řadiči fází, přičemž řadič fází je připojen ke vstupu signálu změny vkládací adresy bloku řízeni vyrovnávací paměti, přičemž výstup signálu režimu zápisu řídícího registru je připojen k prvnímu řídicímu vstupu prvního multiplexoru, k řídicímu vstupu druhého multiplexoru a ke vstupu signálu režimu zápisu řadiče fází, k jehož vstupu signálu režimu styku s hlavní pamětí je připojen výstup signálu režimu styku s hlavní pamětí řídicího registru a druhý řídicí vstup prvního multiplexoru.The above disadvantages are eliminated by the parallel data path connection with the group data transfer, which is based on the fact that the input of the read signal from the buffer is connected to the first input terminal of the phase controller, while the input of the insertion signal is connected to the second input terminal of the phase controller. wherein the terminating contact signal input is connected to a third phase controller input terminal, wherein the data sampling signal input is connected to an input terminal of the buffer control block, wherein the input data input line is connected to a first group of input terminals of the first multiplexer, is connected to a second group of input terminals of the first multiplexer, wherein the main memory supply output line is connected to a group of input terminals of the second multiplexer to which the group of data inputs of the memory is connected A contact group whose output group is connected to a group of inputs of the first multiplexer and a group of data inputs of a synchronization register whose group of outputs forms the main memory input line, which is the first group of outputs of the whole circuit. coupled to a transmission counter block, wherein a buffer control block is attached to the signal decode address decoding signal input group, to which a buffer read signal input group is attached, the input address signal input group being coupled to the buffer control block wherein a plurality of buffer insertion signal inputs is coupled to a buffer control block, the first multiplexer is coupled with a plurality of buffer data inputs, the plurality of the outputs are connected to the input group of the second multiplexer and form an output buffer line, which is the second group of outputs of the entire circuit, the contact address register being connected to the input decoding signal input group of the main memory decoder. to a contact address register whose control signal input is connected to a control register output whose output is connected to the contact address register input and the contact data control block input, wherein the phase controller control signal output group is connected to the data memory control block, which is connected to the input group of the contact data memory address, wherein the transmission length decoder is connected to a phase controller request enable signal input, the transmission length decoder of which is connected to the input of the end of transmission signal, p the request for the entire wiring request, wherein the phase controller is connected to the input signal of the interface of the data storage control block whose data transfer signal signal is connected to the phase controller, wherein the phase controller is connected to the input of the signal input of the buffer control block wherein the read address change signal input is coupled to a phase controller, wherein the phase controller is coupled to the buffer control block insertion change signal input input, wherein the control register write mode signal output is coupled to the first control input of the first multiplexer, to the control input of the second multiplexer; to a phase controller write mode signal input of which the master memory mode signal input is connected to the master register mode memory signal output and a second control input of the first multiplexer.

Hlavni výhody zapojení paralelní datové cesty se skupinovým přenosem dat spočívají v tom, že při přenosu dlouhých bloků jsou části informace přenášeny mezi takovouto paralelní datovou cestou a hlavní pamětí vyšší rychlostí, což snižuje zatížení prostředků, jimiž je spojení paralelní datové cesty a hlavní pamětí počítače realizováno a umožňuje při daných omezeních rychlosti přenosu dat mezi řídicím modulem a hlavni pamětí připojovat k takovýmto modulům i zařízení s vyšší rychlostí přenosu dat.The main advantages of engaging a parallel data path with group data transmission are that, in the transmission of long blocks, portions of information are transmitted between such a parallel data path and main memory at a higher speed, reducing the load on the means by which the parallel data path is connected to the main memory. and allows, at given data rate limitations, between the control module and the main memory to connect devices with higher data rates to such modules.

Zapojení paralelní datové cesty se skupinovým přenosem dat je schematicky znázorněno na připojeném výkresu.The connection of the parallel data path with the group data transmission is schematically shown in the attached drawing.

Přívod 01 signálu čtení z vyrovnávací pamětí je připojen na první vstupní svorku 21 řadiče 2 fází, přičemž přívod 02 signálu vložení do vyrovnávací paměti je připojen na druhou vstupní svorku 22 řadiče 2 fází, přičemž přívod 03 signálu konce styku je připojen na třetí vstupní svorku 23 řadiče 2 fází, přičemž přívod 04 vzorkovacího signálu dat je připojen na vstupní svorku 64 bloku 6 řízení vyrovnávací paměti, přičemž přívodní vedení 100 ' vkládaných dat je připojeno k první skupině vstupních svorek 1 210 prvního multiplexoru 12, přičemž přívodní vedení 110 čtených dat je připojeno na druhou skupinu vstupních svorekThe buffer read signal input 01 is connected to the first input terminal 21 of the phase controller 2, wherein the buffer insertion signal input 02 is connected to the second input terminal 22 of the phase controller 2, wherein the end contact signal input 03 is connected to the third input terminal 23 a phase controller 2, wherein the data sampling signal lead 04 is connected to the input terminal 64 of the buffer control block 6, wherein the input data input line 100 'is connected to the first group of input terminals 1 210 of the first multiplexer 12, to the second group of input terminals

220 prvního multiplexoru 12, přičemž přívodní výstupní vedení 120 hlavní paměti je připojeno ke skupině vstupních svorek 810 druhého multiplexoru 8, k němuž je připojena skupina datových vstupů 920 paměti 2 dat styku, jejíž skupina výstupů 930 je připojena na skupinu vstupů 1 230 prvního multiplexoru 12 a na skupinu datových vstupů 1 000 synchronizačního registru K), jehož skupina výstupů 1 010 tvoři vstupní vedení hlavní paměti, které je první skupinou výstupů celého zapojeni, přičemž skupina vstupů 410 signálů stavu čítačů přenosu dekodéru 4 délky přenosu je připojena k bloku i čítačů přenosu, přičemž ke skupině vstupů 400 signálů dekodace adresy vyrovnávací paměti dekodéru 4 délky přenosu je připojen blok 6 řízeni vyrovnávací paměti, ke kterému je připojena skupina vstupů 700 signálu adresy čtení vyrovnávací paměti ý, jejíž skupina vstupů 710 signálů vkládací adresy je připojena k bloku220 of the first multiplexer 12, wherein the main memory supply line 120 is connected to a group of input terminals 810 of the second multiplexer 8 to which a group of data inputs 920 of the contact data memory 2 is connected, whose group of outputs 930 is connected to the group of inputs 1,230 of the first multiplexer 12 and to a group of data inputs 1000 of the synchronization register 10, whose group of outputs 1 010 form the main memory input line, which is the first group of outputs of the entire circuit, the group of inputs 410 of the transmit counter status signals 4 are connected to the transmit counter block i wherein a buffer control block 6 is coupled to the input group of the decode address buffer signals 400 of the transmission length to which the input group 700 of the read address buffer signal ý is connected, whose input group of input address signals 710 is coupled to block

6. řízení vyrovnávací paměti, přičemž skupina vstupů 720 vkládacích signálů vyrovnávací paměti je připojena k bloku j6 řízení vyrovnávací paměti, přičemž k prvnímu multiplexoru 12.6. buffer management, wherein a plurality of buffer insert signal inputs 720 are coupled to the buffer control block 6, the first multiplexer 12.

je připojena skupina datových vstupů 740 vyrovnávací paměti T_, jejíž skupina výstupů 730 je připojena ke skupině vstupů 800 druhého multiplexoru 8_ a tvoří výstupní vedení vyrovnávací paměti, které je druhou skupinou výstupů 120 celého zapojení, přičemž registr 2 adresy styku je připojen ke skupině vstupů 420 signálů dekodace adresy hlavní paměti dekodéru 4 délky přenosu, jehož skupina výstupů 430 signálů dekodace délky přenosu je připojena k registru Si adresy styku, k jehož vstupu 51 signálu vpřed je připojen řídicí registr 22, jehož výstup 113 signálu vzad je připojen ke vstupu 52 registru 5 adresy styku a ke vstupu 33 bloku 2 řízení paměti dat styku, přičemž skupina výstupů 200 řídicích signálů řadiče 2 fází je připojena k bloku2 řízení paměti dat, jenž je připojen ke skupině vstupů 910 adresy paměti 9. dat styku, přičemž dekodér 2 délky přenosu je připojen ke vstupu 26 signálu povolení žádosti řadiče 2 fází, k jehož vstupu 27 signálu konce přenosu je připojen dekodér 2 délky přenosu, přičemž výstup 28 řadiče 2_ fází je výstupem 05 signálu požadavku žádosti celého zapojení, přičemž řadič 2 fází je připojen ke vstupu 31 signálu režimu přenosu bloku 2 řízení paměti dat styku, jehož vstup 32 signálu režimu přenosu dat je připojen k řadiči 2 fází, přičemž řadič 2 fází je připojen ke vstupu 61 signálu požadavku vložení bloku 6 řízení vyrovnávací paměti, jehož vstup 62 signálu změny čtecí adresy je připojen k řadiči 2 fází, přičemž řadič 2 fází je připojen ke vstupu 63 signálu změny vkládací adresy bloku 2 řízení vyrovnávací paměti, přičemž výstup 111 signálu režimu zápisu řídicího registru 11 je připojen k prvnímu řídicímu vstupu 122 prvního multiplexoru 12, k řídicímu vstupu 81 druhého multiplexoru 8 a ke vstupu 25 signálu režimu zápisu řadiče 2 fází, k jehož vstupu 24 signálu režimu styku s hlavní pamětí je připojen výstup 122 signálu režimu styku s hlavní pamětí řídicího registru 22 ^a druhý řídicí vstup 121 prvního multiplexoru 12.a group of data inputs 740 of buffer T is connected, the group of outputs 730 of which is connected to the group of inputs 800 of the second multiplexer 8, and forms a buffer output line which is the second group of outputs 120 of the entire circuit; the decoder address signals of the main memory of the transmission length decoder 4, whose group of transmission length decoding signals 430 is connected to the contact address register Si, to whose forward signal input 51 the control register 22 is connected, whose reverse signal output 113 is connected to input 52 of register 5 the contact address and the input 33 of the contact data control block 2, wherein the control signal output group 200 of the phase controller 2 is coupled to the data memory control block 2 connected to the input data address group 910 of the contact data memory 9, connected to the enable signal input 26 the phase controller request 2, whose transmission end signal 27 is connected to a transmission length decoder 2, the output 28 of the controller 2 being the request output 05 of the entire wiring request, wherein the phase controller 2 is connected to the signal control mode 31 signal input the data transfer mode signal input 32 is connected to the phase controller 2, wherein the phase controller 2 is connected to the input request signal 61 of the buffer control block 6, whose read address change signal input 62 is connected to the phase controller 2, the phase controller 2 is connected to the input control signal input 63 of the buffer control block 2, where the control register write mode signal output 111 is connected to the first control input 122 of the first multiplexer 12, to the control input 81 of the second multiplexer 8 and to the signal input 25 2 phase controller write mode to which the main memory mode signal input 24 is connected to the main memory mode contact signal output 122 of the control register 22 ^{and the} second control input 121 of the first multiplexer 12.

Funkce zapojení paralelní datové cesty se skupinovým přenosem dat je následující:The function of connecting a parallel data path with group data transfer is as follows:

V režimu zápisu vpřed, kdy jsou na výstupu 111 řídicího registru 11 a na vstupu 52 registru 5 adresy styku signály s úrovní logické jedničky se vnější činností mikroprogramového řadiče připraví obsahy bloku 2 čítačů přenosu a registru 2 adresy styku. Na základě dekodace adresy vyrovnávací paměti, to jest signálů přivedených na skupinu vstupů 400 dekodéru 2 délky přenosu a na základě stavu čítačů přenosu, tj. signálů přivedených na skupinu vstupů 410 dekode'ru 2 délky přenosu a na základě dekodace adresy hlavní paměti přivedené na skupinu vstupů 420 tohoto dekodéru 2 délky přenosu je z výstupu dekodéru 2 délky In the write-forward mode, at the output 111 of the control register 11 and at the input 52 of the address register 5, the logic 1 level signals are prepared with the external action of the microprocessor controller and the contents of the transfer counter block 2 and the contact address register 2. Based on the decoding of the buffer address, i.e. the signals applied to the input group 400 of the transmission length decoder 2, and based on the status of the transmission counters, i.e. the signals applied to the input group 410 of the decoder 2 of transmission length. the inputs 420 of this transmission length decoder 2 are output from the length decoder 2

přenosu přiveden na vstup 26 řadiče 2 fází signál povolení žádosti. Tímto signálem řadič 2 fází zahájí činnost a generuje na výstupu 28 požadavek žádosti, jímž je vyvolán styk s hlavní pamětí, kterým jsou z hlavní paměti přivedena po výstupním vedení 120 hlavní paměti data. Protože je na řídicím vstupu 81 druhého multiplexoru 2 v tomto režimu činnosti logická jednička je informace přivedená na jeho skupinu vstupů 810 přívodním výstupním věděním 120 hlavní paměti převedena na skupinu datových vstupů 920 paměti £ dat styku. Adresa paměti 9 dat styku je odvozena z bloku 2 řízení pamětí dat styku a je přivedena na skupinu vstupů 910 paměti 2 dat styku. Blok 2 řízeni paměti dat styku je běhom přenosu dat ovládán skupinou řídicích signálů přivedených na jeho vstupy z výstupů 200 řadiče 2 fází. Řadič 2 fázi je sekvenční automat, měnící posloupnost svých vnitřních stavů na základě signálu režimu styku s hlavni pamětí (přivedeného na vstup 24) a signálu režimu zápisu (přivedeného na vstup 25.) · Délka setrváni v jednotlivých vnitřních stavech je proměnná a závisí na stavu signálu konce přenosu, přivedeného na vstup 27 řadiče 2 fází a na stavu signálu konce styku, přivedeného na vstupní svorku 23 řadiče 2 fází. Po ukončení jednoho styku s hlavní pamětí se změní obsah registru 2 adresy styku o hodnotu přivedenou na jeho vstupy ze skupiny výstupů 430 dekodéru ý délky přenosu v bloku 2 čítačů přenosu se zmenší o počet přávě přenesených slabik a nahodí se signál konce styku přivedený na vstupní svorku 23 řadiče 2 fází. Tím přejde řadič 2 fázi do režimu přesunu a generuje signál režimu přesunu, přivedený na vstup 31 bloku 2 řízení paměti dat styku. Tento blok 2 řízení paměti dat styku adresuje potom ty slabiky dat, uložené v paměti 2 dat styku, které byly do této paměti 2 dat styku vloženy z hlavní paměti. Tyto slabiky jsou ze skupiny výstupů 930 paměti 2 dat styku vedeny na skupinu vstupů 1 230 prvního multiplexoru 12. Protože na řídicí vstup 122 tohoto prvního multiplexoru 12 je přiveden signál režimu zápisu, jsou data z paměti 2 dat styku vedena přes první multiplexor 12 na datové vstupy 740 vyrovnávací paměti 7_. Současně s tím generuje řadič 2 fází signály požadavku vložení a signál změny vkládací adresy, které jaou vedeny na vstupy 61 a 63 bloku 2 řízení vyrovnávací paměti.the transmission signal is applied to the input 26 of the 2-phase controller for the request enable signal. With this signal, the phase controller 2 initiates operation and generates an output request 28 at the output 28, which causes the main memory to contact the main memory via data output 120 of the main memory. Since on the control input 81 of the second multiplexer 2, in this mode of operation, the logical one, the information supplied to its group of inputs 810 by the main memory output terminal 120 is converted to the group of data inputs 920 of the contact data memory. The address of the contact data memory 9 is derived from the contact data memory control block 2 and is applied to the input group 910 of the contact data memory 2. The data storage control block 2 is controlled by a plurality of control signals applied to its inputs from the outputs 200 of the phase controller 2 during data transmission. Phase 2 controller is a sequential automaton, changing the sequence of its internal states based on the main memory contact mode signal (input 24) and the write mode signal (input 25). · The length of residence in each internal state varies and depends on the state the transmission end signal applied to the input 27 of the phase controller 2 and the state of the contact end signal applied to the input terminal 23 of the phase controller 2. After a single contact with the main memory, the contents of the contact address register 2 are changed by the value applied to its inputs from the decoder output group 430. The transmission length in the transmission counter block 2 is reduced by the number of syllables transmitted. 23 2-phase controller. Thus, the controller 2 enters the transfer mode and generates the transfer mode signal applied to the input 31 of the data storage control block 2. This contact data control block 2 then addresses those data syllables stored in the contact data memory 2 that have been inserted into the contact data memory 2 from the main memory. These syllables are routed from the group of contacts data memory 930 to the group of inputs 1230 of the first multiplexer 12. Since a write mode signal is applied to the control input 122 of the first multiplexer 12, data from the contact data memory 2 is routed to the data multiplexer 12. buffer inputs 7. At the same time, the phase controller 2 generates insertion request signals and an insertion address change signal, which are applied to the inputs 61 and 63 of the buffer control block 2.

Adresa vkládání je z tohoto bloku 6 řízení vyrovnávací paměti vedena na vstupy 710 vyrovnávací paměti 7_ a vkládací signály jsou z bloku 6 řízení vyrovnávací paměti vedeny na vstupy 720 vyrovnávací paměti 7_, tím je zajištěno vkládání informace z datových vstupů 740 vyrovnávací paměti T_ do odpovídajících pamětových míst této vyrovnávací paměti 7_. Vkládání je taktováno vzorkovacím signálem dat přivedeným na vstup 64 bloku 2 řízení vyrovnávací paměti a je ukončeno po nahození signálu konce přesunu na vstupu 27 řadiče 2 fází. Nezávisle na této činnosti přichází na vstupní svorku 21 řadiče 2 fází signál čteni z vyrovnávací paměti, který je odvozen z požadavku přídavného zařízení na přenos dat. Řadič 2 fází generuje signál změny čtecí adresy vedený na vstup 62 bloku 6 řízeni vyrovnávací paměti, který v tomto bloku 2 řízení vyrovnávací paměti vyvolá nastavení příslušné čtecí adresy přivedené na skupinu vstupů 700 vyrovnávací paměti T_. Na výstupech 730 vyrovnávací paměti 7_ se potom objeví obsah pamětového místa s touto adresou a tato data se vysílají po výstupním vedení 120 vyrovnávací paměti do připojeného přídavného zařízení. Signály dekodace adresy vyrovnávací paměti přivedené na skupinu vstupů 400 dekodéru 4 délky přenosu, signály stavu čítačů, přivedené na skupinu vstupů 410 dekodéru 4 délky přenosu a signály dekodace adresy hlavní paměti přivedené na skupinu vstupů 420 dekodéru £ délky přenosu způsobí, že dekodér 2 délky přenosu bude znovu generovat signál povolení žádosti, vedený na vstup 26 řadiče 2 fůzí a celý cyklus přenosu se bude opakovat.The insertion address from this buffer control block 6 is routed to the buffer inputs 710, and the insertion signals from the buffer control block 6 are routed to the buffer inputs 7, thereby providing information from buffer data inputs 740 to the corresponding memory memories. positions of this buffer 7. The interleaving is clocked by the data sampling signal applied to the input 64 of the buffer control block 2 and is terminated after the shift end signal is inputted at the input 27 of the phase controller 2. Irrespective of this operation, a read signal from the buffer, which is derived from the request of an additional data transmission device, arrives at the input terminal 21 of the phase controller 2. The phase controller 2 generates a read address change signal applied to the input 62 of the buffer control block 6, which in this buffer control block 2 invokes the setting of the respective read address applied to the buffer input group 700_. The contents 730 of the buffer 7 then display the contents of the memory location with this address, and this data is transmitted over the buffer output line 120 to the attached accessory. The buffer address decoding signals applied to the input length group 400 of the transmission length decoder 4, the counter status signals applied to the input length group 410 of the transmission length decoder 4, and the main memory address decoding signals applied to the input group 420 of the transmission length decoder 4 cause it will re-generate the request enable signal applied to input 26 of the fusion controller 2 and the entire transmission cycle will be repeated.

Přenos dat mezi hlavní pamětí počítače, pamětí 9_ dat styku, vyrovnávací pamětí T_ a vnějším zařízením probíhá v režimu zápisu tak dlouho, dokud nejsou vyčerpána všechna přenášená data, což je indikováno vynulováním alespoň jednoho s čítačů bloku 2 čítačů přenosu.The data transmission between the main computer memory, the contact data memory 9, the buffer memory T and the external device continues in write mode until all the transmitted data is exhausted, as indicated by resetting at least one of the counter counters of the transfer counter 2.

V režimu čtení, kdy je signál na výstupu 111 řídicího registru 11 nulový, probíhá celá činnost zapojení obdobně jako při zápisu s tím rozdílem, že směr přenosu dat je opačný.In read mode, when the signal at output 111 of control register 11 is zero, the entire wiring operation proceeds similarly to writing, except that the direction of data transmission is the opposite.

Vnější zařízení v tomto případě posílá po přívodním vedení 110 čtených dat čtená data, jejichž přítomnost je hlášena signálem na přívodu 22 signálu vložení do vyrovnávací paměti. Ctěná data, posílaná z vnějšího zařízení, jsou přivedena na druhou skupinu 1 220 vstupních svorek prvního multiplexoru 12 a protože signál režimu zápisu, přivedený na řídicí vstup 122 tohoto prvního multiplexoru 12 je nulový, jsou tato čtená data převedena prvním multipliexorem 12 na skupinu datových vstupů 740 vyrovnávací paměti 7_. Jedním ze skupiny vkládacích signálů, přivedených na skupinu vstupů 720 této vyrovnávací paměti T. ^se čtená data vloží do pamětového místa vyrovnávací paměti T. určeného vkládací adresou přivedenou na skupinu vstupů 710 vyrovnávací paměti 1_ z bloku 6 řízení vyrovnávací paměti. Příslušný vkládací signál je odvozen ze signálů přivedených na vstupy 61, 62 a 63 bloku 6 vyrovnávací paměti z řadiče 2 fází. Vkládání dat do vyrovnávací paměti T_ pokračuje tak dlouho, dokud se tato vyrovnávací pamět ]_ nezaplní takovým počtem slabik dat, jenž již umožňuje zahájit přenos informace mezi paralelní datovou cestou a hlavní pamětí počítače. Pokud to podmínky přivedené na vstupy dekodéru 2 délky přenosu povolují, zejména pokud je adresa hlavní paměti uložená v registru 5 adresy styku v rozmezí hranice slova, je přenos dat do hlavni paměti zahájen až v době, kdy je ve vyrovnávací paměti T. načteno alespoň 8 slabik.Jsou-li splněny podmínky pro zahájení přenosu dat do hlavní paměti, vyšle dekodér _4 délky přenosu na vstup 26 řadiče 2 fází signál povolení žádosti. Tím řadič 2 fází opět zahájí činnost a generuje na výstupní svorku'05 signál požadavku žádosti. Současně generuje řadič 2_ fází signál režimu přenosu, přivedený na vstup 31 bloku 2 řízení paměti dat styku. Řadič 2 fází generuje rovněž sérii signálů změny čtecí adresy, tyto signály jsou přivedeny na vstup 62 bloku 6 řízení vyrovnávací paměti a způsobí, že tento blok 6 řízeni vyrovnávací paměti generuje odpovídající posloupnost čtecích adres, které jsou vedeny na skupinu vstupů 7_00 vyrovnávací paměti 2 ^a zajistí, že slabiky dat, které se mají vyslat do hlavní paměti v rámci právě prováděného styku jsou postupně čteny na skupinu výstupů 730 vyrovnávací paměti T_. Tato posloupnost slabik čtených dat je z výstupů 730 vyrovnávací paměti vedena přes druhý multiplexor 2 na skupinu datových vstupů 920 paměti 2 dat styku. Synchro nně s tímto přesunem mění blok 2 řízení paměti dat styku adresy paměti dat styku přivedené na skupinu vstupů 910 paměti 2 dat styku a tím se data v výstupů 730 vyrovnávací paměti 7_ vloží postupně do paměti2 dat styku. Po ukončení přesunu se na vstup 27 řadiče 2_ fází generuje z dekodéru £ délky přenosu signál konce přesunu, který vyvolá přechod řadiče 2 fázi do režimu přenosu dat a tím i nové vyslání signálu požadavku žádosti na výstupu 28 tohoto řadiče 2_ fází. Blok 2 řízení paměti dat styku potom znovu adresuje a čte slabiky dat uložené v paměti 9 dat styku. Výstupní data z paměti 2 dat styku jsou vedena z výstupů 930 této paměti na vstupy 1 000 synchronizačního registru 10 a z jeho výstupů 1 010 na vstupní vedení hlavní paměti.Po ukončení přenosu se opět stejně jako při zápisu aktualizuje stav čítačů v bloku 2 čítačů přenosu a obsah registru 5 adresy styku. Jsou-li i potom splněny podmínky pro zahájení dalšího přenosu dat do hlavní paměti vyšle dekodér 2 délky přenosu na vstup 26 řadiče 2 fází opět signál povolení žádosti a celý cyklus se opakuje. Celý přenos se ukončí stejným způsobem jako při zápisu.In this case, the external device sends read data via the data feed line 110, the presence of which is reported by a signal at the buffer insertion signal lead 22. The read data sent from the external device is applied to the second group 1220 of the input terminals of the first multiplexer 12 and since the write mode signal applied to the control input 122 of the first multiplexer 12 is zero, the read data is converted by the first multipliexor 12 to the data input group. 740 of buffer 7. By one of a plurality of insertion signals applied to the input group 720 of this buffer T. ^{, the} read data is inserted into a buffer location T determined by the insertion address applied to the input group 710 of the buffer 7 from the buffer control block 6. The respective insertion signal is derived from the signals applied to the inputs 61, 62 and 63 of the buffer block 6 from the phase controller 2. Data buffering continues until the buffer 11 is filled with a sufficient number of data syllables that already allow the transmission of information between the parallel data path and the main memory of the computer. If the conditions applied to the inputs of the transmission length decoder allow, in particular if the main memory address stored in the contact address register 5 is within the word boundary, the data transmission to the main memory is only started when at least 8 have been read in buffer T. If the conditions for initiating data transmission to the main memory are met, the transmission length decoder 4 sends a request enable signal to the input 26 of the phase controller 2. Thereby the phase controller 2 resumes operation and generates a request request signal to the output terminal. At the same time, the phase controller 2 generates a transmission mode signal applied to the input 31 of the data storage control block 2. The phase controller 2 also generates a series of read address change signals, which are applied to the input 62 of the buffer control block 6, and causes the buffer control block 6 to generate a corresponding sequence of read addresses that are routed to the buffer input group 70 ^, ensures that the syllables of the data to be transmitted to the main memory in the current connection are read sequentially to the group of outputs 730 of the buffer T. This sequence of syllables of the read data is routed from the buffer outputs 730 via the second multiplexer 2 to the group of data inputs 920 of the contact data memory 2. Synchronously with this shift, the contact data control block 2 changes the addresses of the contact data memory applied to the contact data input group 910, thereby inserting the data in the outputs 730 of the buffer 7 sequentially into the contact data memory 2. Upon completion of the transfer, an end-of-travel signal is generated from the transmission length decoder 6 to the input 27 of the phase controller 2, which causes the phase controller to switch to the data transfer mode and thereby retransmit the request request signal at output 28 of the phase controller. The contact data control block 2 then addresses and reads the data syllables stored in the contact data memory 9 again. The output data from the contact data memory 2 is output from the memory outputs 930 to inputs 1000 of the synchronization register 10 and from its outputs 1 010 to the main memory input line. Once the transmission is complete, the counters in block 2 of the transmission counters are updated. contents of register 5 contact addresses. If the conditions for initiating further data transmission to the main memory are still met, the transmission length decoder 2 sends a request enable signal again to the input 26 of the phase controller 2 and repeats the entire cycle. The entire transmission is terminated in the same way as when writing.

Některá vnější zařízení, například magnetické páskové paměti, umožňují provádět čtení dat také ve směru zpět. Pro obsluhu takovéhoto typu přenosu umožňuje zapojení podle vynálezu činnost i v režimu čtení zpět, přičemž jsou data do hlavní paměti ukládána v sestupné posloupnosti adres. Režim vzad je určen jedničkovou hodnotou signálu na výstupu 113 řídicího registru 11 Je-li tento signál režimu vzad přivedený na vstup 52 registru 2 adresy styku aktivní, pak se obsah tohoto registru 2 adresy styku při přenosu dat zmenšuje o hodnotu přivedenou na jeho vstupy z výstupů 430 dekodéru 4 délky přenosu a blok 2 řízení paměti dat styku v době, kdy je na jeho vstup 31 přiveden aktivní signál režimu přesunu generuje adresy paměti 2 dat styku v opačném pořadí než při režimu vpřed.Some external devices, such as magnetic tape memories, also allow data to be read backwards. In order to handle this type of transmission, the circuit according to the invention allows operation in read-back mode, the data being stored in the main memory in a descending sequence of addresses. The reverse mode is determined by the one value of the signal output 113 of control register 11 If this reverse mode signal applied to input 52 of contact address register 2 is active, then the content of this contact address register 2 decreases by the value applied to its input inputs. 430 of the transmission length decoder 4 and the contact data memory control block 2 while the active shift mode signal is applied to its input 31 generates the addresses of the contact data memory 2 in the reverse order of the forward mode.

Pokud není na výstupu 112 řídicího registru 11 generován signál režimu styku s hlavní pamětí, lze do vyrovnávací paměti T_ vkládat i informaci z přívodního vedení 100 vkládaných dat. Tato data jsou přivedena na první skupinu vstupních svorek 1 210 prvního multiplexoru 12 a z výstupů tohoto prvního multiplexoru 12 na skupinu datových vstupů 740 vyrovnávací paměti 2· Vkládání do vyrovnávací paměti Ί_ je řízeno mikroprogramově generovaným signálem vložení do vyrovnávací paměti přivedeným přívodem 02 na druhou vstupní svorku 22 řadiče 2 fází. Mikroprogramově lze obsah vyrovnávací paměti T_ i číst pomocí vstupního vedení vyrovnávací paměti 120 a ovládacího signálu čteni z vyrovnávací paměti přivedeného přívodem 01 na první vstupní svorku 21 řadiče 2 fází.If the master memory mode contact signal 112 is not generated at the output 112 of the control register 11, information from the input data feed line 100 may also be stored in the buffer T1. This data is fed to the first group of input terminals 1 210 of the first multiplexer 12, and from the outputs of the first multiplexer 12 to the group of data inputs 740 of buffer 2. 22 2-phase controller. In a programmatic manner, the contents of buffer T1 can be read using buffer input line 120 and a read control signal from buffer supplied by lead 01 to first input terminal 21 of phase controller 2.

Zapojení paralelní datové cesty se skupinovým přenosem je použito v diskových modulech a dvoukanálovém modulu počítače EC 1027.The parallel data path connection with group transfer is used in the disk modules and the dual-channel module of the EC 1027.

Claims

OBJECT OF THE INVENTION

A parallel data path connection with group data transmission, characterized in that the read signal input (01) is connected to the first input terminal (21) of the phase controller (2), wherein the insertion signal input (02) is connected to a second input terminal (22) of the phase controller (2) wherein the contact terminal (03) is connected to the third input terminal (23) of the phase controller (2), wherein the data sampling signal terminal (04) is connected to the input terminal (64) ) a buffer control block (6), the input data line (100) being connected to a first group of input terminals (1 210) of the first multiplexer (12), wherein the read data supply line (110) is connected to a second group of input terminals (6) 1220) of the first multiplexer (12), wherein the main memory supply output line (120) is coupled to a plurality of input terminals (810) of the second multiplexer (8). ) to which a group of data inputs (920) of the contact data memory (9) is connected, whose group of outputs (930) is connected to the group of inputs (1 230) of the first multiplexer (12) and to the group of data inputs (1000) 10), whose group of outputs (1 010) forms the main memory input line, which is the first group of outputs of the whole circuit, the group of inputs (410) of the transmission counter status signals (4) of the transmission length being connected to the transmission counter block (1); wherein a buffer management block (6) is connected to the input group (400) of the decoder address buffer (4) of the transmit length buffer, to which is connected the input group (700) of the read address of the buffer reader (7), The insertion address signals (710) is coupled to a buffer control block (6), wherein the input group (720) of the insertion signals of the buffer (7) is e is coupled to the control buffer block (6), the first multiplexer (12) being coupled to the buffer data input group (740), the output group (730) connected to the input multiplexer (800) group of the second multiplexer (8). ) and form a buffer output line, which is the second group of outputs (120) of the entire circuit, wherein the contact address register (5) is connected to a group of inputs (420) of the address decoding signals of the main memory of the transmission length decoder. 430) the transmission length decoding signals are connected to a contact address register (5), to whose forward signal input (51) a control register (11) is connected, whose reverse signal output (113) is connected to an input (52) of the register (5) the contact address and to the input (33) of the contact memory control block (3), the set of control signal outputs (200) of the phase controller (2) being connected to the data memory control block (3) which is connected connected to a group of inputs (910) of the contact data memory address (9), wherein the transmit length decoder (4) is connected to the input (26) of the request control signal (2) of the phase controller to whose input (27) (4) a transmission length, wherein the output (28) of the phase controller (2) is the output (05) of the entire wiring request signal, wherein the phase controller (2) is connected to the input (31) of the data transfer mode control block (3) a connection, whose input (32) of the data transfer mode signal is connected to the phase controller (2), the phase controller (2) being connected to the signal input (61) of the insertion request block (6) of the buffer whose signal input (62) the change of read address is coupled to the phase controller (2), the phase controller (2) being coupled to the input (63) of the change address of the buffer control block input (6), the control register write mode signal output (111) (11) is connected to the first control input (122) of the first multiplexer (12), to the control input (81) of the second multiplexer (8), and to the input (25) of the phase controller write mode signal (2) to which input (24) the main memory contact mode signal is connected to the main memory contact mode signal output (112) and the second control input (121) of the first multiplexer (12).