CS264059B1 - Adapter for teoting dynamic RAM circuits - Google Patents
Adapter for teoting dynamic RAM circuits Download PDFInfo
- Publication number
- CS264059B1 CS264059B1 CS87801A CS80187A CS264059B1 CS 264059 B1 CS264059 B1 CS 264059B1 CS 87801 A CS87801 A CS 87801A CS 80187 A CS80187 A CS 80187A CS 264059 B1 CS264059 B1 CS 264059B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- circuit
- controller
- test
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Adaptér řeší problém přizpůsobení obecného charakteru testovací jednotky testovanému obvodu DRAM a přizpůsobení vyhodnocování testu potřebám testovací jednotky. Slouží rovněž k realizaci speciálních funkcí nutných pro testování obvodů RAM, pokud tyto funkce nejsou zajištěny tegtovací jednotkou. Zapojení automaticky zajištuje provpzní podmínky pro testované dynamické pamětové obvody. Periodicky obnovuje obsah těchto pamětových obvodů, a to i při přerušení testu, umožňuje je- ' jich testováni maximální frekvencí a řídí režimy stránkování a modifikovaného čtení - gápisu. Všechny dynamické parametry umožňují testovat s přesnosti odpovídající přesnosti časovači jednotky testovaného systému. Adaptér múze nalézt uplatnění v oboru elektrotechniky a výpočetní a měřící techniky, zejména v aplikacích pro testování dynamických pamětových obvodů.The adapter solves the problem of adapting the general character of the test unit to the tested DRAM circuit and adapting the test evaluation to the needs of the test unit. It also serves to implement special functions necessary for testing RAM circuits, if these functions are not provided by the tagging unit. The connection automatically ensures the operating conditions for the tested dynamic memory circuits. It periodically refreshes the content of these memory circuits, even when the test is interrupted, allows them to be tested at maximum frequency and controls the paging and modified read-write modes. All dynamic parameters allow testing with an accuracy corresponding to the accuracy of the timing unit of the system under test. The adapter can find application in the field of electrical engineering and computing and measurement technology, especially in applications for testing dynamic memory circuits.
Description
Vynález se týká adaptéru pro testování dynamických paměťových obvodů typu RAM, pokud tyto funkce nejsou zajištěny testovací jednotkou.The invention relates to an adapter for testing dynamic memory circuits of the RAM type if these functions are not provided by the test unit.
Až dosud jsou známy adaptéry pro testování obvodů DRAM, které neumožňují předat testovacímu systému adresu výskytu chyby a neumožňují po zpracování příznaku chyby pokračovat v testu od této chybové adresy. Jejich další nevýhoda spočívá v tom, že· neumožňují měnit počet obnovovacích cyklů podle potřeb testovaného obvodu DRAM a neověřují funkci v pracovním režimu typu modifikované čtení - zápis. Tyto adaptéry také neumožňují testovat obvod DRAM maximálním pracovním kmitočv tem, nebot testovací perioda se prodlužuje o dobu nutnou k vyhodnocení stavu vysoké impedance.To date, DRAM circuit testing adapters are known which do not allow the test system to provide an error address to the test system and do not allow the error message to be resumed after the error flag has been processed. Their further disadvantage is that they do not allow the number of refresh cycles to be changed according to the needs of the DRAM circuit under test and do not verify the function in the modified read-write operation mode. Also, these adapters do not allow the DRAM circuit to be tested at the maximum operating frequency since the test period is extended by the time required to evaluate the high impedance state.
Uvedené nevýhody odstraňuje adaptér pro testování dynamických pamětových obvodů typu RAM podle vynálezu, jehož podstata spočívá v tom, že první výstup neznázorněného generátoru časovačích impulsů je připojen k prvnímu vstupu vstupního obvodu, jehož druhý výstup je připojen k desátému vstupu budicího obvodu, k desátému vstupu řadiče a k prvnímu vstupu prvního čítače, jehož druhý výstup je připojen k devátému vstupu řadiče a k prvnímu vstupu druhého čítače, jehož výstup je připojen k prvnímu vstupu klopného obvodu, jehož druhý výstup je připojen k osmému vstupu řadiče, jehož třetí výstup je připojen k dvanáctému vstupu budícího obvodu, jehož třetí výstup je připojen k třetímu vstupu testovací patice, jejíž výstup je připojen k pátému vstupu vyhodnocovací- 2 264 059 ho obvodu, jehož třetí vstup je připojen k pátému výstupu řadiče, jehož druhý výstup je připojen k třináctému vstupu budícího obvodu, jehož první výstup je připojen k pátému vstupu testovací patice, přičemž druhý výstup neznázorněného generátoru časovačích impulsů je připojen k druhému vstupu vstupního obvodu, jehož první výstup je připojen k dvanáctému vstupu řadiče, jehož čtvrtý výstup je připojen k jedenáctému vstupu budícího obvodu a ke čtvrtému vstupu vyhodnocovacího obvodu, jehož první vstup je připojen ke čtvrtému výstupu neznázorněného bloku nastavovacích signálů, přičemž první výstup neznázorněného generátoru testovacích vzorků je připojen k pátému vstupu vstupního obvodu, k jedenáctému vstupu řadiče, k třetímu vstupu prvního čítače a k druhému vstupu klopného obvodu, jehož první výstup je připojen k druhému vstupu druhého čítače a k druhému vstupu prvního čítače, přičemž třetí vstup klopného obvodu je připojen k sedmému výstupu řadiče, přičemž čtvrtý vstup vstupního obvodu je připojen k výstupu oscilátoru, jehož vstup je připojen k osmému výstupu řadiče, jehož první vstup je připojen k prvnímu výstupu neznázorněného bloku nastavovacích signálů, přičemž svorka kontroly indikace je připojena k druhému vstupu řadiče, jehož třetí vstup je připojen k druhému výstupu neznázorněného generátoru testovacích vzorků, přičemž třetí výstup neznázorněného generátoru časovačích impulsů je připojen ke čtvrtému vstupu řadiče, jehož pátý vstup je připojen k třetímu výstupu neznázorněného generátoru testovacích vzorků, přičemž druhý výstup neznázorněného bloku nastavovacích signálů je připojen k šestému vstupu řadiče, přičemž zastavovací svorka je připojena k prvnímu výstupu řadiče, k čtrnáctému vstupu budícího obvodu a k třetímu vstupu vstupního obvodu, přičemž chybová svorka je připojena k sedmému vstupu řadiče a k prvnímu výstupu vyhodnocovacího obvodu, jehož šestý vstup je připojen ke avorce blokování chyby, přičemž třetí výstup neznázorněného bloku nastavovacích ságnálů je připojen k prvnímu vstupu budícího obvodu, jehož druhý vstup je připojen ke čtvrtému výstupu neznázorněného generátoru časovačích impulsů,, jehož pátý výstup je připojen k třetímuThe above-mentioned disadvantages are overcome by the RAM test adapter of the present invention, wherein the first output of a timing pulse generator, not shown, is connected to a first input circuit input, the second output of which is connected to a driver input tenth input, to a controller input tenth input. and to the first input of the first counter whose second output is connected to the ninth input of the controller and to the first input of the second counter whose output is connected to the first input of the flip-flop whose second output is connected to the eighth input of the controller; circuit whose third output is connected to the third input of the test socket, the output of which is connected to the fifth input of the evaluation circuit, whose third input is connected to the fifth output of the controller, the second output of which is connected to the thirteenth input an excitation circuit, the first output of which is connected to the fifth input of the test socket, the second output of a timing pulse generator, not shown, is connected to the second input of the input circuit, the first output of which is connected to the twelfth input of the controller; to a fourth input of the evaluation circuit, the first input of which is connected to the fourth output of a set of block signals (not shown), the first output of the test pattern generator (not shown) is connected to the fifth input of the input circuit, the eleventh input of the controller, the third input of the first counter; whose first output is connected to the second input of the second counter and to the second input of the first counter, the third input of the flip-flop is connected to the seventh output of the controller, the fourth input of the input circuit being connected to the output of an oscillator whose input is connected to the eighth output of the controller, the first input of which is connected to the first output of a set of block signals (not shown), the display control terminal is connected to the second input of the controller; wherein the third output of a timing pulse generator (not shown) is connected to a fourth input of the controller, the fifth input of which is connected to a third output of a test sample generator (not shown), the second output of a not set signaling block is connected to the sixth input of the controller. controller, to the fourteenth input of the driver circuit and the third input of the input circuit, the error terminal being connected to the seventh input of the controller and to the first output of the evaluation circuit, the sixth input is connected to the error blocking terminal, the third output of a set-off signal block (not shown) is connected to the first input of the driver circuit, the second input of which is connected to the fourth output of a timing pulse generator (not shown);
- 3 264 059 vstupu budicího obvodu, jehož čtvrtý vstup je připojen k šestému výstupu neznézorněného generátoru časovačích impulsů, jehož sedmý výstup je připojen k pátému vstupu budícího obvodu, jehož šestý vstup je připojen k osmému výstupu neznázorněného generátoru časovačích impulsů, jehož devátý výstup je připojen k sedmému vstupu budicího obvodu, jehož osmý vstup je připojen k čtvrtému výstupu neznázorněného generátoru testovacích vzorků, přičemž druhý výstup vyhodnocovacího obvodu je připojen ke svorce indikace výskytu chyby, přičemž čtvrtý vstup klopného obvodu je připojen k pátému výstupu neznázorněného bloku nastavovacích signálů, jehož šestý výstup je připojen ke třetímu vstupu druhého čítače, přičemž čtvrtý vstup prvního čítače je připojen k sedmému výstupu neznázorněného bloku nastavovacích signálů, jehož osmý výstup je připojen k pátému vstupu prvního čítače, jehož první výstup je připojen k devátému vstupu budícího obvodu, jehož čtvrtý výstup je připojen k druhému vstupu testovací patice, jejíž první vstup je připojen k pátému výstupu budicího obvodu, přičemž Šestý výstup řadiče je připojen k druhému vstupu vyhodnocovacího obvodu, přičemž druhý výstup budícího obvodu je připojen ke čtvrtému vstupu testovací patice .- 3,264,059 excitation circuit input, the fourth input of which is connected to the sixth output of a timing pulse generator (not shown), the seventh output of which is connected to the fifth excitation circuit input, of which the sixth input is connected to the eighth output of a timing pulse generator to the seventh input of the excitation circuit, the eighth input of which is connected to the fourth output of a test pattern generator (not shown), the second output of the evaluation circuit is connected to the error indication terminal, the fourth flip-flop input is connected to the fifth output of a set signal block is connected to the third input of the second counter, the fourth input of the first counter being connected to the seventh output of a set of signals (not shown), the eighth output of which is connected to the fifth input of the first counter the first output of which is connected to the ninth input of the driving circuit, the fourth output of which is connected to the second input of the test socket, the first input of which is connected to the fifth output of the driving circuit, the excitation circuit is connected to the fourth input of the test socket.
Výhoda adaptéru podle vynálezu spočívá v tom, že tento adaptér umožňuje přizpůsobovat obecný charakter testovací jednotky testovanému obvodu DRAM a přizpůsobovat vyhodnocování testu potřebám testovací jednotky. Dále adaptér slouží k realizaci speciálních funkcí nutných pro testování obvodů RAM, pokud tyto funkce nejsou zajištěr^y testovací jednotkou.An advantage of the adapter according to the invention is that the adapter allows the general character of the test unit to be adapted to the DRAM to be tested and the test evaluation to be adapted to the needs of the test unit. Furthermore, the adapter serves to perform special functions necessary for testing RAM circuits, unless these functions are provided by the test unit.
Na připojeném výkresu je znázorněno schéma adaptéru podle vynálezu. První výstup 101 neznázorněného generátoru časovačích impulsů je připojen k prvnímu vstupu 11 vstupního obvodu 1, jehož druhý výstup 17 je připojen k desátému vstupu 610 budícího obvodu 6, k desátému vstupu 310 řadiče 3 a k prvnímu vstupu 41 prvního čítače 4, jehož druhý výstup 47 je připojen k devátému vstupu 39 řadiče a k prvnímu vstupu 51 druhého čítače 2, jehož výstup 54 je připojen k prvnímu vstupu 91 klopného obvodu 9, jehož druhý výstup 96 je připojen k osmému vstupu 38 řadiče 3, jehož třetí výstup 315 je připojen kThe attached drawing shows a diagram of an adapter according to the invention. The first output 101 of the timing pulse generator (not shown) is connected to the first input 11 of the input circuit 1, the second output 17 of which is connected to the tenth input 610 of the driver circuit 6, the tenth input 310 of the controller 3 and the first input 41 of the first counter 4 connected to the ninth input 39 of the controller and to the first input 51 of the second counter 2, whose output 54 is connected to the first input 91 of the flip-flop 9, the second output 96 of which is connected to the eighth input 38 of the controller 3
- 4 264 059 dvanáctému vstupu 612 budícího obvodu 6, jehož třetí výstup 617 je připojen k třetímu vstupu 73 testovací patice jejíž výstup 76 je připojen k pátému vstupu 85 vyhodnocovacího obvodu 8, jehož třetí vstup 83 je připojen k pátému výstupu 317 řadiče 3j jehož druhý výstup 314 je připojen k třináctému vstupu 613 budícího obvodu 6, jehož první výstup 615 je připojen k pátému vstupu 75 testovací patice 7, přičemž druhý výstup 102 neznázorněného generátoru časovačích impulsů je připojen k druhému vstupu 12 vstupního obvodu 1, jehož první výstup 16 je připojen k dvanáctému vstupu 312 řadiče 3.» jehož čtvrtý výstup 316 je připojen k jedenáctému vstupu 611 budícího obvodu 6 a ke čtvrtému vstupu 84 vyhodnocovacího obvodu 8, jehož první vstup 81 je připojen ke čtvrtému výstupu 304 neznázorněného bloku nastavovacích signálů, přičemž první výstup 201 neznázorněného generátoru testovacích vzorků je připojen k pátému vstupu 15 vstupního obvodu 1, k jedenáctému vstupu 311 řadiče 3, k třetímu vstupu 43 prvního čítače 4 a k druhému vstupu 92 klopného obvodu 2, jehož první výstup 95 je připojen k druhému vstupu 52 druhého čítače 5 a k druhému vstupu 42 prvního Čítače 4, přičemž třetí vstup 93 klopného obvodu 9 je připojen k sedmému výstupu 319 řadiče 3.» přičemž čtvrtý vstup 14 vstupního obvodu 1 je připojen k výstupu 22 oscilátoru 2., jehož vstup 21 je připojen k osmému výstupu 320 řadiče 3., jehož první vstup 31 je připojen k prvnímu výstupu 301 neznázorněného bloku nastavovacích signálů, přičemž svorka 401 kontroly indikace je připojena k druhému vstupu 32 řadiče 3, jehož třetí vstup 33 je připojen k druhému výstupu 202 neznázorněného generátoru testovacích vzorků, přičemž třetí výstup 103 neznázorněného generátoru časovačích impulsů je připojen ke čtvrtému vstupu 34 řadiče 3, jehož pátý vstup 35 je připojen k třetímu výstupu 203 neznázorněného generátoru testovacích vzorků, přičemž druhý výstup 302 neznázorněného bloku nastavovacích signálů je připojen k šestému vstupu 36 řadiče 3., přičemž zastavovací svorka 601 je připojena k prvnímu výstupu 313 řadiče 3, k čtrnáctému vstupu 614 budícího obvodu 6 a k třetímu vstupu 13 vstupního obvodu 1, přičemž chybová svorka 701 je připojena k sedmému vstupu 37 řadiče 3 a prvnímu vý- 5 264 059 stupu 87 vyhodnocovacího obvodu 8, jehož šestý vstup 86 je připojen ke svorce 501 blokování chyby, přičemž třetí výstup 303 neznázorněného bloku nastavovacích signálů je připojen k prvnímu vstupu 61 budícího obvodu 6, jehož druhý vstup 62 je připojen ke čtvrtému výstupu 104 neznázorněného generátoru časovačích impulsů, jehož pátý výstup 105 je připojen k třetímu vstupu 63 budícího obvodu 6, jehož čtvrtý vstup 64 je připojen k šestému výstupu 106 neznázorněného generátoru časovačích impulsů, jehož sedmý výstup 107 je připojen k pátému vstupu 65 budícího obvodu 6, jehož šestý vstup 66 je připojen k osmému výstupu 108 neznázorněného generátoru časovačích impulsů, jehož devátý výstup^ 109 je připojen k sedmému vstupu 67/ budícího obvodu 6, jehož osný vstup 68 je připojen k čtvrtému výstupu 204 neznázorněného generátoru testovacích vzorků, přičemž druhý výstup 88 vyhodnocovacího obvodu 8 je připojen ke svorce 801 indikace výskytu chyb, přičemž čtvrtý vstup 94 klopného obvodu 9 je připojen k pátému výstupu 305 neznázorněného bloku nastavovacích signálů, jehož šestý výstup 306 je připojen ke třetímu vstupu 53 druhého čítače přičemž čtvrtý vstup 44 prvního čítače 4 je připojen k sedmému výstupu 307 neznázorněného bloku nastavovacích signálů, jehož osmý výstup 308 je připojen k pátému vstupu 45 prvního čítače 4_, jehož první výstup 46 je připojen k devátému vstupu 69 budícího obvodu 6., jehož čtvrtý výstup 618 je připojen k druhému vstupu 72 testovací patice 7, jejíž první vstup 71 je připojen k pátému výstupu 619 budícího obvodu 6, přičemž šestý výstup 318 řadiče £ je připojen k druhému vstupu 82 vyhodnocovacího obvodu 8, přičemž druhý výstup 616 budicího obvodu 6 je připojen ke čtvrtému vstupu 74 testovací patice 7.4,264,059 to the twelfth driver input 612 whose third output 617 is connected to the third test socket input 73 whose output 76 is connected to the fifth input 85 of the evaluation circuit 8, whose third input 83 is connected to the fifth output 317 of the controller 3j whose second the output 314 is connected to the thirteenth input 613 of the driver circuit 6, the first output 615 of which is connected to the fifth input 75 of the test socket 7, the second output 102 of the timing pulse generator (not shown) is connected to the second input 12 of the input circuit 1 to the twelfth input 312 of the controller 3. whose fourth output 316 is connected to the eleventh input 611 of the driver circuit 6 and to the fourth input 84 of the evaluation circuit 8, the first input 81 of which is connected to the fourth output 304 test generator is connected to the fifth input 15 of the input circuit 1, the eleventh input 311 of the controller 3, the third input 43 of the first counter 4 and the second input 92 of the flip-flop 2, the first output 95 of which is connected to the second input 52 of the second counter 5 and the second input 42 a first counter 4, wherein the third input 93 of the flip-flop 9 is connected to the seventh output 319 of the controller 3. The fourth input 14 of the input circuit 1 is connected to the output 22 of the oscillator 2, whose input 21 is connected to the eighth output 320 of the controller 3. whose first input 31 is connected to a first output 301 of a set of block signals (not shown), wherein the display control terminal 401 is connected to a second input 32 of a controller 3, whose third input 33 is connected to a second output 202 of a not shown test sample generator. the timing pulses is connected to the fourth input 34 r controller 3, the fifth input 35 of which is connected to the third output 203 of the test pattern generator (not shown), the second output 302 of the set signal block (not shown) is connected to the sixth input 36 of the controller 3; the fourteenth input 614 of the driver circuit 6 and the third input 13 of the input circuit 1, wherein the error terminal 701 is connected to the seventh input 37 of the controller 3 and the first output of the evaluation circuit 8, the sixth input 86 is connected to the error blocking terminal 501 wherein the third output 303 of the set signal block (not shown) is connected to the first input 61 of the driver circuit 6, the second input 62 of which is connected to the fourth output 104 of a timing pulse generator (not shown). input 64 is ex connected to the sixth output 106 of a timing pulse generator (not shown), the seventh output 107 of which is connected to a fifth input 65 of the driver circuit 6, the sixth input 66 of which is connected to the eighth output 108 of a timing pulse generator / driving circuit 6, whose axial input 68 is connected to the fourth output 204 of the test pattern generator (not shown), the second output 88 of the evaluation circuit 8 is connected to the error indication terminal 801, the fourth input 94 of the flip-flop 9 is connected to the fifth output 305 an adjusting signal block, the sixth output 306 of which is connected to the third input 53 of the second counter, wherein the fourth input 44 of the first counter 4 is connected to the seventh output 307 of the not shown signaling block, the eighth output 308 of which is connected to the fifth input 45 of The first output 46 is connected to the ninth input 69 of the driver circuit 6, the fourth output 618 is connected to the second input 72 of the test socket 7, the first input 71 of which is connected to the fifth output 619 of the driver circuit 6, the sixth output controller 318 £ j e connected to the second input 82 of the evaluation circuit 8, the second output 616 of the excitation circuit 6 is connected to the fourth input 74 of the test socket 7th
Funkce adaptéru podle vynálezu je následující:The function of the adapter according to the invention is as follows:
Neznázorněná testovací jednotka nastavuje před zahájením testu signály, které určují režim testování. Jsou to signály z druhého výstupu 302 neznázorněného bloku nastavovacích signálů, udávající druh testovacího režimu, signály z šestého výstupu 306 neznázorněného bloku nastavovacích signálů, udávající v závislosti na testovací periodě Tp dobu Tppp mezi dvěma obnovovacími cykly, signály ze sedmého výstupu 307 nezná- 6 264 059 zorněného bloku nastavovacích signálů, které udávají počet přednabíjecích impulsů na čtvrtém výstupu 618 budícího obvodu 6^, signál na pátém vstupu 45 prvního čítače 4, který určuje počet obnovovacích cyklů, signál na čtvrtém výstupu 304 neznázorněného bloku nastavovacích signálů, který zařazuje vyhodnocování stavu vysoké impedance, a signál na prvním výstupu 301 neznázorněného bloku nastavovacích signálů; tímto signálem testovací systém udává způsob vyhodnocení chybového signálu na chybové svorce 701.The test unit (not shown) sets the signals that determine the test mode before starting the test. These are signals from the second output 302 of the set signal block (not shown) indicating the type of test mode, the signals from the sixth output 306 of the set signal block (not shown) indicating the time Tppp between two refresh cycles. 059 of a visualized set of signaling signals indicating the number of pre-charge pulses on the fourth output 618 of the excitation circuit 6, a signal of the fifth input 45 of the first counter 4 which determines the number of refresh cycles an impedance, and a signal at a first output 301 of a set of set signals (not shown); with this signal, the test system indicates how to evaluate the error signal at error terminal 701.
Adaptér může testovat současně 1 až p dynamických pamětových ©bvodů stejného typu. Příznak chyby od každého testovaného prvku může být blokován odpovídajícím blokovacím signálem ze svorky 501 blokování chyby. Po příchodu nastavovacího impulsu na svorku 401 kontroly indikace vytvoří řadič 3. na svém pátém výstupu 31? impuls, který nuluje chybové registry vyhodnocovacího obvodu 8; po dobu trvání tohoto impulsu jsou sepnuty indikační výstupy na svorce 801 indikace výskytu chyby. Tím je umožněno provést kontrolu neznázorněných indikačních prvků.The adapter can test 1 to p dynamic memory probes of the same type simultaneously. The error flag from each test element may be blocked by a corresponding blocking signal from the error blocking terminal 501. Upon the arrival of the setting pulse to the signaling control terminal 401, the controller 3 creates at its fifth output 31? a pulse that resets the error registers of the evaluation circuit 8; for the duration of this pulse, the indication outputs on the error indication terminal 801 are closed. This makes it possible to check the display elements (not shown).
Neznázorněná testovací jednotka zahajuje testování vysláním nulovacího impulsu do prvního výstupu 201 neznázorněného generátoru testovacích vzorků. Tím se do prvního čítače 4 nahraje hodnota ”m, sejmuté ze sedmého výstupu 307 neznázorněného bloku nastavovacích signálů a nastaví se signál na prvním výstupu 95 klopného obvodu 9» V důsledku toho se do druhého čítače 5. nahraje hodnota nn, sejmutá ze šestého výstupu 306 neznázorněného bloku nastavovacích signálů a nastaví se řadič 3.» který pomocí signálu na svém osmém výstupu 320 spustí oscilátor 2, a vyšle na zastavovací svorku 601 stopovací signál, kterým se pozastaví činnost neznázorněné testovací jednotky. Potom řadič 3 nastaví vstupní obvod L do výchozího stavu. Adaptér nyní pracuje v autonomním režimu. Oscilátor 2_ generuje na svém výstupu 22 sérii impulsů. Vstupní obvod 1 z nich na svém druhém výstupu 17 vytváří vnitřní hodinové impulsy. Tyto impulsy jsou přivedeny do desátého vstupu 610 budícího obvodu 6 a řídí generování signálu řádkového výběru na jeho čtvrtém výstupu 618. Hodinový signál na druhém výstupu 17 vstupního obvodu 1 se současně čítá v prvním čítači 4. Při načítániThe test unit (not shown) starts testing by sending a reset pulse to the first output 201 of the test sample generator (not shown). Thus the first counter 4 is loaded as "m, captured from the seventh output 307 of block adjustment signals not shown and sets the signal on the first output 95 of the flip-flop 9» As a result, the second counter to load the value of n fifth n dismounted from the sixth output 306, and a controller 3 is set up to trigger an oscillator 2 by means of a signal on its eighth output 320, and sends a stop signal to the stop terminal 601 to suspend operation of a test unit (not shown). Then the controller 3 sets the input circuit L to its initial state. The adapter now operates in autonomous mode. Oscillator 2 generates a series of pulses at its output 22. The input circuit 1 generates internal clock pulses at its second output 17. These pulses are applied to the tenth input 610 of the driver circuit 6 and control the generation of the line selection signal at its fourth output 618. The clock signal on the second output 17 of the input circuit 1 is simultaneously counted in the first counter 4.
- 7 264 069 přednastaveného počtu ”m‘* impulsů vyšle první čítač 4 na svůj druhý výstup 47 signál, který tuto skutečnost oznámí. Potem řadič 3. zastaví pomocí řídících signálů na svém osmém výstupu 320 oscilátor 2 a ukončí zastavovací signál na zastavovací svorce 601. Tím zahájí neznázorněná testovací jednotka svou činnost.- 7 264 069 of the preset number of m m * pulses, the first counter 4 sends a signal to its second output 47 to indicate this. Then, the controller 3 stops the oscillator 2 by means of the control signals on its eighth output 320 and terminates the stop signal at the stop terminal 601. Thus, the test unit (not shown) starts its operation.
Výše popsaná činnost je společná pro všechny režimy testování. Dále se činnost adaptéru liší podle druhu testu, který je požadován.The above operation is common to all testing modes. Furthermore, the operation of the adapter varies according to the type of test that is required.
Při testování funkce dynamických paméíových obvodů bez vřazení obnovovacích cyklů je funkce adaptéru následující:When testing the function of dynamic memory circuits without including refresh cycles, the adapter function is as follows:
Testovací jednotka vysílá na začátku každého testovacího kroku testovací vzorek, jehož adresová část je vysílána na čtvrtý výstup 204 neznázorněného generátoru testovacích vzorků.The test unit transmits a test sample at the beginning of each test step, the address portion of which is transmitted to a fourth output 204 of a test sample generator (not shown).
Datová část testovacího vzorku je vysílána na sedmý výstup 107 neznázorněného generátoru časovačích impulsů a jeho povelová část je vysílána na třetí výstup 203 neznázorněného generátoru testovacích vzorků. Testovací vzorek je nahrán do testované paměti,po tom je obsah této paměti čten a srovnáván s původním vzorkem; srovnávání probíhá ve vyhodnocovacím obvodu 8. Z neznázorněného generátoru časovačích impulsů jsou dále do jednotlivých vstupů adaptéru vysílány kladné nebo záporné impulsy s naprogramovanou polohou hran tak, aby budící obvod £ a řadič 3 vytvořily z časovacího impulsu na osmém výstupu 108 neznázorněného generátoru časovačích impulsů řádkový výběrový impuls na čtvrtém výstupu 618 budícího obvodu 6 a z časovacího impulsu na devátém výstupu 1C9 neznázorněného generátoru časovačích impulsů sloupcový výběrový impuls na pátém výstupu 619 budícího obvodu 6. Z. časovacího impulsu na čtvrtém výstupu 104, respektive pátém výstupu 105 neznázorněného generátoru časovačích impulsů, vytvoří budící obvod 6 v součinnosti s řadičem 2 v závislosti na přivedených adresách kladné a záporné impulsy řádkové, respektive sloupcové adresy. Z časovacího impulsu na sedmém výstupu 107 neznázorněného generátoru časovačích impulsů vytvoří budící obvod 6 v součinnosti s řadičem 3. v závislosti na stavu zápisového signálu na třetím výstupu 203 nezná- 8 264 059 zorněného generátoru testovacích vzorků zapisovací impuls na třetím výstupu 617 budicího obvodu 6. Z časovacího impulsu na šestém výstupu 106 neznázorněného generátoru časovačích impulsů vytvoří budicí obvod 6 a řačtič 2 v závislosti na stavu datového signálu na jedenáctém vstupu 611 budicího obvodu 6 kladný nebo záporný impuls na druhém výstupu 616 budicího obvodu 6. Z časovacího impulsu na třetím výstupu 103 neznázorněného generátoru časovačích impulsů vytvoří budící obvod 6 a řadič 3. vzorkovací impulsy na druhém vstupu 82 vyhodnocovacího obvodu 8.The test portion data portion is transmitted to a seventh output 107 of a timing pulse generator (not shown) and its command portion is transmitted to a third output 203 of a test sample generator (not shown). The test sample is loaded into the test memory, after which the contents of that memory are read and compared to the original sample; the comparing takes place in the evaluation circuit 8. Positive or negative pulses are programmed from the timing pulse generator (not shown) to the individual inputs of the adapter, with a programmed edge position so that the driving circuit 8 and the controller 3 form a timing pulse at the eighth timing pulse generator 108 a pulse at the fourth output 618 of the driver circuit 6 and a timing pulse at the ninth output 1C9 of the timing pulse generator (not shown) a column selection pulse at the fifth output 619 of the excitation circuit 6. circuit 6 in cooperation with the controller 2, depending on the addresses supplied, positive and negative pulses of the row and column addresses, respectively. From the timing pulse at the seventh output 107 of the timing pulse generator (not shown), the excitation circuit 6, in conjunction with the controller 3 , generates a write pulse at the third output 617 of the excitation circuit 6 depending on the write signal state at the third output 203. from a timing pulse at the output 106 of the sixth timing pulse generator not shown driving circuit 6 creates and řačtič 2 depending on the state of the data signal on the eleventh input 611 driving circuit 6 of positive or negative pulse at the second output 616 of the excitation circuit 6. timing pulse to the third output 103 A timing pulse generator (not shown) generates an excitation circuit 6 and a sampling pulse controller 3 at the second input 82 of the evaluation circuit 8.
Všechny impulsy, generované neznázorněným generátorem časovačích impulsů, jsou naprogramovány tak, aby testovací signály a vzorkovací impulsy měly požadované časové parametry. Napěťovou úroveň testovacích signálů v logické nule a v logické jedničce definují referenční napětí, přiváděná na třetí výstup 303 neznázorněného bloku nastavovacích signá lů.All pulses generated by a timing pulse generator (not shown) are programmed so that the test signals and the sample pulses have the desired time parameters. The voltage level of the test signals at logic zero and logic one is defined by the reference voltage applied to the third output 303 of the set signal set (not shown).
Neznázorněná testovací jednotka déle vysílá při příchodu prvního platného testovacího vzorku záporný impuls na druhý výstup 102 neznázorněného generátoru časovačích impulsů. Tím se nastaví vstupní obvod 1 do pracovního stavu tak, že začíná na svém druhém výstupu 17 generovat hodinové impulsy v závislosti na časovačích impulsech, přicházejících z prvního výstupu 101 neznázorněného generátoru Časovačích impulsů. Současně se vytvoří impulsy na prvním výstupu 16 vstupního obvodu 1. Tyto impulsy povolují generování vzorkovacích impulsů na šestém výstupu 31Q řadiče 3,.The test unit (not shown) transmits a negative pulse to the second output 102 of the timing pulse generator (not shown) upon arrival of the first valid test sample. In this way, the input circuit 1 is set to operating state so that it starts to generate clock pulses at its second output 17 depending on the timing pulses coming from the first output 101 of the Timing pulse generator (not shown). At the same time, pulses are generated at the first output 16 of the input circuit 1. These pulses allow the generation of sampling pulses at the sixth output 31Q of the controller 3. The pulses are output from the first circuit.
Kontrolu funkce testovacího prvku provádí adaptér tak, Že nejdříve zapíše určitý zvolený vzorek do testovaných pamětí a potom při zpětném čtení z těchto pamětí kontroluje, zda je tento vzorek v testované paměti skutečně nahrán. Kontrolu provádí vyhodnocovací obvod 8, který porovnává refereňční testovací vzorek se vzorkem čteným z testovací paticeThe function of the test element is checked by the adapter by first writing a selected sample to the test memories and then checking back from those memories to check that the sample is actually loaded in the test memory. The check is performed by the evaluation circuit 8, which compares the reference test sample with the sample read from the test socket
7. Vyhodnocuje se jak logické totožnost obou vzorků, tak i napěíové a časové parametry signálu na výstupu 76 testovací patice 7.7. The logical identity of both samples, as well as the voltage and time parameters of the signal at the test socket output 7, are evaluated.
- 9 264 059- 9 264 059
Adaptér může· mít i několik testovacích patic 7; tím je umožněno testovat několik dynamických pamětových prvků současně. Pokud na i-té testovací patici není testovaný prvek, je nutné zamaskovat pomocí signálu z šestého vstupu 86 vyhodnocovacího obvodu 8 i-tý chybový registr. Tím se zabrání vytvoření signálu příznaku chyby z této patice.The adapter may have several test sockets 7; this makes it possible to test several dynamic memory elements simultaneously. If there is no test element on the i-th test socket, it is necessary to mask the i-th error register with the signal from the sixth input 86 of the evaluation circuit 8. This prevents the error flag from being generated from this slot.
Vyskytne-li se v průběhu testování porucha funkce nebo některého z parametrů i-tého testovaného prvku, který není maskován, vytvoří se na prvním výstupu 87 vyhodnocovacího obvodu 8 signál příznaku chyby. Ten je veden do sedmého vstupu 37 řadiče J a na chybovou svorku 701.If a malfunction or one of the parameters of the i-th test element that is not masked occurs during testing, an error flag is produced at the first output 87 of the evaluation circuit 8. This is routed to the seventh input 37 of the controller J and to the error terminal 701.
Je-li na prvním výstupu 301 neznázorněného bloku nastavovacích signálů kladná logická úroveň, test se při výskytu chyby nepřerušuje. Pokud je na něm nulová logická úroveň, reaguje řadič J na příznak chyby na prvním výstupu 87 vyhodno covacího obvodiu 8 vysláním stopovacího signálu na zastavovací svorku 601. Tím se zastaví činnost testovací jednotky. Řadič J nyní může analyzovat příčinu poruchy. Vysláním impulsu na svorku 401 kontroly indikace ukončí testovací jednotka stopovací signál na zastavovací svorce 601 a zastaví provádění obnovovacích cyklů; vynulují se chybové registry ve vyhodnocovacím obvodu í^a tím se ukončí chybový signál na chybové svorce 701. Testovací jednotka nyní opět pokračuje v testování, a to právě od té adresy, v níž došlo k chybě.If there is a positive logic level at the first output 301 of the set signal block (not shown), the test is not interrupted when an error occurs. If there is no logic level, controller J responds to an error flag on the first output 87 of the evaluation circuit 8 by sending a stop signal to the stop terminal 601. This stops the operation of the test unit. Controller J can now analyze the cause of the fault. By sending a pulse to the indication control terminal 401, the tester terminates the stop signal at the stop terminal 601 and stops performing refresh cycles; the error registers in the evaluation circuit 1 are reset, thereby terminating the error signal at the error terminal 701. The test unit now resumes testing from the address where the error occurred.
Vzorkovací impulsy na šestém výstupu 322 řadiče 3 musí být přivedeny tak, aby se signál příznaku chyby na chybové svorce 701 vytvořil s dostatečným předstihem před koncem testovací periody. Tento předstih je nutný k tomu, aby se činnost testovací jednotky zastavila ještě v kroku výskytu chyby Signál na čtvrtém výstupu 304 neznázorněného bloku nastavovacích signálů umožňuje vynechat testování stavu vysoké impedance. Tím je umožněno testování dynamické paměti maximální testovací frekvencí.The sampling pulses at the sixth output 322 of the controller 3 must be applied so that the error flag signal at the error terminal 701 is generated well in advance of the end of the test period. This advance is necessary to stop the operation of the test unit while the error step occurs. The signal at the fourth output 304 of the set signal block (not shown) makes it possible to omit the high impedance state testing. This allows dynamic memory to be tested at the maximum test frequency.
- 10 264 059- 10 264 059
Hodinové impulsy,, které během testu generuje vstupní obvod 1 na svém druhém výstupu 17, jsou čítány prvním čítačem 4, který nyní pracuje jako n-bitový dělič. Impulsy s druhého výstupu 47 prvního čítače £ jsou čítány druhým čítačem 2· Druhý čítač 2 j® na počátku testu nastaven na hodnotu m a po dočítání do nulového stavu vyšle ze 3vého výstupu 54 nulovací signál. Ten je zpracován klopným obvodem 9, jehož první výstup 95 nyní blokuje příchod dalších hodinových impulsů do prvního čítače 4 a nahrává do druhého čítače 5 ze šestého výstupu 306 neznázorněného bloku nastavovacích signálů opět hodnotu m. Signál z druhého výstupu 96 klopného obvodu 9 je veden do osmého vstupu 38 řadiče 3.· Tam je následným hodinovým signálem, přivedeným do desátého vstupu 310 řadiče synchronizován. Žadič 2 ze svého prvního výstupu 313 vyšle stopovací signál na zastavovací svorku 601, čímž zastaví činnost testovací jednotky a nastaví vstupní obvod 1 do počátečního stavu. Signálem z osmého výstupu 320 řadiče 2 je spuštěn, oscilátor 2. Signály z třetího výstupu 315 řadiče rekonfigurují budící obvod 6 tak, že řádkový výběrový signál na jeho čtvrtém výstupu 618 je odvozován od hodinového signálu na jeho desátém vstupu 610 a adresové signály na jeho prvním výstupu 615 jsou odvozovány od vnitřního stavu prvního čítače 4, který je udáván hodnotou signálů, vystupujících z prvního výstupu 46 prvního čítače 4 do devátého vstupu 69 budícího obvodu 6. Potom řadič 2 ukončí signálem ze svého sedmého výstupu 319 vyslaným do třetího vstupu 93 klopného obvodu 2 nastavení klopného obvodu £ a tím ukončí i nahrávání do druhého Čítače 5 a blokování druhého vstupu 42 prvního čítače 4.The clock pulses generated by the input circuit 1 at its second output 17 during the test are counted by the first counter 4, which now operates as an n-bit divider. The pulses from the second output 47 of the first counter 6 are counted by the second counter 2. At the beginning of the test, the second counter 2 is set to m and sends a reset signal from the third output 54 after adding to the zero state. This is processed by the flip-flop 9, whose first output 95 now blocks the arrival of additional clock pulses to the first counter 4 and records the value m again into the second counter 5 from the sixth output 306 of the set signal block (not shown). eighth input 38 of third controller · e j There followed a clock signal applied to the tenth input controller 310 is synchronized. The receiver 2 from its first output 313 sends a stop signal to the stop terminal 601, thereby stopping the operation of the test unit and resetting the input circuit 1 to its initial state. The signal from the eighth output 320 of controller 2 is triggered, the oscillator 2. The signals from the third output 315 of the controller reconfigure the driver circuit 6 so that the line selection signal on its fourth output 618 is derived from the clock signal on its tenth input 610 and address signals on its first outputs 615 are derived from the internal state of the first counter 4, which is indicated by the value of the signals output from the first output 46 of the first counter 4 to the ninth input 69 of the driver circuit 6. Then the controller 2 terminates the signal from its seventh output 319 sent to the third flip-flop input 93 2, the setting of the flip-flop circuit 6 thus terminates the recording to the second counter 5 and the blocking of the second input 42 of the first counter 4.
Oscilátor 2 generuje na svém výstupu 22 sérii impulsů, z nichž jsou generovány hodinové signály na druhém výstupu 17 vstupního obvodu I·» Pomocí těchto signálů vysílá budící obvod 6 ze svého čtvrtého výstupu 618 řádkový výběrový impuls do druhého vstupu 72 testovací patice 7. Perioda oscilátoru 2_ Τθ je volena tak, aby vyhovovala všem známým dynamickým pamětem. Hodinové impulsy z druhého výstupu 17 vstupního obvodu 17 jsou současně čítány v prvním čítači 4. Počet načíta- 11Oscillator 2 generates at its output 22 a series of pulses, from which clock signals are generated at the second output 17 of the input circuit 1. By means of these signals, the driver circuit 6 transmits a row selection pulse from its fourth output 618 to the second input 72 of the test socket. 2_ Τθ is chosen to suit all known dynamic memories. The clock pulses from the second output 17 of the input circuit 17 are simultaneously counted in the first counter 4. The number of counters 11
264 059 ných impulsů, daný v binární formě na prvním výstupu 46 prvního čítače- 4, určuje hodnotu obnovovacích adresových signálů na prvním výstupu 615 budícího obvodu 6. Množství adresových kombinací může být voleno podle konkrétního požadavku signálem na osmém výstupu 308 neznázorněného bloku nastavovacích signálů. Po načítání zvoleného počtu impulsů vyšle první čítač 4 ze svého druhého výstupu 47 nulový signál. Řadič 3 tento nulový signál zesynchronizuje hodinovou hranou na svém desátém vstupu 310» Tím se ukončí stopovací signál na zastavovací svorce 601. a testovací jednotka se opět uvede do činnosti. Oscilátor 2 se zastaví a budicí obvod 6 se pomocí signálů, přicházejících do jeho dvanáctého vstupu 612 z třetího- výstupu 315 řadiče opět rekonfigurujé do původního stavu.The 264 059 pulses, given in binary form at the first output 46 of the first counter 4, determines the value of the reset address signals at the first output 615 of the driver circuit 6. A plurality of address combinations may be selected as desired by the signal on the eighth output 308 of the set signal set. After counting the selected number of pulses, the first counter 4 sends a zero signal from its second output 47. Controller 3 synchronizes this zero signal with a clock edge at its tenth input 310. This terminates the stop signal at stop terminal 601. and resets the test unit. Oscillator 2 stops and the driver circuit 6 is reconfigured to its original state by signals coming to its twelfth input 612 from the third controller output 315.
Hodinový signál na druhém výstupu 17 vstupního obvodu 1, nyní odvozovaný od časovacího signálu z prvního výstupu 101 neznázorněného generátoru časovačích impulsů, jé opět čítán kaskádou prvního čítače 4 a druhého čítače 5 a celý děj se opakuje. Doba Tp^p mezi dvěma obnovovacími cykly je určena vztahemThe clock signal on the second output 17 of the input circuit 1, now derived from the timing signal from the first output 101 of the timing pulse generator (not shown), is again counted by the cascade of the first counter 4 and the second counter 5 and the whole process repeats. The time Tp? P between two refresh cycles is determined by the relation
Tref = Tp · n · ★ To - P , kde Tp je testovací perioda, n je modul, v němž čítá první čítač 4 , m je přednastavená hodnota druhého čítače 2/Tref = Tp · n · ★ T o - P, where Tp is the test period, n is the module in which the first counter 4 is counted, m is the default value of the second counter 2 /
TQ je perioda, oscilátoru, p je počet potřebných obnovovacích cyklů.T Q is the period, oscillator, p is the number of refresh cycles needed.
Jestliže je zapotřebí vyloučit obnovovací cykly z testování, je možné pomocí signálu z pátého výstupu 305 neznázorněného bloku nastavovacích signálů trvale, nulovat klopnj* obvod g; tím se zabrání generování signálu na druhém, výstupu 96 klopného obvodu 9.If it is necessary to exclude refresh cycles from testing, it is possible to permanently reset the flip-flop circuit g by using the signal from the fifth output 305 of a set of signals (not shown); this prevents signal generation at the second output 96 of the flip-flop 9.
Další funkcí zapojení adaptéru podle vynálezu je testování pamětových obvodů v pracovním režimu typu modifikované čtení - zápis. Tento způsob testování je zvolen výběrovými signály z druhého výstupu 302 neznázorněného bloku nastavova- 12Another feature of the adapter of the present invention is to test the memory circuits in a modified read-write mode of operation. This method of testing is selected by selection signals from the second output 302 of the not set block 12
264 059 cích signálů. Při testování se adresový rozsah rozšiřuje na dvojnásobek kapacity testované paměti. Tím se docílí dvojího zápisu a dvojího čtení testované paměti totožným vzorkem, Řadič X ovládá řízenou datovou inverzí datový testovací vzorek na svém třetím výstupu 315 tak, že při prvním naplnění adresové matice je vyhodnocování dat blokováno a je zapisován negativní vzorek. Při druhém naplnění je čten pozitivní vzorek a zapisován negativní vzorek. Při třetím naplnění je čten negativní vzorek a zapisován vzorek pozitivní. Při čtvrtém naplnění je čten vzorek negativní a ten se již nekontrolu je.264 059 signals. During testing, the address range extends to twice the capacity of the memory being tested. This results in a double write and a double read of the test memory by the same sample. Controller X controls the data test sample on its third output 315 by controlled data inversion so that the first time the address matrix is filled, data evaluation is blocked and a negative sample is written. At the second filling, a positive sample is read and a negative sample is recorded. At the third filling, a negative sample is read and a positive sample is recorded. At the fourth filling, the negative sample is read and it is no longer checked.
Adaptér slouží též k testování funkce stránkového režimu dynamických pamětí. Tento režim je zvolen výběrovými signály z druhého výstupu 302 neznázorněného bloku nastavovacích signálů. Řadič 3. pomocí signálů ze svého druhého výstupu 314 nastaví budicí obvod 6 tak, aby při příchodu prvního platného signálu na osmý výstup 108 neznázorněného generátoru časovačích impulsů byl signál na čtvrtém výstupu 618 budicího obvodu 6 udržován na nulové úrovni po dobu n testovacích cyklů. První čítač 4 nyní Čítá hodinové impulsy na svém prvním vstupu 41 a po dočítání do hodnoty ”n” vyšle na svůj druhý výstup 47 signál. Z tohoto signálu vytváří řadič 3, stopovací impuls na svém prvním výstupu 313. Tímto stopovacím impulsem se vstupní obvod 1 nastaví do výchozího stavu a z jeho prvního výstupu 16 vystoupí signál, který je řadičem 3. zpracován na sj-gnály, vysílané z jeho druhého výstupu 314. Tím se budící obvod 6 nastaví tak, že signál řádkového výběru na jeho čtvrtém výstupu 618 je opět ovládán ča— sovacím signálem z osmého výstupu 108 neznázorněného generátoru časovačích impulsů a vrací se na úroveň hodnoty logické jedničky. V této fázi je činnost testované jednotky až do ukončení stopovacího impulsu pozastavena.· Po ukončení stopovacího impulsu vyšle testovací jednotka ze svých výstupů testovací posloupnost a časovači impulsy. Příchod prvního platného vzorku je indikován impulsem na druhém výstupu 1C2 neznázorněného generátoru časovačích impulsů. Vstupní obvod 1 přejde do pracovního stavu a na svém prvním výstu- 13 264 059 pu 16 nastaví signál,, jehož pomocí nastaví řadič 3 signály na svém druhém výstupu 314; tyto signály umožní při příchodu impulsu z osmého výstupu 108 neznázorněného generátoru časovačích impulsů udržet signál výběru řádkové adresy na čtvrtém výstupu 618 budícího obvodu 6, na nulové úrovni po dobu ”n” cyklů výše popsaným způsobem.The adapter is also used to test the page mode function of dynamic memories. This mode is selected by selection signals from the second output 302 of a set of set signals (not shown). The controller 3, using signals from its second output 314, adjusts the excitation circuit 6 so that when the first valid signal arrives at the eighth output 108 of the timing pulse generator (not shown), the signal at the fourth output 618 of the excitation circuit 6 is kept at zero. The first counter 4 now counts the clock pulses on its first input 41 and, after adding to the value "n", sends a signal to its second output 47. From this signal, the controller 3 generates a stop pulse at its first output 313. With this stop pulse, the input circuit 1 is set to its initial state and a signal is output from its first output 16 which is processed by the controller 3 into signals transmitted from its second output. 314. Thus, the driver circuit 6 is set so that the row selection signal at its fourth output 618 is again controlled by the timing signal from the eight output 108 of the timing pulse generator (not shown) and returns to the logic one value. At this stage, the operation of the test unit is suspended until the stop pulse is completed · After the stop pulse is complete, the test unit outputs a test sequence and timing pulses from its outputs. The arrival of the first valid sample is indicated by a pulse on the second output 1C2 of a timing pulse generator (not shown). The input circuit 1 enters the operating state and, at its first output 13 264 059 pu 16, sets a signal through which the controller 3 sets the signals at its second output 314; these signals will allow to keep the line address selection signal at the fourth output 618 of the driver circuit 6 at zero level for "n" cycles as described above when the pulse is received from the eight output 108 of the timing pulse generator (not shown).
Zapojení podle vynálezu automaticky zajistuje provozní podmínky pro testované dynamické pamětové obvody. Periodicky obnovuje obsah těchto pamětových obvodů, a to i při přerušení testu, umožňuje jejich testování maximální frekvencí a řídí režimy stránkování a modifikovaného čtení - zápisu. Všechny dynamické parametry umožňují testovat s přesností odpovídající přesnosti časovači jednotky testovaného systému.The circuitry of the invention automatically provides operating conditions for the dynamic memory circuits tested. Periodically refreshes the contents of these memory circuits, even when the test is interrupted, allows them to be tested at maximum frequency, and controls the paging and modified read / write modes. All dynamic parameters allow testing with the accuracy of the timing unit of the system under test.
Vynález může nalézt uplatnění v oboru elektrotechniky a výpočetní a měřicí techniky, zejména v aplikacích pro tes tování dynamických pamětových obvodů.The invention may find application in the field of electrical engineering and computer and measurement technology, in particular in dynamic memory circuit testing applications.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS87801A CS264059B1 (en) | 1987-02-06 | 1987-02-06 | Adapter for teoting dynamic RAM circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS87801A CS264059B1 (en) | 1987-02-06 | 1987-02-06 | Adapter for teoting dynamic RAM circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS80187A1 CS80187A1 (en) | 1988-10-14 |
| CS264059B1 true CS264059B1 (en) | 1989-05-12 |
Family
ID=5340818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS87801A CS264059B1 (en) | 1987-02-06 | 1987-02-06 | Adapter for teoting dynamic RAM circuits |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS264059B1 (en) |
-
1987
- 1987-02-06 CS CS87801A patent/CS264059B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS80187A1 (en) | 1988-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4878209A (en) | Macro performance test | |
| US4555663A (en) | Test pattern generating apparatus | |
| US4835774A (en) | Semiconductor memory test system | |
| US5062109A (en) | Memory tester | |
| EP0042222A2 (en) | Programmable sequence generator for in-circuit digital tester | |
| US4327408A (en) | Controller device with diagnostic capability for use in interfacing a central processing unit with a peripheral storage device | |
| EP0077736B1 (en) | Test vector indexing method and apparatus | |
| EP0491290A2 (en) | IC Tester | |
| US5383195A (en) | BIST circuit with halt signal | |
| JPH0411960B2 (en) | ||
| US6202186B1 (en) | Integrated circuit tester having pattern generator controlled data bus | |
| US4622668A (en) | Process and apparatus for testing a microprocessor and dynamic ram | |
| US4493079A (en) | Method and system for selectively loading test data into test data storage means of automatic digital test equipment | |
| US4415861A (en) | Programmable pulse generator | |
| KR100295546B1 (en) | Semiconductor device testing apparatus | |
| US4312067A (en) | Function test evaluation apparatus for evaluating a function test of a logic circuit | |
| US4583041A (en) | Logic circuit test system | |
| US7065686B2 (en) | Dual port RAM | |
| JPH03260739A (en) | Sequence action type logic circuit | |
| KR100276504B1 (en) | Failure-data storage system | |
| CS264059B1 (en) | Adapter for teoting dynamic RAM circuits | |
| JP2000090693A (en) | Memory test device | |
| US5875197A (en) | Addressable serial test system | |
| JPS63184989A (en) | semiconductor storage device | |
| SU1548788A1 (en) | Unit for memorizing test information |