CS260671B1

CS260671B1 - Involvement to refresh the clock

Info

Publication number: CS260671B1
Application number: CS859412A
Authority: CS
Inventors: Vladimir Vachala; Jiri Smrcina
Original assignee: Vladimir Vachala; Jiri Smrcina
Priority date: 1985-12-18
Filing date: 1985-12-18
Publication date: 1989-01-12
Also published as: CS941285A1

Abstract

Zapojení k obnovení taktu z přicházejícího kodového signálu s časonosnou složkou v číslicových přenosových systémech. Kmitočet oscilátoru je řízen napětím z výstupu^dolní propusti, která navazuje na kmitočtově fázový komparátor. Na první vstup kmitočtové fázového kompar^toru se přivádí zpožděný sled impulsů - kodový signál. Na druhý vstup kmitočtově fázového komparátoru se přivádí taktový průběh, z něhož byly koinoidenoí v koinoidenčnínj obvodu odstraněny ty impulsy, které se v kodovém signálu nevyskytují. V ustáleném stavu je oscilátor doladěn tak, že mezi porovnávanými průběhy je nulová fázová odohýlka. Zahojení k obnovení taktu lze použít v různých přenosových Číslicových systémech v koncových zařízeních a v obsluhovaných i neobsluhovaných opakovačích.Circuit for recovering the clock from an incoming code signal with a time component in digital transmission systems. The oscillator frequency is controlled by the voltage from the output of the low-pass filter, which is connected to the frequency-phase comparator. A delayed sequence of pulses - the code signal - is fed to the first input of the frequency-phase comparator. A clock waveform is fed to the second input of the frequency-phase comparator, from which the pulses that do not occur in the code signal have been removed in the coinciding circuit. In a steady state, the oscillator is tuned so that there is zero phase shift between the compared waveforms. The clock recovery circuit can be used in various digital transmission systems in terminal devices and in served and unserved repeaters.

Description

Vynález se týká zapojení k obnově taktu z přicházejícího kódového signálu s časonosnou složkou v číslicových přenosových systémech·The invention relates to a circuit for recovering a clock from an incoming time-lapse code signal in digital transmission systems.

Jsou známa zapojení, která získávají takt pasivním způsobem z přicházejícího číslicového signálu pomocí laděného obvodu LC· Jejich nevýhodou je zejména použití indukčností, jejichž výroba je pracná· Podobně pracují známá zapojení s krystalovým rezonátorem. Obojí zapojení není vhodné při vyšších nárocích na obnovený takt u systémů s nižšími přenosovými rychlostmi, kde se používají aktivní způsoby. Aktivním způsobem se získává takt pomocí fázově synchronizovaných oscilátorů. Známá zapojení používají fázový komparátor, kde pásmo zachycení je zlomkem pásma udržení v synchrónismu. Přitom pro udržení malé odchylky v ustáleném stavu od jmenovitých 90° je v kaskádě zařazena aktivní dolní propust s operačním zesilovačem a vlastní oscilátor je zpravidla řízen krystalem. Taková zapojení jsou nákladná a náročná na spotřebu. Přitom takt musí být získán z přicházejícího kódu pomocí rezonančního obvodu. V obou případech jde o elektrickou analogii setrvačníku.Connections are known which obtain clockwise passively from the incoming digital signal by means of a tuned LC circuit. Their disadvantage is in particular the use of inductors whose production is laborious. Both wiring is not suitable for higher demand for re-clocking in systems with lower bit rates where active methods are used. The clock is actively obtained by means of phase-synchronized oscillators. Known connections use a phase comparator, where the capture band is a fraction of the hold band in synchronism. At the same time, in order to maintain a small deviation in the steady state from the nominal 90 °, an active low pass filter with an operational amplifier is incorporated in the cascade and the actual oscillator is usually controlled by a crystal. Such wiring is expensive and consuming. The clock must be obtained from the incoming code by means of a resonant circuit. In both cases, this is an electrical analogy to the flywheel.

Účelem vynálezu je odstranit uvedené nevýhody. Podle podstaty vynálezu se toho dosahuje tím, že ks vstupní svorce je připojen zpožďovací obvod, jehož výstup je připojen na první vstup kmitočtově fázového komparátoru, na jehož druhý vstup jeThe purpose of the invention is to overcome these disadvantages. According to the essence of the invention, this is achieved in that a delay circuit is connected to the input terminal, the output of which is connected to the first input of the frequency-phase comparator, the second input of which is

260 671 připojen výstup koincidenčního obvodu, jehož první vstup je připojen na vstupní svorku a druhý vstup je připojen na výstup zdvojovače kmitočtu. Vetup zdvojovače kmitočtu je připojen na výstup oscilátoru, jehož vstup je připojen přes dolní propust na výstup kmitočtově fázového komparátoru. Výstup oscilátoru je přes násobič kmitočtu připojen na výstupní svorku.260 671 the output of a coincidence circuit is connected, the first input of which is connected to the input terminal and the second input is connected to the output of the frequency doubler. The frequency doubler output is connected to the output of the oscillator, whose input is connected through the low pass filter to the output of the frequency-phase comparator. The oscillator output is connected to the output terminal via a frequency multiplier.

Zapojení k obnovení taktu podle vynálezu je jednoduché a levnější než dosud známá zapojení. Rovněž jeho spotřeba je nižší. Kmitočtově fázový komparátor drží nulovou fázovou odchylku mezi porovnávanými průběhy v ustáleném stavu.The tact recovery circuit according to the invention is simple and cheaper than the hitherto known circuitry. Its consumption is also lower. Frequency-phase comparator holds zero phase deviation between the compared waveforms at steady state.

Příklad vynálezu je dále popsán pomocí výkresu, kde na obr. 1 je blokbv^schéma zapojení a na obr. 2 je graf znázorňující minimální mezivrcholový jitter při různých kmitočtech .An example of the invention is further described with reference to the drawing, in which Fig. 1 is a block diagram and Fig. 2 is a graph showing the minimum inter-vertex jitter at different frequencies.

Na obr. 1 je k vstupní svorce A přes zpožáovací člen 1 připojen první vstup kmitočtově fázového komparátoru 2 s třístavovým výstupem. K jeho výstupu je přes dolní propust 2» která nemá svod, připojen řízený oscilátor £ s vysokým vstupním odporem. Výstup oscilátoru 4 je připojen přes násobič 2 kmitočtu k výstupní svorce B a přes zdvojovač 6 kmitočtu na první vstup koincidenčního obvodu 2· Druhý vstup koincidenčního obvodu 2 4® připojen k vstupní svorce A a výstup je připojen na druhý vstup kmitočtově fázového komparátoru 2. Kmitočet oscilátoru 4 je řízen napětím z výstupu dolní propusti 3, která navazuje na kmitočtově fázový komparátor 2. Na první vstup kmitočtově fázového komparátoru 2 se přivádí zpožděný sled impulsů - kódový signál. Na druhý vstup kmitočtově fázového komparátoru 2 se přivádí taktový průběh, z něhož však byly koincidenci v koincidenčním obvodu 2 odstraněny ty impulsy, které se v kódovém signálu oproti taktovému průběhu nevyskytují. V ustáleném stavu je oscilátor £ doladěn tak, že mezi porovnávanými průběhy je nulová fázová odchylka. Kmitočtově fázový komparátor 2 má třístavový výstup: stejnosměrné napájení, rozpojeno, uzeměno. V době, kdy se neporovnává, je v rozpojeném stavu, takže nezatěžuje dolní propust 2* Pasivní dolní propust 2 typu RC nesmí mít galvanické propojení na zem a vstup oscilátoru 4 musí mít velmi vysoký odpor řádu 10^ M , Potom kondenzátory dolní propusti 3 podrží napětí od posledního porovnávání. Jejich velikost vyplývá z požadovaných dynamických vlastností závěsuIn FIG. 1, the first input of the frequency-phase comparator 2 with a three-state output is connected to the input terminal A via the delay member 1. A controlled oscillator 6 with high input resistance is connected to its output via a low pass filter 2, which has no leakage. The output of oscillator 4 is connected via frequency multiplier 2 to output terminal B and via frequency doubler 6 to the first input of coincidence circuit 2 · The second input of coincidence circuit 2 4® is connected to input terminal A and the output is connected to second input of frequency phase comparator 2. The oscillator 4 is controlled by the voltage from the low-pass filter output 3, which is connected to the frequency-phase comparator 2. A delayed pulse train - a code signal - is applied to the first input of the frequency-phase comparator 2. A second waveform comparator 2 is supplied to the second input of the frequency phase comparator, however, from which coincidence in the coincidence circuit 2 has been removed those pulses that do not occur in the code signal compared to the clock waveform. At steady state, the oscillator 6 is tuned so that there is zero phase deviation between the waveforms to be compared. Frequency-phase comparator 2 has a three-state output: DC supply, open, grounded. It is in the open state when not compared so it does not load low pass filter 2 * RC passive low pass filter 2 must not have galvanic connection to ground and oscillator input 4 must have very high resistance of the order of 10 ^ M. voltage since the last comparison. Their size results from the required dynamic properties of the hinge

- 3 260 671 podle obr. 2, kde na svislé ose je minimální mezivrcholový jitter Ašš při různých kmitočtech f pro vstupní signál zařízení s pulsně kódovou modulací - PCM- s přenosovou rychlostí 2048 kbit/s Obdélníkový průběh napětí o dvojnásobném kmitočtu se získá prostřednictvím střídavé vazby ve zdvojovači 6 kmitočtu, kterým může být stejnosměrně předepnutý obvod logického nebo výlučného součtu.- 3,260,671 according to Fig. 2, where on the vertical axis there is a minimum inter-vertex jitter Aš at different frequencies f for the input signal of a pulse code modulation - PCM device with a 2048 kbit / s transfer rate. coupling in the frequency doubler 6, which may be a DC pretensioned logic or exclusive sum circuit.

Pro realizaci zapojení podle vynálezu je výhodné použít integrovaný fázový závěs s RC oscilátorem v technologii CMOS s nejvyšším zaručeným kmitočtem 1,2 MHz. Proto je třeba kmitočet jeho oscilátoru zdvojit.In order to realize the circuitry according to the invention, it is advantageous to use an integrated phase lock with RC oscillator in CMOS technology with the highest guaranteed frequency of 1.2 MHz. Therefore, the frequency of its oscillator must be doubled.

Zapojení k obnovení taktu podle vynálezu lze použít v různých přenosových číslicových systémech v koncových zařízeních a v obsluhovaných i neobsluhovaných opakovačích.The clock recovery circuit of the present invention can be used in a variety of digital transmission systems in terminal equipment and in both serviced and unattended repeaters.

Claims

SUBJECT OF THE INVENTION

Circuit for recovering a clock from an incoming time-lapse code signal in digital transmission systems with an RC oscillator, characterized in that a delay circuit (1) is connected to the input terminal (A), the output of which is connected to the first input of the frequency phase comparator (2) whose second input is connected to the output of the coincidence circuit (5), whose first input is connected to the input terminal (A) and the second input is connected to the output of a frequency doubler (6), whose input is connected to the output of an oscillator (4) the input is connected through the low-pass filter (3) to the output of the frequency-phase comparator (2), the output of the oscillator (4) being connected to the output terminal (B) via the frequency multiplier (7).