CS258974B1

CS258974B1 - Data adapter unit's read data circuit connection

Info

Publication number: CS258974B1
Application number: CS86790A
Authority: CS
Inventors: Zbynek Smid; Vojtech Sapak
Original assignee: Zbynek Smid; Vojtech Sapak
Priority date: 1986-02-05
Filing date: 1986-02-05
Publication date: 1988-09-16
Also published as: CS79086A1

Abstract

Cílem řešení je„dosáhnout nastavení pracovního bodu napětové řízeného oscilátoru a potřebnou přesností, a to změnou napětí na jeho řídicím vstupu, využít časového zdroje jak pro funkci nafázování závěsu, tak i pro funkci při čtení dat, dále snadného provádění změny datového a hodinového intervalu. Uvedeného cíle se dosáhne zapojením^s dvěma bistabilními klopnými obvody, časovým zdrojem, obvodem vyhodnocení fáze, dále s gázovým detektorem,, dolní propustí, napětové řízeným oscilátorem, děličem frekvence jako fázovým závěsem a a dvoustupňový^ obvodem typu negace logického součinu. Řešení lze použít v diskových pamětech, zejména v diskových pamětech s pružným magnetickým diskem.The goal of the solution is to “achieve the setting operating point voltage controlled oscillator and with the necessary accuracy by changing the voltage at its control input, take advantage of the time sources as for the function of phasing hinge, as well as the function for reading data, further making it easy to change data and hour interval. The stated goal is reaches by engaging with two bistable flip-flops, time source, circuit phase evaluation, further with gauze detector, lowpass, voltage controlled oscillator, frequency divider as phase divider a hinge and a two-stage ^ negation circuit logical product. The solution can be used in disk memories, especially in disk drives memory with flexible magnetic disk.

Description

Vynález se týká zapojení obvodu čtených dat datového adaptoru, zejména pro diskovou paměť s pružným magnetickým diskem.BACKGROUND OF THE INVENTION 1. Field of the Invention The invention relates to a circuit of read data of a data adapter, in particular for a disk storage device with a flexible magnetic disk.

ΓΓ

Významnou vlastností současných výpočetních prostředků je možnost připojení diskové paměti s pružným magnetickým diskem, jako vnější paměti operačního systému. Na toto spojení se klade požadavek vysoké spolehlivosti. Jedním z prostředků, kterými je této spolehlivosti dosaženo, je využití obvodu čtených dat s fázovým závěsem, který koriguje nepřesnosti kolísání otáček, homogenity zapsaných dat na pružném magnetickém disku, prokluz pružného magnetického disku a podobně. Známé obvody čtených dat dato vého adaptoru, používané na příklad jako separátory v mikropočítačích, obsahují bistabilní klopné obvody, časový zdroj, obvod vyhodnocení fáze, fázový detektor, dolní propusť, napěťově řízený oscilátor a dělič frekvence. Jejich nevýhodou je nutnost výběru přesných součástek pro nastavení pracovního bodu fázového závěsu uprostřed lineární části přechodové charakteristiky napěťově řízeného oscilátoru. Další nevýhodou je nutnost použití vnějšího časového zdroje pro nafázování fázového závěsu před vlastním čtením a vnějších složitějších obvodů pro případnou změ nu datového okna při dekódování úvodní posloupnosti samých nul při normalizovaném způsobu zápisu informace na pružném magnetickém dibku.An important feature of the current computing means is the ability to connect a disk memory with a flexible magnetic disk as the external memory of the operating system. This connection requires high reliability. One means by which this reliability is achieved is the use of a phase locked reading data circuit that corrects the inaccuracies of speed variations, the homogeneity of the written data on the flexible magnetic disk, the slip of the flexible magnetic disk, and the like. Known data adapter data circuit circuits used, for example, as separators in microcomputers, include bistable flip-flops, a time source, a phase evaluation circuit, a phase detector, a low-pass filter, a voltage-controlled oscillator, and a frequency divider. Their disadvantage is the necessity of selecting precise components for setting the operating point of the phase lock in the middle of the linear part of the transient characteristic of the voltage controlled oscillator. Another disadvantage is the need to use an external time source for phasing the phase lock before actual reading and external more complex circuits to eventually change the data window when decoding the initial sequence of all zeros in the normal way of writing information on a flexible magnetic arc.

Uvedené nevýhody odstraňuje zapojení obvodu čtených dat datového adaptoru podle vynálezu, jehož podstatou je, žě další vstup napěťově řízeného oscilátoru tvoří současně druhý řídicí vstup zapojení, třetí časový výstup děliče frekvence je dále při pojen na první vstup dvouvstupového obvodu typu negace logického součinu, jehož druhý vstup tvoří současně třetí řídicí vstup zapojení, výstup dvouvstupového obvodu typu negace logického součinu je připojen na nastavovací vstup děliče frekvence a tvoří současně informační výstup zapojení.These disadvantages are eliminated by the connection of the read data circuit of the data adapter according to the invention, which is based on the fact that the next input of the voltage-controlled oscillator forms the second control input of the circuit. the input is simultaneously the third wiring control input, the output of the two-input logic product negation circuit is connected to the frequency divider setting input and simultaneously forms the wiring information output.

258 974258 974

Výhodou zapojení obvodu čtených dat datového adaptoru podle vynálezu je, že-změnou napětí na řídicím vstupu napěťově řízeného oscilátoru se nastaví s potřebnou přesností jeho pracovní bod. Časový zdroj je využit jak pro funkci nafázování fázového závěsu, tak i pro funkcí čtení dat. Lze snadno provést změnu datového a hodinového intervalu. Napěťově řízený oscilátor má možnost měnit strmost přechodové charakteristiky vstupní napětí/výstupní frekvence v závislosti na externím napětí přivedeném na napěťově řízený oscilátor. Tím je možné měnit přenos regulační smyčky změnou napětí a nemusí se měnit hodnoty přesných součástek v obvodu dolní propusti. Další výhodou je, že výstup děliče třetí časové frekvence je možné pomočí vnějších detekčních neznázorněných obvodů a dvouvstupového obvodu typu negace logického součinu sesynchronizovat tak se čtenými daty, aby jeho aktivní úroveň odpovídala datovému a nikoliv hodinovému oknu. Není pak nutné toto sesynchronizování provádět v následujících obvodech.The advantage of connecting the read data circuit of the data adapter according to the invention is that by varying the voltage at the control input of the voltage-controlled oscillator, its operating point is set with the necessary accuracy. The time source is used both for the phase locked phase phasing function and for the data reading function. You can easily change the data and hourly intervals. The voltage-controlled oscillator has the ability to vary the steepness of the input voltage / output frequency transient response depending on the external voltage applied to the voltage-controlled oscillator. This makes it possible to vary the control loop transmission by varying the voltage and does not need to change the values of the precision components in the low-pass circuit. A further advantage is that the output of the third time frequency divider can be synchronized with the read data so that its active level corresponds to the data window and not to the clock window by means of external detection circuits (not shown) and a two-input logical-type negation circuit. It is not necessary to perform this synchronization in the following circuits.

Příklad zapojení obvodu čtených dat datového adaptoru podle vynálezu je znázorněn na připojených výkresech, na nichž obr. 1 představuje blokové schéma zapojení, obr. 2 časový průběh signálů mimo režim čtení dat, obr. 3 časový průběh signálů při čtení dat a obr. 4 přechodovou charakteristiku napěťově řízeného oscilátoru.An example of a circuit of a read data circuit of a data adapter according to the invention is shown in the accompanying drawings, in which Fig. 1 is a block diagram, Fig. 2 shows the waveform of signals outside the data read mode; characteristic of voltage controlled oscillator.

Datový vstup 11 prvního bistabilního klopného obvodu 10 tvoří současně datový vstup 1 zapojení pro připojení na neznázorněnou diskovou paměť s pružným magnetickým diskem. Řídicí vstup 12 prvního bistabilního klopného obvodu 10 je spojen s prvním řídicím vstupem 41 obvodu 40 vyhodnocení fáze a tvoří současně první řídicí vstup 2 zapojení pro připojení na neznázorněný počítač. Řídicí výstup 15 prvního bistabilního klopného obvodu 10 je připojen na druhý řídicí vstup 42 obvodu 40 vyhodnocení fáze, jehož první porovnávací výstup 46 je připojen na první porovnávací vstup 51 fázového detektoru 50 a jehož druhý porovnávací výstup 47 je připojen na druhý porovnávací vstup 52. fázového detektoru 50» Nastavovací výstup 14 prvního bistabilního klopného obvodu 10 je připojen na nastavóvací vstup 21 časového zdroje 20 a na nastavovací vstup 31 druhého bistabilního klopného obvodu 30, jehož datový výstup 33 je připojen na třetí řídicí vstup 44 obvodu 40 vyhodnocení fáze a tvoří současně datový výstup 01 zapojení pro připojení na neznázorněný datový a258 974 daptor. Nulovací výstup 22 časového zdroje 20 je připojen na nulovací vstup 13 prvního bistabilního klopného obvodu 10, kdežto jeho časový výstup 23 je připojen na první časový vstup 43 obvodu 40 vyhodnocéní fáze. Výstup 53 fázového detektoru 50 je připojen na vstup 61 dolní propusti 60. jejíž výstup 62 je připojen na vstup 71 napěťově řízeného oscilátoru 70. Výstup 73 napěťově řízeného oscilátoru 70 je připojen na časový vstup 81 děliče frekvence, jehož první časový výstup 83 tvoří současně první časový výstup 03 zapojení pro připojení na datový adaptor. Řídicí vstup 72 napěťově řízeného oscilátoru 70 tvoří současně druhý řídicí vstup 3 zapojení pro připojení na datový adaptor. Druhý časový výstup 84'děliče 80 frekvence je připojen na časový vstup 32 druhého bistabilního klopného obvodu 30, ^na druhý časový vstup 45 obvodu 40 vyhodnocení fáze a tvoří současně druhý časový výstup 04 zapojení pro připojení na datový adaptor. Třetí časový výstup 85 děliče 80 frekvence je připojen na první vstup 93 dvouvstupového obvodu 90 typu negace logického součinu a tvoří současně třetí časový výstup 02 zapojení pro připojení na datový adaptor. Druhý vstup 91 dvouvstupového obvodu 90 typu negace logického součinu tvoří současně třetí řídicí vstup 4 zapojení pro připojení na datový adaptor. Výstup 92 dvouvstupového obvodu 90 typu negace logického součinu je připojen na nastavovací vstup 82 děliče 80 frekvence a tvoří současně informační výstup 05 zapojení. Časový zdroj 20 obsahuje vlastní vnitř ní oscilátor a tvoři tak autonomní jednotku.The data input 11 of the first bistable flip-flop 10 simultaneously forms the data input 1 for connection to a flexible magnetic disk (not shown) disk. The control input 12 of the first bistable flip-flop 10 is coupled to the first control input 41 of the phase evaluation circuit 40 and simultaneously forms the first control input 2 of the circuit for connection to a computer (not shown). The control output 15 of the first bistable flip-flop 10 is connected to the second control input 42 of the phase evaluation circuit 40, whose first comparison output 46 is connected to the first comparison input 51 of the phase detector 50 and whose second comparison output 47 is connected to the second comparison input 52. The setting output 14 of the first bistable flip-flop 10 is connected to the setting input 21 of the time source 20 and to the setting input 31 of the second bistable flip-flop 30, whose data output 33 is connected to the third control input 44 of the phase evaluation circuit 40. output 01 wiring for connection to data not shown a258 974 daptor. The reset output 22 of the time source 20 is connected to the reset input 13 of the first bistable flip-flop 10, while its time output 23 is connected to the first time input 43 of the phase evaluation circuit 40. The output 53 of phase detector 50 is connected to input 61 of low-pass filter 60, whose output 62 is connected to input 71 of voltage-controlled oscillator 70. Output 73 of voltage-controlled oscillator 70 is connected to time input 81 of a frequency divider. time output 03 wiring for connection to data adapter. The control input 72 of the voltage-controlled oscillator 70 simultaneously forms the second control input 3 for connection to the data adapter. The second time output 84 'of the frequency divider 80 is connected to the time input 32 of the second bistable flip-flop 30, ^{to the} second time input 45 of the phase evaluation circuit 40 and simultaneously forms the second time output 04 of the wiring for data adapter connection. The third time output 85 of the frequency divider 80 is connected to the first input 93 of the two-input logic-type negation circuit 90 and at the same time forms the third time output 02 of the wiring for connection to the data adapter. The second input 91 of the dual-input logic product negation circuit 90 simultaneously forms the third wiring control input 4 for connection to the data adapter. The output 92 of the two-input logic product negation circuit 90 is coupled to the setting input 82 of the frequency divider 80 and at the same time forms the wiring information output 05. The time source 20 comprises its own internal oscillator and thus constitutes an autonomous unit.

V době, kdy není požadováno čtení informace z pružného disku magnetického, je napěťově řízený oscilátor 70 nafázován na frekvenci rovnou n-násobku frekvence, se kterou jsou data na pružný magnetický disk zapisována. Napěťově řízený oscilátor 70 je součástí fázového závěsu, tvořeného dolní propustí 60, napěťově řízeným oscilátorem 70 a děličem frekvence 80. Signálem na prvním řídicím vstupu 2_ zapojení se generuje signál na nastavovacím výstupu 14 prvního bistabilního klopného obvodu 10, jenž způsobí_tná časovém výstupu 23 časového zdroje 20 signál o frekvenci rovné dvojnásobku maximální frekvence, se kterou jsou zapisována data na pružný magnetický disk. Tentýž signál na prvním řídicím vstupu 2 zapojení způsobí, že v obvodu 40 vyhodnocení fáze je na jeho první porovnávací výstup 46 přiveden signál přímo z jeho prvního časového vstupu 43 a na jeho druhý porovnávací výstup 47 signál přímo z jeho druhého časového vstupu 45, který tvoří zpětnou vazbu z děliče 80 frekvence. Fázový detek4At a time when reading information from the magnetic disk is not required, the voltage-controlled oscillator 70 is phased at a frequency equal to n times the frequency at which data is written to the magnetic disk. A voltage controlled oscillator 70 is part of a PLL circuit formed by the low pass filter 60, voltage controlled oscillator 70 and frequency divider 80. The signal at the first control input 2_ engagement generates a signal for adjusting the output 14 of the flip-flop 10, which causes the output time _T 23 the time source 20 is a signal equal to twice the maximum frequency at which the data is written to the flexible magnetic disk. The same signal at the first control input 2 causes the phase evaluation circuit 40 to receive a signal directly from its first time input 43 at its first comparison output 46 and a signal directly from its second time input 45 at its second comparison output 47 feedback from frequency divider 80. Phase detection4

258 974 tor 50 vyhodnotí rozdíl fáze signálu na svých porovnávacích vstupech 51 a 52 a na jeho výstupu 53 se objeví signál, který je v obvodu dolní propusti 60 převeden na odpovídající změnu napětí. Tato změna napětí, přivedená na vstup 71 napěťově řízené- . ho oscilátoru 70 způsobí změnu frekvence signálu na jeho výstupu 73, který je přiveden do děliče 80 frekvence, na jehož výstupech 83, 84 a 85 nastane odpovídající změna časových signálů, přičemž signál na výstupu 84 je veden mimoto jako zpětná vazba na druhý časový vstup 45 obvodu 40 vyhodnocení fáze. Zpětná vazba působí tak, že postupně podle volby omezující úrovně dolní propusti 60, která celý děj zpomaluje, se frekvence signálu na výstupu 84 děliče 80 frekvence rovná frekvenci signálu na výstupu 23 časového zdroje 20. Tím je obvod čtených dat datového adaptoru připraven ke čtení informace z průžného magnetického disku. Obvod čtených dat je o tom informován signálem na prvním řídicím vstupu 2 zapojení, jimž je současně odblokován první bistabilní klopný obvod 10. Datový signál, přicházející z ‘pružného magnetického disku na datový vstup 11 prvního bistabilního klopného obvodu 10, je pomocí signálu na nulovacím vstupu 13 prodloužen na délku odpovídající době periody signálu na časovém výstupu 23 časového zdroje 20 a přiveden na výstup 15 prvního bistabilního klopného obvodu 10. Časový zdroj 20, který v tomto případě působí jako digitální monostabilní klopný obvod, má tedy dva módy činnosti. V jednom módu, to je při nafázování, pracuje trvale a ve druhém je blokován signálem na nastavovacím vstupu 14 prvního bistabilního klopného obvodu 10 a na nastavovacím vstupu 21 časového zdroje 20. Obvod 40 vyhodnocení fáze určuje signálem na třetím řídicím vstupu 44 obvodu 40 vyhodnocení fáze dobu srovnání fázového rozdílu signálů na vstupech 42 a 45 a informaci o tomto rozdílu posílá do fázového detektoru 50« Další činnost fázového závěsu je shodná s činností vysvětlenou při jeho nafázování na frekvenci zápisu. Činností druhého bistabilního klopného obvodu 30 je na datovém výstupu 01 zapojení signál, který je přesně ve fázi s časovými průběhy děliče 80 frekvence. Dvouvstupový obvod 90‘typu negace logického součinu je určen ke změně časového signálu na třetím časovém výstupu 85 děliče 80 frekvence, který určuje okamžik, kdy se vstupní data na datovém vstupu 1 zapojení chápou jako datový nebo .hodinový impuls. Změna nastane na základě informace na třetím řídicím vstupu 4 zapojení v závislosti na signálu na prvním vstupu 93 dvouvstupového obvodu 90 typu negace logického součinu. VnějšíThe 258 974 tor 50 evaluates the signal phase difference at its comparator inputs 51 and 52, and at its output 53 a signal appears which is converted to a corresponding voltage change in the low-pass circuit 60. This voltage change applied to the voltage-controlled input 71. The oscillator 70 causes a change in the frequency of the signal at its output 73, which is fed to the frequency divider 80, at the outputs 83, 84 and 85 of which a corresponding change in time signals occurs, wherein the signal at output 84 is also feedbacked to the second time input 45. the phase evaluation circuit 40. The feedback is such that, gradually, at the option of limiting the low-pass level 60, which slows the entire process, the signal frequency at output 84 of frequency divider 80 equals the frequency of signal at output 23 of time source 20. This reads the data adapter data reader circuit from a flexible magnetic disk. The read data circuit is informed thereof by a signal at the first wiring control input 2 which simultaneously disengages the first bistable flip-flop 10. The data signal coming from the flexible magnetic disk to the data input 11 of the first bistable flip-flop 10 is via a zero input signal. 13 is extended to a length corresponding to the signal period time at the time output 23 of the time source 20 and applied to the output 15 of the first bistable flip-flop 10. The time source 20, which in this case acts as a digital monostable flip-flop, has two modes of operation. In one mode, i.e., in phasing, it operates continuously and in the other is blocked by a signal at the setting input 14 of the first bistable flip-flop 10 and the setting input 21 of the time source 20. The phase evaluation circuit 40 determines It compares the phase difference of the signals at the inputs 42 and 45 and sends this information to the phase detector 50. The further operation of the phase lock is the same as that explained when it is phased on the write frequency. The operation of the second bistable flip-flop 30 at the data output 01 is a signal that is exactly in phase with the waveforms of the frequency divider 80. The two input logic product negation type 90‘ is designed to change the timing signal at the third time output 85 of the frequency divider 80, which determines when the input data at the data input 1 of the circuit is understood as a data or hour pulse. The change occurs based on the information on the third wiring control input 4 as a function of the signal on the first input 93 of the two-input logic product type 90 circuit. External

258 974 neznázorněné obvody jsou o této změně informovány prostřednictvím signálů na informačním výstupu 05 zapojení. Pracovní bod u prostřed lineární části přechodové charakteristiky napěíově řízeného oscilátoru 70 se nastavuje signálem na druhém řídicím vstupu 3. zapojení. Tento pracovní bod je znázorněn na obr. 4, v němž znamená normalizovanou frekvenci na výstupu 73 napěíově řízeného oscilátoru 70, υγ^ napětí na vstupu 71 napětově řízeného oscilátoru 70, P optimální polohu pracovního bodu a Ug napětí na druhém řídicím vstupu 3. zapojení. Činnost zapojení je dále zřejmá z časových diagramů na obr. 2 a 3.258 974 circuits (not shown) are informed of this change by means of signals at the wiring information output 05. The operating point in the middle of the linear portion of the transient characteristic of the voltage-controlled oscillator 70 is set by a signal at the second wiring control input 3. This operating point is shown in Fig. 4, in which the normalized frequency at the output 73 of the voltage-controlled oscillator 70, the voltage at the input 71 of the voltage-controlled oscillator 70, P indicates the optimal position of the operating point and the voltage Ug at the second control input. The operation of the wiring is further evident from the timing diagrams in FIGS. 2 and 3.

Vynálezu lze použít v diskových pamětech, zejména v diskových pamětech s pružným magnetickým diskem.The invention can be used in disc memories, particularly in flexible magnetic disc memories.

Claims

SUBJECT OF THE INVENTION

258 974

Data Adapter Read Data Circuit Connection, wherein the data input of the first bistable flip-flop simultaneously forms the wiring data input, the control input of the first bistable flip-flop is coupled to the first phase evaluation circuit control input and forms the first wiring control input, the first bistable flip-flop control is connected to the second control input of the phase evaluation circuit whose first comparative output is connected to the first comparative input of the phase detector and whose second comparative output is connected to the second comparative input of the phase detector, the setting output of the first bistable flip-flop is connected to the time input adjusting input and to a set-up input of a second bistable flip-flop whose data output is connected to the third control input of the phase evaluation circuit and simultaneously form a wiring output the power supply is connected to the zero input of the first bistable flip-flop, while its time output is connected to the first time input of the phase evaluation circuit, the phase detector output is connected to the low-pass filter input, the output is connected to the voltage-controlled oscillator input, voltage output the controlled oscillator is connected to the time input of the frequency divider whose first time output is simultaneously the first time output connected, the second time output of the frequency divider is connected to the time input of the second bistable flip-flop, to the second time input of the phase evaluation circuit the output of the wiring, the third time output of the frequency divider is simultaneously the third wiring output, characterized in that the other input (72) of the voltage-controlled oscillator (70) simultaneously forms the second wiring control input (3), the third time output (85) the frequency divider (80) is further coupled to a first input (93) of a logic product negation type two-input circuit (90), the second input (91) of which is a third wiring control input (4), an output (92) of the two-input circuit (90) of the logic product negation type is connected to the setting input (82) of the frequency divider (80) and simultaneously forms the wiring information output (05).