CS256412B1

CS256412B1 - Wiring for Adjustment Timing of the microprocessor control bus

Info

Publication number: CS256412B1
Application number: CS852080A
Authority: CS
Inventors: Ivan Koudar; Lumir Dujicek
Original assignee: Ivan Koudar; Lumir Dujicek
Priority date: 1985-03-23
Filing date: 1985-03-23
Publication date: 1988-04-15
Also published as: CS208085A1

Abstract

Řešení zasahuje do oblasti elektroniky a slouží k řízení periferních obvodů mikroprocesorových systémů. Přináší možnost připojení periferních obvodů, které není možno řídit prostřednictvím přímého připojení na řídicí sběrnici jiné mikroprocesorové stavebnice. Jeho podstata spočívá v uspořádání tří klopných obvodů, z nichž první je hodinovým vstupem spojen s hodinovým vstupem zapojení pro synchronizační signál CLK systému, zatímco další dva jsou hodinovými vstupy spojeny s prvním invertorem. Nastavovací vstup prvního klopného obvodu je spojen s druhým vstupem zapojení pro stavový signál IORQ, kdežto nastavovací vrstvy druhého klopného obvodu a druhým invertorem a nastavovací vstup třetího klopného obvodu se třetím invertorem. Přitom nulovací vstupy všech tří klopných obvodů jsou spojeny a připojeny přea odpor na kladnou napájecí svorku a jejich datové vstupy na nulové potenciály. První invertor je připojen k hodinovému vstupu zapojení, druhý invertor ke třetímu vstupu zapojení pro řídioí signál čtení Ř5 a třetí invertor ke čtvrtému vstu,pu zapojení pro řídioí signál zápisu WR. Inverzní vystup prvního klopného obvodu je připojen k adresnímu dekodéru, zatímco přímý výstup druhého klopného obvodu pro negovaný upravený řídioí signál čtení URD k perifernímu obvodu a přímý výstup třetího klopného obvodu pro jjegovaný upravený řídicí signál zápisu UWR k témuž perifernímu pbvodu.The solution extends to the field of electronics and is used to control peripheral circuits of microprocessor systems. It provides the possibility of connecting peripheral circuits that cannot be controlled through a direct connection to the control bus of another microprocessor kit. Its essence lies in the arrangement of three flip-flops, the first of which is connected by a clock input to the clock input of the circuit for the system synchronization signal CLK, while the other two are connected by clock inputs to the first inverter. The setting input of the first flip-flop is connected to the second input of the circuit for the status signal IORQ, while the setting layers of the second flip-flop and the second inverter and the setting input of the third flip-flop with the third inverter. In this case, the reset inputs of all three flip-flops are connected and connected through a resistor to the positive supply terminal and their data inputs to zero potentials. The first inverter is connected to the clock input of the circuit, the second inverter to the third input of the circuit for the read control signal Ø5 and the third inverter to the fourth input of the circuit for the write control signal WR. The inverted output of the first flip-flop is connected to the address decoder, while the direct output of the second flip-flop for the negated modified read control signal URD to the peripheral circuit and the direct output of the third flip-flop for the jagged modified write control signal UWR to the same peripheral circuit.

Description

Vynález se týká zapojení pro úpravu časování řídící sběrnice mikroprocesorů.The invention relates to a circuit for adjusting the timing of the microprocessor control bus.

Signály, kterými se mají řídit periferní obvody, musí v patřičném okamžiku vyvolat požadovanou funkci těchto periferních obvodů, aby byla zajištěna jejich správná funkce.The signals to be used to control the peripheral circuitry must, at the appropriate time, trigger the desired function of the peripheral circuitry in order to ensure their proper functioning.

Dosud známá zapojení využívají pro řízení periferních obvodů mikroprocesorových systémů řídicí signály, jak je generuje řadič mikroprocesoru. Tento stav nedává možnost spolehlivě používat jiné periferní obvody, než ty, které patří do mikroprocesorové stavebnice daného mikroprocesoru. Proto použití periferních obvodů z jiného stavebnicového systému nedovoluje využít výhodných vlastností těchto obvodů a optimalizovat technické prostředky mikroprocesorového systému.The prior art circuitry uses control signals generated by the microprocessor controller to control peripheral circuits of microprocessor systems. This state does not give the possibility to reliably use peripheral circuits other than those belonging to the microprocessor kit of the microprocessor. Therefore, the use of peripheral circuits from another modular system does not allow to exploit the advantageous properties of these circuits and to optimize the technical means of the microprocessor system.

Tyto nevýhody v podstatě odstraňuje zapojení pro úpravu časování řídicí sběrnice mikroprocesorů podle tohoto vynálezu, jehož podstata spočívá v tom, že hodinový vstup prvního klopného obvodu je spojen s hodinovým vstupem zapojení pro synchronizační signál systému, současně připojeným na vstup prvního invertoru, druhý vstup zapojení pro stavový signál je připojen na nastavovací vstup prvního klopného obvodu, třetí vstup zapojení pro řídicí signál čtení je připojen na vstup druhého invertoru, čtvrtý vstup zapojení pro řídicí signál zápisu je připojen na vstup třetího invertoru, přičemž výstup prvního invertoru je připojen jednak na hodinový vstup druhého klopného obvodu, jednak na hodinový vstup třetího klopného obvodu, výstup druhého invertoru na nastavovací vstup druhého klopného obvodu a výstup třetího invertoru na nastavovací vstup třetího klopného obvodu, zatímco nulovací vstupy prvního klopného obvodu, druhého klopného obvodu a třetího klopného obvodu jsou spojeny a přes odpor připojeny na kladnou napájecí svorku a datové vstupy prvního klopného obvodu, druhého klopného obvodu a třetího klopného obvodu jsou připojeny na nulový potenciál, přičemž invertzní výstup prvního klopného obvodu pro negovaný upravený signál je připojen k prvnímu vstupu adresového dekodéru, přímý výstup druhého klopného obvodu pro negovaný upravený řídicí signál čtení je připojenThese drawbacks are substantially eliminated by the microprocessor control bus timing adjustment circuit according to the present invention, wherein the clock input of the first flip-flop is coupled to the clock input of the system synchronization signal simultaneously connected to the first inverter input, the status signal is connected to the adjusting input of the first flip-flop, the third input of the read control signal is connected to the second inverter input, the fourth input of the write control signal is connected to the third inverter input, the first inverter output is connected to the clock input of the second flip-flop, to the third flip-flop clock input, second inverter output to second flip-flop adjusting input, and third inverter output to third flip-flop adjusting input, while the first flip-flop reset inputs The flip-flop, the second flip-flop, and the third flip-flop are connected and connected to the positive power terminal via a resistor, and the data inputs of the first flip-flop, the second flip-flop, and the third flip-flop are connected to zero potential. is connected to the first input of the address decoder, the direct output of the second flip-flop for the negated modified read control signal is connected

256 412 na druhý vstup periferního obvodu a přímý výstup třetího klopného obvodu pro negovaný upravený řídicí signál zápisu UWŘ je připojen na třetí vstup periferního obvodu.256 412 to the second peripheral circuit input and the third flip-flop direct output for the negated UWR write control signal is connected to the third peripheral circuit input.

Výhoda tohoto zapojení spočívá v možnosti připojení periferních obvodů, které jinak není možno řídit přímým připojením na řídicí sběrnici jiné mikroprocesorové stavebnice. Této přednosti bylo dosaženo funkční vlastností časové relace mezi upravenými signály řídicí sběrnice zapojení.The advantage of this connection lies in the possibility of connecting peripheral circuits, which otherwise cannot be controlled by direct connection to the control bus of another microprocessor kit. This advantage was achieved by the functional property of the time relation between the modified wiring control bus signals.

Příklad zapojení pro úpravu časování řídicí sběrnice mikroprocesorů je vyobrazen na připojených výkresech, na nichž obr. 1 představuje schéma zapojení, obr. 2 časové průběhy signálů.An example of a wiring for adjusting the timing of the microprocessor control bus is shown in the accompanying drawings, in which FIG. 1 is a circuit diagram; FIG. 2 shows the waveforms of the signals.

Hodinový vstup 10 prvního klopného obvodu KOI typu D je spojen s hodinovým vstupem 1 zapojení pro synchronizační signál'CUK 3ignálu, který je současně připojen na vstup 11 prvního invertoru INV1. Druhý vstup 2 zapojení pro stavový signál IORQ je připojen na nastavovací vstup 20 prvního klopného obvodu KOI typu D. Třetí vstup 3 zapojení pro řídicí signál čtení ŘD je připojen na vstup 12 druhého invertoru INV2P. Čtvrtý vstup 4 zapojení pro řídicí signál zápisu WR je připojen na vstup 13 třetího invertoru INV3. Výstup 011 prvního invertoru INV1 je připojen jednak na hodinový vstup 10 druhého klopného obvodu K02 typu D, jednak na hodinový vstup 10 třetího klopného obvodu K03 typu D. Výstup 012 druhého invertoru INV2 je připojen na nastavovací vstup 20 druhého klopného obvodu K02 typu D, výstup 013 třetího invertoru INV3 na nastavovací vstup 20 třetího klopného obvodu K03 typu D. Nulovaci vstupy 30 prvního klopného obvodu KOI typu D, druhého klopného obvodu K02 typu D a třetího klopného obvodu K02 typu D jsou spojeny a přes odpor R připojeny na kladnou napájecí svorku S. Datový vstup 110 prvního klopného obvodu KOI typu D, datový vstup 120 druhého klopného obvodu K02 typu D a datový vstup 130 třetího klopného obvodu K03 typu D jsou připojeny na nulový potenciál Z. Přímý výstup 01 prvního klopného obvodu KOI typu D pro upravený stavový signál UIORQ je k připojení k neznázorněnému perifernímu zařízení, zatímco jeho inverzní výstup 02 pro negovaný upravený stavový signál UIORQ je připo jen k prvnímu vstupu 1_ adresového dekodéru ADEK. Přímý výstup 01 druThe clock input 10 of the first D-type flip-flop KOI is coupled to the clock input 1 of the synchronization signal CUK 3 of the signal, which is simultaneously connected to the input 11 of the first inverter INV1. The second wiring input 2 for the IORQ status signal is connected to the adjusting input 20 of the first flip-flop KOI type D. The third wiring input 3 for the control reading of the RD reading is connected to the input 12 of the second inverter INV2P. The fourth wiring input 4 for the write control signal WR is connected to the input 13 of the third inverter INV3. The output 011 of the first inverter INV1 is connected to the clock input 10 of the second flip-flop K02 type D and the clock input 10 of the third flip-flop K03 type D. The output 012 of the second inverter INV2 is connected to the adjusting input 20 of the second flip-flop 013 of the third inverter INV3 to the adjusting input 20 of the third flip-flop K03 type D. The reset inputs 30 of the first flip-flop KOI type D, the second flip-flop K02 type D and the third flip-flop K02 type D are connected and connected to a positive power terminal S Data input 110 of the first D-type flip-flop, data input 120 of the second D-type flip-flop K02, and data input 130 of the third flip-flop K03 type D are connected to zero potential Z. The UIORQ is to connect to a peripheral device (not shown) while its inverse output p 02 for the negated adjusted state signal UIORQ is connected to the first input 7 of the address decoder ADEK. Direct output 01 second

-J.-J.

256 412256 412

- 3 hého klopného obvodu K02 typu D pro negovaný upravený řídicí signál čtení URĎ je připojen na druhý vstup 2 periferního obvodu P, zatímco jeho inverzní výstup 02 pro upravený řídicí signál čtení URD je k připojení k neznázorněnému perifernímu zařízení. Přímý výstup 01 třetího klopného obvodu K03 typu D pro negovaný upravený řídicí signál zápisu UWR je připojen na třetí vstup 3 periferního obvodu P, zatímco jeho inverzní výstup 02 pro upravený řídicí signál zápisu UWR je k připojení k ne znázorněnému pefernímu zařízení. Vstupy zapojení 00 - 015, přivedené.z adresové sběrnice mikroprocesoru pro adresní signály AO - Al5, jsou přivedeny na vstupy 0 - IS adresového dekodéru ADEK. Výstup 0111 adresového dekodéru ADEK je připojen na první vstup 1 periferního obvodu P.A 3-D flip-flop type K02 for the negated URD read signal is connected to the second input 2 of the peripheral circuit P, while its inverted output 02 for the URD read signal is connected to a peripheral device (not shown). The direct output 01 of the third D-type flip-flop K03 for the negated modified write control signal UWR is connected to the third input 3 of the peripheral circuit P, while its inverse output 02 for the modified write control signal UWR is to be connected to a not shown peference device. The wiring inputs 00-015 supplied from the address bus of the microprocessor for the address signals AO-Al5 are connected to the inputs 0-IS of the address decoder ADEK. The output 0111 of the ADEK address decoder is connected to the first input 1 of the peripheral circuit P.

Zapojení pracuje tak, že řídicí signál čtení ŘĎ, případně řídicí signál zápisu WR, je po inverzi přiveden na asynchronní nastavovací vstup 20 druhého klopného obvodu K02 typu D, případně na asynchronní nastavovací vstup 20 třetího klopného obvodu K03 typu D. Hodinové vstupy 10 těchto obou klopných obvodů jsou připojeny na invertovaný synchronizační signál systému CLK systémových hodin. V době, kdy je řídicí signál čtení RD, případně řídicí signál zápisu WŘ neaktivní, je druhý klopný obvod K02 typu D, případně třetí klopný obvodu K03 typu D, držen asynchronním nastavovacím vstupem 20, kdy i negované upravované řídicí signály čtení URD, případně negované upravené řídicí signály zápisu UWR, jsou neaktivní. Po přechodu řídicího signálu čtení RD, případně řídicího signálu zápisu Wty do aktivního stavu se druhý klopný obvod K02 typu D, případně třetí klopný obvod K03 typu ty odblokuje a sestupnou hranou hodinového signálu se přepíše nulová úroveň z jejich datových vstupů 120 a 130 na přímé výstupy 01 druhého a třetího klopného obvodu K02 a K03 typu D. Negovaný upravený řídicí signál čtení URD, případně negovaný upravený řídicí signál zápisu UWR, se stane aktivním přibližně se zpožděním poloviny periody hodinového kmitočtu oproti řídicímu signálu čtení RD, případné řídicímu signálu zápisu TO, který generuje přímo procesor.The circuit works by inverting the RD read signal or the WR write signal after inversion to the asynchronous setting input 20 of the second flip-flop K02 type D, or to the asynchronous setting input 20 of the third flip-flop K03 type D. the flip-flops are connected to the inverted CLK system clock signal. While the RD read control signal or the WR write control signal is inactive, the second D-type flip-flop K or the D-type third flip-flop K03 is held by the asynchronous adjusting input 20 when the negated edited URD read signals or the negated modified UWR write control signals are inactive. After the RD read control signal or Wty write control signal has been activated, the second D-type flip-flop K or the third-type flip-flop K03 is unlocked and the zero level is rewritten from their data inputs 120 and 130 to the direct outputs The negated modified URD read control signal, or the negated UWR write control signal, respectively, becomes active approximately with a delay of half the clock period compared to the RD read control signal, possibly the TO write control signal, which directly generates a processor.

Po přechodu řídicího signálu čtení RD.^případně řídicího signálu zápisu TO_# do neaktivního stavu, přejde/negovaný upravený řídicí signál čtení URD, případně negovaný upravený řídicí signál zápisu UWR, do neaktivního stavu.After the read control signal RD _# or the write control signal TO _{# has} been switched to an inactive state, the / negated modified read control signal URD or the negated modified write control signal UWR goes into the inactive state.

256 412256 412

- 4 Stavový signál ÍORQ je přiveden na asynchronní nastavovací vstup 20 prvního klopného obvodu KOI typu D. Hodinový vstup 10 j tohoto klopného obvodu je připojen na synchronizační signál Olg systému systémových hodin. Po přechodu stavového signálu IORQ do aktivního stavu přejde do aktivního stavu i negovaný upravený signál UIORQ. Po přechodu negovaného upraveného signálu IORQ do neaktivního stavu se první klopný obvod KOI typu O odblokuje a nejbližší náběžnou hranou hodinových impulsů přejde negovaný upravený signál UIORQ do neaktivního stavu. Aktivní stav je tímto prodloužen o polovinu periody synchronizačního signálu CLK ays témn oproti stavovému signálu IORQ. Funkce dále je zřejmá z časového diagramu dle obr. 2.The status signal IORQ is applied to the asynchronous adjusting input 20 of the first D-type flip-flop KOI. The clock input 10j of this flip-flop is connected to the synchronization signal Olg of the system clock system. When the IORQ status signal goes into the active state, the negated modified UIORQ signal also goes into the active state. After the negated adjusted IORQ signal goes into an inactive state, the first flip-flop of the KOI type O is unlocked and the negated adjusted UIORQ signal goes into the inactive state by the nearest rising edge of the clock pulses. The active state is thereby extended by half of the period of the CLK synchronization signal and is almost equal to the IORQ status signal. The function is further evident from the timing diagram of Fig. 2.

256 412256 412

- 5♦—.- 5 ♦ -.

Ρ β E D M É~ Τ ' ΉΓΥ NÁLEZUD β E D M ~ ΉΓΥ 'ΉΓΥ FIND

Claims

D β E D M ~ ΉΓΥ 'ΉΓΥ FIND

A circuit for adjusting the timing of the microprocessor control bus connected to an address decoder and a peripheral circuit, characterized in that the clock input (10) of the first flip-flop (KOI) is connected to the clock input (1) of the system synchronization signal simultaneously connected to the input ( 11) the first inverter (INV1), the second input (2) for the IORQ status signal is connected to the setting input (20) of the first flip-flop (KOI), the third input (3) for the read control signal DRIV is connected to the input (12) ) of the second inverter (INV2), the fourth input (4) for the WR control signal is connected to the input (13) of the third inverter (INV3), the output (011) of the first inverter (INV1) being connected to the clock input (10) second flip-flop (K02), second to clock input (10) of third flip-flop (K03), output (012) of second inverter (INV2) to adjusting input (20) of second flip-flop u (K02) and output (013) of the third inverter (INV3) to the adjusting input (20) of the third flip-flop (K03), while the reset inputs (30) of the first flip-flop (KOI), second flip-flop (K02) and third flip-flop (K03) are connected and connected via resistor (r) to the positive power terminal (S) and the data inputs (110, 120, 130) of the first flip-flop (KOI), second flip-flop (K02) and third flip-flop (K03) are connected to zero potential (Z), wherein the inverse output (02) of the first flip-flop (KOI) for the negated modified signal ÚIORQ is connected to the first input (1) of the address decoder (ADEK), direct output (01) of the second flip-flop (K02) for the negated modified URD read control signal, it is connected to the second input (2) of the peripheral circuit (P) and the direct output (01) of the third flip-flop (K03) for the negated adjusted UWR write control signal is connected to the third peripheral circuit input (3) P).

2 drawings