CS245995B1

CS245995B1 - Service and diagnostic circuit

Info

Publication number: CS245995B1
Application number: CS852337A
Authority: CS
Inventors: Miroslav Pechoucek; Zdenek Fixa
Original assignee: Miroslav Pechoucek; Zdenek Fixa
Priority date: 1985-03-29
Filing date: 1985-03-29
Publication date: 1986-10-16
Also published as: CS233785A1

Abstract

Servisní a diagnostický obvod pro diagnostické nastavování a čtení vnitřních klopných obvodů logického celku realizovaného jako polovodičový integrovaný obvod. Jeho posuvný registr diagnostické adresy umožňuje rychlý přímý .přístup k jednotlivým klopným obvodům i přístup cyklickým sledem adres. Umožňuje diagnostické čteni adresovaného klopného obvodů i při jeho normální činnosti. Obvod pro realizaci vyžaduje menší počet diagnostických hradel i diagnostických vývodů z logického celku. Umožňuje snadnou tvorbu testů logického celku a jeho využití se týká logických celků na bázi technologie LSI, zejména pak na bázi hradlových polí jako perspektivních elektronických součástek ve výpočetní a automatizační technice.Service and diagnostic circuit for diagnostic setting and reading internal flip-flops of a logical unit implemented as a semiconductor integrated circuit. Its diagnostic address shift register allows quick direct access to individual flip-flop circuits and cyclic sequence access addresses. Enables diagnostic reading addressed flip-flop even when it is normal activity. Circuit for realization requires less diagnostic gates and diagnostic outlets from the logic whole. Allows easy creation of logical tests the whole and its use is logical LSI-based units, in particular then on the basis of gate arrays as perspective ones electronic components in computer and automation technology.

Description

Vynález se týká aervieníh· · diagnostického obvodu a ředí prahlé· realizace úsporného obvodu, pomocí něhož lze převádět diagnostické nastavování a čtení libovolného klopného ebvedu uvnitř daného legickéha celku· Složitost logického celku vyrobeného jaké čip integrovaného ebvedu na bázi technologie LSI, daná několika desítka·! vnitřních klopných obvodů, je již natolik vyseká, že je velni obtížné sestavit test takového logického cel$u. Pre zjednodušení tohoto problému se v současnosti používají různé způsoby diagnostického přístupu de těchta vnitřních klopných obvodů.The invention relates to a diagnostic circuit and dilutes the early realization of a power saving circuit by which the diagnostic setting and reading of any flip-flop within a given legacy assembly can be converted. of internal flip-flops is already so cut out that it is very difficult to build a test of such logic cell. To simplify this problem, various methods of diagnostic access of ten internal flip-flops are currently in use.

Dobře známým způsobe· je sériový přístup například LSSD firmy IBM, u něhež je každý klopný obvod doplněn tak, že v diagnostické· režlau lze všechny klopné obvody logického celku propojit de společného posuvného registru. Nevýhodou tohoto způsabu je však poměrně vysoký počet doplňujících diagnostických hradel a celkem čtyři diagnostické vývody z čipu, sloužící pro přivedení dveufázevých diagnostických hodin a pro vyvedení začátku a konce celého posuvného registru.A well-known method is a serial approach of, for example, an IBM LSSD, in which each flip-flop is supplemented so that all diagnostic flip-flop circuits can be interconnected in a common shift register in the diagnostic mode. The disadvantage of this method, however, is the relatively high number of additional diagnostic gates and a total of four diagnostic outlets from the chip used for the introduction of the two-phase diagnostic clock and for the start and end of the entire shift register.

Další· zná»ý· způsobe» je pří»ý přístup například ARAS fir»y Aadahl, u něhež je každý klopný ebved doplněn pouze nastavovací· a čtecí· hradle·. Jejich vstupy jsou přes společný adresový dekodér připojeny k výstupů» generátoru cyklického sledu adres. Výhodou tohoto způsobu je eenší celkový počet diagnostických hradel a pouze dva diagnostické vývody z čipu, sloužící pre přivádění diagnostických hodin a pro vstup nebe výstup zapisovaných nebo čtených dat. Další výhodou pří»éhe přístupu je možnost diagnostického čtení odřev sovanéhe klopného obvodu v průběhu jeho normální funkce, což u sériového přístupu není možné.Another well-known method is direct access, for example, by ARAS of Aadahl, in which each tilting ebved is supplemented only by adjusting and reading gates. Their inputs are connected via the common address decoder to the outputs of the »cyclic address generator. The advantage of this method is that the total number of diagnostic gates and only two diagnostic terminals from the chip are used for supplying the diagnostic clock and for input or output of the written or read data. Another advantage of the direct access is the possibility of diagnostic reading of the slap flip-flop during its normal function, which is not possible with the serial approach.

Společnou nevýhodou obou uvedených známých způsobů však jo různě dlouhá doba přístupu k různým adresám, což je u sériového přístupu dáno polohou klopného obvodu v posuvném registru a u zmíněného přímého přístupu pořadím adresy v cyklickém sledu adres.However, the common disadvantage of the two known methods is the different access time to the different addresses, which is given by the position of the flip-flop in the shift register in the case of serial access and by the order of the address in the cyclic address sequence.

- 2 245 995- 2 245 995

Tuto nevýhodu odstraňuje zapojení servisního a diagnostické he obvodu pedle vynálezu· Jeho podstata spočívám tom, Že vstupní svorky X-ové, Y-evé a Z-ové části adresového dekodéru jsou připojeny k odpovídajícím výstupní* svorkám posuvného registru, jehož blokovací svorka je spolu s praní vstupní svorkou výstupního hradla, s ovládací svorkou registru modu a s první součinovou svorkou adresového dekodéru připojena k první vstupní svorce celého obvodu, jehož druhou vstupní svorku tvoří výstupní svorka výstupního hradla, k níž je připojena i vstupní svorka vstupního hradla, jehož výstupní svorka je spojena se vstupní svorkou registru modu a se vstupní svorkou posuvného registru, příčený druhá vstupní svorka výstupního hradla je spojena s výstupní svorkou multiplexoru, jehož adresové svorky jsou připojeny: ke vstupním svorkám Z-ové části adresového dekodéru, přičemž výstupní svorka registru modu je spojena se druhou součinovou svorkou adresového dekodéru, k jehož zvolený* výstupním svorkám jo připojena třetí a čtvrtá vstupní svorka detekčního hradla, jehož první a druhá vstupní svorka je spojena s odpovídající*! výstupními svorkami posuvného registru a jehož výstupní svorka je připojena k ovládací svorce registru modu, přičemž ke zvoleným výstupním svorkám adresového dekodéru je svými vstupními syorkami připojeno nulovací hradle, jehož výstupní svorka je spojena s nulovací svorkou alespoň jednoho klopného obvodu, jehož výstupní svorka je spojena s první vstupní eťorkeu jemu přiřazeného čtecího hradla, jehož výstupní svorka je spojena s odpovídající datovou svorkou multiplexoru, přičemž první vstupní svorka nastavovacího hradla přiřazeného tomuto klopnému obvodu je připojena k odpovídající Z-evé výstupní svorce adresového dekodéru^ spojené druhé vstupní svorky nastavovacího a Čtecíhe hradla jsou připojeny k edpeídající Y-ové výstupní svorce adresového dekodéru a spojené třetí vstupní svorky těchto hradel jsou připojeny k ©povídající X-ové výstupní svorce adresového dekodéru.This disadvantage is overcome by the wiring of the service and diagnostic circuit according to the invention. Its essence is that the input terminals of the X, Y and Z part of the address decoder are connected to the corresponding output terminals of the shift register whose blocking terminal is washing by the output gate input terminal, with the mod register register terminal and the first product address decoder terminal connected to the first input terminal of the entire circuit, whose second input terminal is the output gate output terminal, to which the input gate input terminal is connected with the mode register input terminal and the shift register input terminal, the transverse second output gate input terminal is coupled to the output terminal of the multiplexer whose address terminals are connected: to the input terminals of the Z portion of the address decoder, the output register terminal being connected with a second product address of the address decoder, to whose selected * output terminals the third and fourth input terminals of the detection gate are connected, the first and second input terminals of which are connected to the corresponding *! a shift register output terminal and an output terminal of which is connected to a mode register control terminal, the selected output terminals of the address decoder being connected to the input terminals of a reset gate whose output terminal is connected to the terminal zero of at least one flip-flop; a first input terminal associated with a read gate whose output terminal is connected to a corresponding multiplexer data terminal, the first input terminal of the adjusting gate associated with this flip-flop is connected to the corresponding Z-output address of the address decoder connected to the corresponding Y-output address of the address decoder, and the connected third input terminals of these gates are connected to the corresponding X-output address of the address decoder.

Výhodou servisního a diagnostického obvodu podle vynálezu je, že umožňuje diagnostický přístup,nejen cyklickým sledem adres,ale i rychlý přímý přístup k libovolné adrese. Další jeho výhodou je, že počet diagnostických hradel je ještě menší než u způsobu ARAS, přičemž zachovává jeho ostatní výhody proti sériovému přístupu.The advantage of the service and diagnostic circuit according to the invention is that it enables diagnostic access, not only by cyclic sequence of addresses, but also fast direct access to any address. Another advantage is that the number of diagnostic gates is even less than that of the ARAS method, while maintaining its other advantages over the serial approach.

Servisní a diagnostický obvod podle vynálezu je znázorněn na připojeném ebr. 1. Obvod na obr. 1 sestává z posuvného registru X, k jehož výstupním svorkám 14 až 17 jsou připojeny vstupní svorky 21 až 24 X-ové, Y-evé a Z-ové části adresového dekodéru 2. První součinová svorka 25 stresového dekodéru 2 je připojena k prvníThe service and diagnostic circuit according to the invention is shown on the connected eb. The circuit in Fig. 1 consists of a shift register X, to whose output terminals 14 to 17 are connected input terminals 21 to 24 of the X, Y and Z part of the address decoder 2. The first product terminal 25 of the stress decoder 2 is attached to the first

- 3 245 995 vstupní svsrc· 91 celého obvodu. K ní je připojena i blokovací svorka 12 pesuvnéhe registru 1 a první vstupní svorka vstupníha hradla 8. Jeho výstupní svarka 83 tváří druhau vstupní svorku 92 celéha obvodu, k níž je připajena t vstupní svarka vstupníha hradla 86. Jeha výstupní svarka 85. je připajena ke vstupní svarce 22. registru 2 modu a ke vstupní svorce 11 posuvného registru 1· Druhá vstupní svarka výstupníha hradla 8 je epejena s výstupní sverkeu 64 multiplexeru 6, jehaž adresové svorky 61. 62 jsau spájeny se vstupními svorkami 23.24 Z-ové části adresového dekodéru 2. K ni» jsau připejeny i první a druhá vstupní svarka detekčníha hradla 2, jehaž výstupní svarka 51 je epejena s ovládací sverkeu 74 registru 2 modu, jehaž blekevací svorka 73 je spojena β první vstupní svorkou 91 celéha obvodu. Výstupní svorka 71 registru 2 >e&u je spojena s druhau součinovou svorkou 26 adresového dekadéru 2. Datová everka_£2 Multiplexeru 6 je epejena s výstupní sverkeu 341 čtecího hradla 34, které je spolu β nastavovacím hradlem 35 známým způsobem připojena k-xa»héž známému klopnému obvodu J. První vstupní svarka nastavovacího hradla 35 je spojena s výstupní Z-eveu svorkou 211 adresového dekadéru 2. Druhá vstupní svorka hradla 35 ja apelu s druhau vstupní svorkou čtecího hradla 34 připajena k výstupní X-ové sverce 200 adresevéhe dekadéru 2 a jeha třetí svarka je spolu s třetí vstupní svorkou čtecího hradla 34 připajena k výstup mí Y-ové svarce 204 adresového dekodéru 2. K ní je připojena i třetí vstupní svorka detekčníha hradla jehož čtvrtá vstupní svorka je epejena s výstupní X-evau sverkeu 200 adresevéhe dekodéru 2. K výstupním svorkám 203. 207. 211 adresevéhe dekadéru 2. jsau připejeny vstupní sverky nulevacíhe hradla 4. jehaž výstupní svarka 41 je připojena k nulevací sverce 31 klopného obvodu- 3 245 995 input svsrc · 91 of the whole circuit. Also connected to this is the blocking terminal 12 of the first register 1 and the first input terminal of the input gate 8. Its output weld 83 faces the second input terminal 92 of the full circumference to which the input weld input gate 86 is connected. the input terminal 22 of the mode register 2 and the input terminal 11 of the shift register 1 · The second input terminal of the output gate 8 is provided with the output terminal 64 of the multiplexer 6, respectively address terminals 61. 62 are soldered to the input terminals 23.24 The first and second input sockets of the detection gate 2 are also connected to each other, so that the output terminal 51 is bonded to the control terminal 74 of the mode 2 register, and the flashing terminal 73 is connected β to the first input terminal 91 of the entire circuit. The output terminal 71 of the register 22 is connected to the other by the product terminal 26 of the address decoder 2. The data multiplexer 6 is fed to the output terminal 341 of the read gate 34, which is connected in a known manner to the? The second input terminal of gate 35 is connected to the output X terminal of the reader gate 34 and connected to the output X-terminal 200 of the address decoder 2 and the needle. the third terminal is coupled to the third input terminal of the read gate 34 to the output of the Y-terminal 204 of the address decoder 2. The third input terminal of the detector gate is connected thereto, the fourth input terminal is connected to the output X-evau The output terminals 203. 207. 211 of the decoder 2 are connected to the input terminals of the dispenser. The gate 41 is connected to the flip-flop flip-flop 31

Podobným způsobem jseu k výstupním X-ovým svorkám 200 až 203. Y-evým svorkám 204 až 207 a Z-avým svorkám 208 až 211 adresového dekodéru 2 a k výstupní svorce nulevacíhe hradla £ připojeny i vstupní svorky nastavovacích a čtecích hradel a nulevací svorky estktních neznázoměných klopných obvodů rovněž neznázorněného logického celku. Výstupní sverky neznázorněných čtecích hradel jsou v souhlasu s přiřazenými adresami zčásti připojený rovněž k datové svorce 63 a zčásti k ostatním datovým svorkám například 60 multiplexeru j6. Všechna čtecí hradla jsou provedena s otevřeným kdekterém tak, aby je bylo možno vzájemně spojovat.In a similar manner, the input terminals of the setting and reading gates and the reset terminals of the non-represented gateways (not shown) are connected to the output terminals X to terminals 200 to 203 of the Y terminals 204 to 207 and the Z terminals 208 to 211 to the address decoder. flip-flops also logic unit (not shown). The output terminals of the not represented read gates, in accordance with the assigned addresses, are also partly connected to the data terminal 63 and partly to the other data terminals 60 of the multiplexer 60, for example. All read gates are open-ended so that they can be connected to each other.

Hodinová svorka 13. případně i další hodinová svorka posuvného registru 1., je-li tento řízen dvoufázovými hodinovými impulsy,Clock terminal 13 or another clock terminal of shift register 1, if this is controlled by two-phase clock pulses,

- 4 245 995 je připojena k neznázorněném zesilovači hodinových impulsA použitých pro normální funkci klopných obvodů logického celku· Zapojení na obr. 1 pracuje následujícím způsobem· Dokud je na vstupní svorce 91 celého obvodu nulové napětí, je výstupní hradlo 8 uzavřeno a adresa přivedená na vstupní svorku 92 celého obvodu oe přes vstupní hradlo 8$ nahrává do posuvného registru X pomocí odblokovaných hodinových impulsů přivedených na hodinovou svorku- 4 245 995 is connected to a clock pulse amplifier (not shown) used for the normal operation of the logic unit flip-flops · The wiring in Fig. 1 operates as follows · As long as the input terminal 91 of the entire circuit is zero, output gate 8 is closed and the terminal 92 of the entire circuit oe through the input gate 8 $ records into the shift register X by means of unlocked clock pulses applied to the clock terminal

13. Jakmile je na vstupní svorce 91 celého obvodu kladné napětí, jsou tyto hodinové impulsy zablokovány a nahraná adresa je v posuvném registru X zastavena. Adresový dekodér 2 převede tuto adresu da kódu ”1 ze 4 na X-avých výstupních svorkách 200 až 203 do kódu *1 ze 4* na X-ových výstupních sverkAch 204 až 207 a do kódu 1 ze 4* na Z-ových výstupních svorkách 208 až 211. Je-li tata adresa takavá, že na výstupní svorce 51 detekčního hradla 2 vznikne kladné napětí, pak lze registr 2 *edu signálem ze vstupní svorky 92 nastavit do stavu s nulovým nebo kladným napětím na jeho výstupní svorce 71« to znamená do režim čtení nebo zápis. Je-li do posuvného registru uvedeným zpftsobem nahrána a pak zastavena adresa přiřazená klopném obvodu X, objeví se kladné napětí na výstupech 200 a 204 adresavého dekodéru' 2 a stav klopného obvodu χ se přinese na výstupní svorku 341 jeho čtecího hradla J4· Současně se i multiplexer (> nastaví adresevými bity a výstupních sverek 16. 17 pasuvnéha registru X tak, že je průchozí pouze pro datovou svorku 63. Je-li registr 2 aodu nastaven na čtení, je na jeho výstupní svarce 71 nulavé napětí a signál a stavu klopnéha obvodu X projde až na vstupní svorku 92 přes výstupní tyradlo 8. Vstupní svorka 9& tedy pracuje podle potřeby i jako výstupní svorka celého obvodu. Je-li registr 2 aodu nastaven na zápis, vznikne kladné napětí i na výstupní Z-ové svorce,například 211 adresového dekodéru 2_} jím se přes své nastavovací hradlo 35 nastaví adresovaný klopný obvod X do stavu s kladným napětím na své výstupní svorce XX· Je-li registr 2 »*du nastaven na zápis a do posuvného registru 1 je nahrána a pak nastavena adresa, kterou adresový dekodér 2 převede do kladných signálů ve svých výstupních svorkách 203. 207 a 211, vznikne na výstupní svorce 41 nulovacího hradla,4 nulové napětí, kterým se provede společné nulování všech klopných obvodů, tedy i klopného obvodu 3. Tímto způsobem lze tedy provádět individuální čtení a nastavování adresovaného klopného obvodu a společné nulování všech klopných obvodů neznázorněného logického celkuo13. As soon as positive voltage is applied to the input terminal 91 of the entire circuit, these clock pulses are blocked and the recorded address is stopped in shift register X. Address decoder 2 converts this address d from code 1 of 4 on the X output terminals 200 to 203 to code * 1 of 4 * on the X output terminals 204 to 207 and to code 1 of 4 * on the Z output terminals 208 to 211. If this address is such that a positive voltage is applied to the output terminal 51 of the detection gate 2, then the register 2 * can be set to zero or positive voltage at its output terminal 71 by means of a signal from the input terminal 92. to read or write mode. If the address assigned to flip-flop X is loaded and then stopped in the shift register in this manner, a positive voltage occurs at the outputs 200 and 204 of the address decoder '2 and the flip-flop χ is brought to output terminal 341 of its read gate J4. the multiplexer (> sets the address bits and output terminals 16, 17) of the pass register X so that it is passable only for the data terminal 63. If the aode register 2 is set to read, its output weld 71 has the voltage and signal and flip state X passes to output terminal 92 via output rail 8. Input terminal 9 & thus also works as an output terminal of the entire circuit as required.When the aode register 2 is set to write, a positive voltage is also generated at the output Z-terminal, e.g. of the decoder 2 _}, by means of its adjusting gate 35, sets the addressed flip-flop X to a positive voltage state at its output terminal XX. the register 2 is set to write and the shift register 1 is loaded and then the address is set, which the address decoder 2 converts to positive signals in its output terminals 203. 207 and 211, is generated at the output terminal 41 of the zero gate, 4 zero voltage In this way it is possible to carry out individual reading and setting of the addressed flip-flop and joint resetting of all flip-flops of a logical unit (not shown).

- 5 245 995- 5 245 995

V neznázorněné variantě zapojení podle vynálezu je také možno ke klopnému obvodu _3 připojit přídavné nulovací hradlo, jehož výstupní svorka je spojena s nulovací svorkou 31 klopného obvodu Jebe γstupni svorky jsou pak podobně jako vstupní svorky nastavovací ho hřadla 35 připojeny k příslušným výstupním svorkám 200 až 211 adresového dekodéru 2. V takovém případě se pak i nulování adresovaného klopného obvodu provádí individuálně·In an embodiment of the invention not shown, it is also possible to connect an additional reset gate to the flip-flop 3, the output terminal of which is connected to the flip-flip-reset terminal 31. The output terminals are connected to the corresponding output terminals 200 to 211 address decoder 2. In this case the resetting of the addressed flip-flop is performed individually.

V případě, že tímto způsobem je adresován meněí počet klopných obvodů, například osm Be^^ftfiř^^pojené výstupní svorky 341 všech čteqfch hradel připojit přímo l^ř^i^upní svorce výstupního hradla 8. Detekční hradle £ a nulovací hradle £ je také možno podle potřeby připojovat svými vstupy přímo k výstupním svorkám 14 až 17 posuvného registru 1.If fewer flip-flops are addressed in this way, for example, the eight output terminals 341 of all read gateways are connected directly to the output terminal 8. The detection gate 8 and the reset gate 6 are connected directly to the output terminal 8. it is also possible to connect directly to the output terminals 14 to 17 of the shift register 1 with its inputs.

Má-li takte diagnosticky čtený a nastavovaný logický celek^ realizovaný například hradlovým polem, dostatek vstupních vývodů, ale nedostává se vnitřních hradel, je možno vypustit posuvný registr X a vstupní svorky 21 až 24 adresového dekodéru 2. připojit ''přímo k paralelním adresovým diagnostickým vývodům logického celku, stejně jako je tomu u známého diagnostického přístupu ARAS.If the diagnostic read / set logic unit realized by the gate array, for example, has enough input terminals but does not receive internal gates, the shift register X and the input terminals 21 to 24 of the address decoder 2 can be omitted. logical unit outlets, as is the case with the known ARAS diagnostic approach.

Do posuvného registru 1 lze například šesti hodinovými takty nahrát libovolnou diagnostickou adresu, což je výhodné při diagnostickém přístupu k jednotlivým adresám. Lze však také používat takový cyklický sled adres, kdy každým hodinovým taktem vznikne v posuvném registru 1 nová diagnostická adresa, coŽ je výhodné pro rychlejší diagnostický přístup do všech klopných obvodů logického celku.For example, any diagnostic address can be loaded into shift register 1 by means of a six-hour clock, which is advantageous for diagnostic access to individual addresses. However, a cyclic sequence of addresses can also be used such that a new diagnostic address is generated in shift register 1 by each clock cycle, which is advantageous for faster diagnostic access to all flip-flop circuits of the logic unit.

Pro uvedené výhody rychlého přístupu i do jednotlivých klopných obvodů a pre materiálovou úspornost?pokud jde o počet diagnostických hradel a diagnostických vývodů z celého logického celku^ je servisní a diagnostický obvod podle vynálezu zejména vhodný pro použití v polozékaznických LSI obvodech typu hradlová pole.Because of the advantages of quick access to individual flip-flops and material economy in terms of the number of diagnostic gates and diagnostic outlets from the entire logic unit, the service and diagnostic circuit of the present invention is particularly suitable for use in semi-customer LSI gate array circuits.

Claims

A service and diagnostic circuit with an address decoder, characterized in that the input terminals (21 to 24) of the X, Y, Y, and Z portions of the address decoder (2) are connected to the corresponding output terminals (14 to 14). 17) a shift register (1), whose blocking terminal (12) is together with the first input terminal of the output gate (8), with the control terminal (73) of the mode register (7) and with the first product terminal (25) of the address decoder (2) connected to the first input terminal (91) of the entire circuit, the second input averkm (92) being the output terminal (83) of the output gate (8), to which the input gate input terminal (86) is connected, whose output terminal (85) is connected to the input evorkeu (72) of the mode register (7) and to the input terminal (11) of the shift register (1), the second input terminal of the output gate (8) being connected to the β output terminal (64) of the multiplexer (6) terminals (61,62) are connected to input terminals (23,24) From the left part of the address decoder (2), the output terminal (71) of the mode register (7) being connected to the second secondary terminal (26) of the address decoder (2), to which selected output terminals (200, 204) are connected. a detection gate terminal (5) whose first and second input terminals are connected to corresponding output terminals (16, 17) of the shift register (1) and whose output terminal (51) is connected to the control terminal (74) of the honey register (7), wherein a reset gate (4) is connected to the selected output terminals (203,207,211) of the address decoder (2) with its input terminals, the output terminal (41) of which is connected to the reset terminal (31) of at least one flip-flop (3) (33) is connected to a first input terminal of a read gate (34) associated therewith, the output terminal of which is connected to it. (341) is coupled to a corresponding data terminal (63) of the multiplexer (6), the first input terminal of the adjusting gate (35) associated with this flip-flop (3) being connected to the corresponding Z-output terminal (211) of the address decoder (2) the coupled second pilot and read gate (34,25) terminals are coupled to the corresponding Y-ev output terminal (204) of the address decoder (2) and the coupled third input terminals of these gates (35, 34) are coupled to the corresponding X-eve output terminal _{ (20Q1 address .decoder (2)).