CS243743B1

CS243743B1 - Involvement for dynamic information recovery recovery

Info

Publication number: CS243743B1
Application number: CS848477A
Authority: CS
Inventors: Eduard Smutny
Original assignee: Eduard Smutny
Priority date: 1984-11-08
Filing date: 1984-11-08
Publication date: 1986-06-12
Also published as: CS847784A1

Abstract

Zapojení sestává z bloku logiokáho součtu (1), bloku logiokáho součinu (2), klopného obvodu typu R-S (3), posuvného registru (4) a zdvojovače frekvence (5). Využívá k obnově informace oyklu Ml procesoru typu 8080 nebo Z80, aniž by. musela být délka signálu RESET omezena nebo tento signál synchronizován β procesorem.The circuit consists of a log sum block (1), a log product block (2), an R-S flip-flop (3), a shift register (4) and a frequency doubler (5). It uses the M1 cycle of an 8080 or Z80 processor to restore information, without the need to limit the length of the RESET signal or synchronize this signal with the β processor.

Description

Vynález řeší zapojení pro řízení obnovy informace u dynamických pamětí spolupracujících a mikroprocesorem typu 8080·The invention solves the connection for information recovery control of cooperating dynamic memories and a 8080-type microprocessor.

Polovodičové dynamické paměti používají pro zapamatování informace elektrický náboj na kondenzátoru. Protože je kapacita paměťového kondenzátoru velmi malá, je nutno vždy po určité době informaci obnovit, tedy kondenzátoru obnovit jeho původní náboj· Tato doba je u současných polovodičových pamětí velice krátká, asi 0,002 s. Obnova informace u dynamických pamětí je řešena mnoha způsoby. Vždy však zůstává základním problémem zajistit, aby při obnovovacím cyklu nebyla porušena informace v paměti. Proto je většinou součástí obvodů pro řízení obnovy informace rozhodovací člen - arbitr, který rozhodne, zda bude prováděn cyklus čtení či zápisu pro počítač používající paměť anebo zda následující cyklus bude cyklem obnovovacím, protože už uplynul čas, kdy je nutno obnovu provést· Některé nové mikroprocesory obsahují již v sobě řízení obnovovacího cyklu a rozhodují samy o tom, jaký cyklus bude následovat· Avšak mikroprocesory jako typ 8080 tyto vnitřní obvody nemají a proto je třeba postavit obvody pro řízení obnovy informace u dynamických pamětí zvlášť. U mikroprocesoru typu 8080 lze využít jeho volný čas k průběhu obnovovacího cyklu. Volný čas je během cyklu 10., tj· při pracovní fázi, kdy je čtena nová instrukce z paměti· Způsobů zapojení pro řízení obnovy informace u dynamické paměti v cyklu M mikroprocesoru typu 8080 je známo mnoho. Jejich nevýhodou však je, že neobnovují informaci, je-li mikroprocesor ve stavu nulování—RESETy a že pro správné časové položení okamžiku obnovy potřebuji zdroj vyšší frekvence, než je vlastní frekvence jednotlivých fází $1 a $2 hodin mikroprocesoru.Semiconductor dynamic memories use an electrical charge on the capacitor to memorize information. Because the capacitance of the memory capacitor is very small, it is necessary to refresh the information after a certain time, ie to restore the capacitor's original charge. This time is very short for the current semiconductor memories, about 0.002 s. However, it always remains a fundamental problem to ensure that information in memory is not corrupted during the refresh cycle. Therefore, most of the recovery control circuits are the information arbitrator, who decides whether a read or write cycle will be performed for the memory-based computer or whether the next cycle will be a refresh cycle because the recovery time has passed. · Some new microprocessors they already have a recovery cycle control in themselves and decide what cycle to follow. However, microprocessors such as the 8080 do not have these internal circuits, so it is necessary to build recovery information circuits for dynamic memories separately. The 8080 microprocessor can use its free time to run a refresh cycle. Free time is during cycle 10, ie · at the working phase when a new instruction from memory is read · Ways of connection for controlling information recovery in dynamic memory in cycle M of the 8080 microprocessor are known. Their disadvantage, however, is that they do not recover information when the microprocessor is in the RESET state, and that I need a higher frequency source than the natural frequency of each of the $ 1 and $ 2 hours of the microprocessor to properly time the recovery time.

243 743243 743

Popisované nedostatky jsou odstraněny zapojením pro Mžení obnovy informace u dynamických pamětí spolupracujících s mikroprocesorem typu 8080 podle vynálezu, sestávajícím z bloku logického součtu, bloku logického součinu, klopného obvodu typu R-S, posuvného registru a zdvojovače frekvence· Jeho podstatou je, že výstup bloku logického součtu je spojen s druhým vstupem bloku logického součinu, výstup bloku logického součinu js spojen s druhým vstupem klopného obvodu typu R-S, výstup klopného obvodu typu R-S je spojen s prvním vstupem posuvného registru a současně s druhým vstupem posuvného registru, výstup zdvojovače frekvence je spojen se třetím vstupem posuvného registru a třetí výstup posuvného registru je spojen s prvním vstupem klopného obvodu typu R-S· Blok logického součtu je opatřen prvním vstupem bloku logického součtu a druhým vstupem bloku logického součtu, blok logického součinu je opatřen prvním vstupem bloku logického součinu, zdvojovač frekvence je opatřen vstupem zdvojovače frekvence a posuvný registr je opatřen prvním výstupem posuvného registru a druhým výstupém posuvného registru·The described drawbacks are eliminated by the Wiring Recovery information circuit for dynamic memories cooperating with the 8080 microprocessor of the invention, consisting of a logical-sum block, logic-product block, RS-type flip-flop, shift register and frequency doubler. it is connected to the second input of the logic product block, the output of the logic product block is connected to the second input of the RS flip-flop, the output of the RS flip-flop is connected to the first shift register input and simultaneously to the second shift register input the shift register input and the third shift register output are connected to the first input of the RS flip-flop. · The logical block is provided with the first input of the logical sum block and the second input of the logical sum block; of the logic product, the frequency doubler has a frequency doubler input and the shift register has a first shift register output and a second shift register output ·

Zapojení podle vynálezu nejen obnovuje informaci ve správný okamžik cyklu 141 mikroprocesoru typu 8080, ale obnovuje ji také po libovolně dlouhou dobu trvání stavu RESET. Pro obvod není nutný žádníý zdroj vyšší frekvence než je signál ®2, který je obvykle k dispozici na sběrnici mikropočítače· Zapojení je velice nenáročné na součástky, jejich počet, dostupnost i cenu·The circuitry of the present invention not only restores the information at the correct moment of the cycle 8080 of the 8080 microprocessor, but also restores it for an arbitrarily long duration of the RESET state. No source of higher frequency than the ®2 signal, which is usually available on the microcomputer bus, is required for the circuit · Wiring is very easy on components, their number, availability and cost ·

Konkrétní příklad zapojení pro řízení obnovy informace u dynamických pamětí podle vynálezu je znázorněn na v blokovém schématu*A specific example of a circuit for controlling information recovery for dynamic memories according to the invention is shown in the block diagram *.

Zapojení sestává z bloku logického součtu 1, bloku logického součinu 2, klopného obvodu typu R-S posuvného registru 4 a zdvojovače frekvence 2· Výstup 13 bloku logického součtu 1 je spojen s druhým vstupem 22 bloku logického součinu 2, výstup 23 bloku logického součinu 2 je spojen s druhým vstupem 32 klopného obvodu typu R-S 2» výetup 33 klopného obvodu typu R-S 2 j® spojen a prvním vstupem 41 posuvného registru £ a současně s druhým vstupem 42 posuvného registru 4, výstup 52 zdvojovače frekvence 2 j® spojen se třetím vstupem 43 posuvného registru £ a třetí výstup 46 posuvného registru ± je spojen β prvním vstupem 31 klopnéhoThe wiring consists of a logic sum block 1, a logic product block 2, a flip-flop RS type 4 and a frequency doubler 2. · The output 13 of the logical sum 1 block is connected to the second input 22 of the logical product block 2; with second RS 2 flip-flop input 32 »RS 33 flip-flop output 33 is coupled to the first shift register input 41 and at the same time to the second shift register input 42, the output 52 of the frequency doubler is connected to the third shift input 43 register 46 and the third shift register output 46 is connected by β to the first flip-flop input 31

243 743 obvodu typu R-S 4. Blok logického součtu 1 je opatřen prvním vstupem 11 bloku logického součtu 1 a druhým vstupem 12 bloku logického součtu 1, blok logického součinu 2 je opatřen prvním vstupem 21 bloku logického součinu 2, zdvojovač frekvence 5 je opatřen vstupem 51 zdvojovače frekvence 2 ® posuvný registr 4 je 0patřen prvním výstupem 44 posuvného registru 4 a druhým výstupem 45 posuvného registru 4.243 743 RS 4 circuit. The logic 1 block is provided with the first input 11 of the logic 1 block and the second input 12 of the logic 1 block, the logic 2 block is provided with the first input 21 of the logic 2 block, the frequency doubler 5 is input 51 Frequency doubler 2 The shift register 4 is 0 with the first output 44 of the shift register 4 and the second output 45 of the shift register 4.

Prvním vstupem 11 bloku logického součtu 1 je do bloku logického součtu 1 z mikropočítačového systému přiváděn signál Ml. Druhým vstupem 12 bloku logického součtu 1 je do bloku logického součtu 1 z mikropočítačového systému přiváděn signál RESET. Blok logického součtu 1 zajištuje, aby obnova informace probíhala, kdykoliv je stav mikroprocesoru Ml nebo RESET. Prvním vstupem 21 bloku logického součinu 2 je do bloku logického součinu 2 z mikropočítačového systému přiváděn signál STSTB, který je po dobu signálu RESET trvale ve stavu «1. Blok logického součinu 2 zajištuje synchronizaci β prací mikroprocesoru tak, aby se stav Ml nebo RESET bral v úvahu pouze po dobu trvání signálu STSTB. Je-li tato podmínka splněna, nastaví se klopný obvod typu R-S 4· Výstup 33 klopného obvodu typu R-S 4 je spojen s prvním vstupem 41 VSTUP posuvného registru £ a současně s druhým vstupem 42 NULOVÁNÍ posuvného registru £· Frekvence hodin mikroprocesoru Φ2 je přivedena z,mikroprocesoru vstupem 51 do zdvojovače frekvence 5 a zde zdvojena. Vzájemným propojením výstupu 52 zdvojovače frekvence 2 a třetího vstupu 43 jeou získány hodiny posuvného registru 4. Posuvný registr 4 začne posunovat jedničkový signál, přiváděný na první vstup 41 posuvného registru £· Za čas TI,daný hodinami posuvného registru l,je generován signál REF, který přiveden prvním výstupem 44 posuvného registru 4 ^do paměti připraví její adresovací obvody pro cyklus obnovy. Za další čas T2 je generován signál RAS, který přiveden druhým výstupem 45 posuvného registru 4 do paměti je pro ni příkazem k provedení cykx«. u*y informace. Za další čas je v okamžiku T3 generován signáj ?The first input 11 of the logic sum block 1 receives a signal M1 from the microcomputer system to the logic sum block 1. By a second input 12 of the logical sum block 1, a RESET signal is supplied to the logical sum block 1 from the microcomputer system. The logical sum block 1 ensures that information recovery occurs whenever the state of the microprocessor is M1 or RESET. The first input 21 of the logic product block 2 supplies the logic product block 2 from the microcomputer system with an STSTB signal that is permanently in the " 1 " state for the duration of the RESET signal. The logic block 2 ensures that the β operation of the microprocessor is synchronized so that the M1 or RESET state is only considered for the duration of the STSTB signal. If this condition is met, the RS 4 flip-flop is set. · The RS 4 flip-flop output 33 is connected to the first input 41 of the shift register IN and simultaneously to the second input 42 RESET of the shift register. , the microprocessor input 51 to the frequency doubler 5 and doubled there. By shifting the output 52 of the frequency doubler 2 and the third input 43, the shift register clock 4 is obtained. The shift register 4 begins to shift the one signal applied to the first shift register input 41. At time T1 given by the shift register clock 1, a REF signal is generated. which, brought ^into memory by the first output 44 of shift register 4, prepares its addressing circuits for a recovery cycle. After a further time T2, a RAS signal is generated, which is brought to memory by the second output 45 of shift register 4, for it to execute the cycx '. u * y information. After another time, is a signal generated at T3?

který vynuluje v důsledku spojení třetího výstupu registru 4 ⁸ prvním vstupem 31 klopného obvodu tyj klopný obvod typu R-S 4· Zapojení výhodn>which resets the RS 4 type flip-flop due to the connection of the third output of register 4 ^{8 through the} first flip-flop input 31 ·

vlastnosti klopného obvodu R-S 4» ^® j®“li na dru klopného obvodu typu S-S 4 trvalý příkaz k S- nasflip-flop characteristics R-S 4 »^ ® j®“ li on type S-S 4 flip-flop standing order for S-nas

ÍONEC CYKLU, í posuvného R-S 4 tento využívá té v vstupu 32 S ^Tení. , pošlou4ÍONEC cycle, sliding RS 4 uses this in the inlet 32 with ^friction. , pošlou4

243 743 chá výstup 22. 3 klopného obvodu typu R-S 2 přednostně první vstup 21 R klopného obvodu typu R-S 2> takže posuvný registr £ je vynulován. Tía ale skončí trvání signálu na prvním vstupu 21 klopného obvodu typu R-S 2, uplatní se znovu signál na druhém vstupu 32 klopného obvodu typu R-S 2 a celý cyklus začne znovu. Tak je zajištěno opakování obnovovacích cyklů po dobu trvání signálu RESET aniž by musela být délka trvání signálu RESET omezena a tento sig nál synchronizován β procesorem.243 743, the output 22 of the R-S2 flip-flop 2 preferably has a first R-S flip-flop-type R input 21 so that the shift register 6 is reset. However, Tia ends the signal duration at the first R-S2 flip-flop input 21, the signal at the second R-S-flip flip-flop input 2 32 is applied again, and the cycle starts again. This ensures repetition of the refresh cycles for the duration of the RESET signal without having to limit the duration of the RESET signal and synchronizing the signal with the β processor.

Claims

SUBJECT OF THE INVENTION

Information recovery control circuit for dynamic memories cooperating with a type 8080 microprocessor, consisting of a logical-sum block, logic-product block, RS-type flip-flop, shift register and frequency doubler, characterized in that the output (13) of the logic-sum block (1) is connected by β second input (22) of logic product block (2), output (23) of logical product block (2) is connected with second input (32) of RS flip-flop (3), output (33) of RS flip-flop (3) is connected to the first shift register input (41) and simultaneously to the second shift register input (42), the output (52) of the frequency doubler (5) is connected to the third shift register input (43) (4) and a third output (46) of the shift register (4) is connected to a first input (31) of the RS-type flip-flop (3), the logical-sum block (1) having a first input (11) of the logical-sum block (1) and a second input (12) logic block the sum (1), the logic product block (2) is provided with the first input (21) of the logic product block (2), the frequency doubler (5) is provided with the input (51) of the frequency doubler (5) and the shift register (4) is provided a first output (44) of the shift register (4) and a second output (45) of the shift register (4) ·