CS233922B1 - Modulový řez dvojkové déliěky - Google Patents
Modulový řez dvojkové déliěky Download PDFInfo
- Publication number
- CS233922B1 CS233922B1 CS587883A CS587883A CS233922B1 CS 233922 B1 CS233922 B1 CS 233922B1 CS 587883 A CS587883 A CS 587883A CS 587883 A CS587883 A CS 587883A CS 233922 B1 CS233922 B1 CS 233922B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- external
- block
- order
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 244000309466 calf Species 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Description
Vynález se týká modulového řezu dvojkové děličky.
Dosud známé způsoby operace dvojkového dělení jsou řešeny v zařízeních pro zpracování údajů mikroprogramovým nebo programovým způsobem. Mikroprogramové nebo programové řešení dvojkového dělení je možné při použití dvojkové děličky řešené technickými prostředky. Logud ^námé způsoby realizací dvojkových děliček řešených technickými prostředky nejsou vzhledem k zobrazení zpracovávaných údajů univerzální.
Výše uvedené nedostatky jsou odstraněny modulovým řezem dvojkové děličky podle vynálezu, jehož podstatou je, že blok nonekvivalence je připojen prvním vstupem na první vnější vstup, druhým vstupem na druhý vnější vstup, nonekvivalentním výstupem na první vnější výstup a ekvivalentním výstupem na druhý vnější výstup. Paralelní dvojková sčítačka je připojena prvním vstupem nejvyššího řadu na třetí vnější vstup, druhým vstupem nejvyššího řádu na čtvrtý vnější vstup, prvním vstupem nižších řádů na pátý vnější vstup, druhým vstupem nižších řádů na výstup nižších multiplexorů bloku dvouvstupových multiplexorů, vstupem přenosu nejnižšího řádu na šestý vnější vstup, výstupem přenosu nejvyššího řádu na třetí vnější výstup, výstupem nejvyššího součtu na čtvrtý vnější výstup, výstupem negovaného nejvyššího součtu na pátý vnější výstup a výstupem nižších součtů na šestý vnější výstup. Blok invertorů je připojen svým vstupem na sedmý vnější vstup a svým výstupem na inverzní vstup bloku dvouvstupových multiplexorů. Blok dvouvstupových multiplexorů je připojen přímým vstupem na sedmý vnější vstup, inverzním vstupem na výstup bloku invertorů, adresovým vstupem na osmý vnější vstup, výstupem nejvyššího multiplexorů na sedmý vnější výstup a výstupem nižších multiplexorů na druhý
- 2 vstup nižších řádů paralelní dvojkové sčítačky.
233 922
Na připojeném obr.1 je znázorněn příklad uspořádání modulového řezu dvojkové děličky podle vynálezu. Modulový řez dvojkové děličky podle vynálezu je rozdělen do funkčních bloků, které jsou připojeny k vnějším vstupům a vnějším výstupům a vzájemně propojeny signálovými spoji. Funkční bloky jsou rozmístěny tak, aby logicky souvisely s postupem signálů tímto modulovým řezem dvojkové děličky podle vynálezu.
Jako příklad modulového řezu dvojkové děličky podle vynálezu poslouží uspořádání takového modulového řezu dvojkové děličky (obr. 1), kde blok nonekvivalence 1 je připojen prvním vstupem 11 na první vnější vstup 501» druhým vstupem 12 na druhý vnější vstup 502, nonekvivalentníra výstupem 13 na první vnější výstup 509 a ekvivalentním výstupem 14 na druhý vnější, výstup 510» Paralelní dvojková sčítačka 2 je připojena prvním vstupem nejvyššího řádu 21 na třetí vnější vstup 503, druhým vstupem nejvyššího řádu 22 na čtvrtý vnější vstup 504, prvním vstupem nižších řádů 23 na pátý vnější vstup 505, druhým vstupem nižších řádů 24 na výstup nižších multiplexorů 45 bloku dvouvstupových multiplexorů 4, vstupem přenosu nejnižšího řádu 25 na šestý vnější vstup 506. výstupem přenosu nejvyššího řádu 26 na třetí vnější výstup 511, výstupem nejvyššího součtu 27 na čtvrtý vnější výstup 512, výstupem negovaného nejvyššího součtu 28 na pátý vnější výstup 513 a výstupem nižších součtů 29 na šestý vnější výstup 514. Blok invertorů 3 je připojen vstupem 31 na sedmý vnější vstup 507 a výstupem 32 na inverzní vstup 42 bloku dvouvstupových multiplexorů 4» Blok dvouvstupových multiplexorů 4 je připojen přímým vstupem 41 na. sedmý vnější vstup 507, inverzním vstupem 42 na výstup 32 bloku invertorů 3.» adresovým vstupem 43 na osmý vnější vstup 508. výstupem nejvyššího multiplexorů 44 na sedmý vnější výstup 515 a výstupem nižších multiplexorů 45 na druhý vstup nižších řádů 24 paralelní dvojkové sčítačky 2.
Konkrétní provedení modulového řezu dvojkové děličky podle vynálezu je závislé na zvoleném počtu paralelně zpracovávaných
- 3 233 dvojkových řádů dělenee a dělitele. Počet řádů dělence a děli tele se projeví tak, že při volbě sedmého vnějšího vstupu, přímého vstupu a inverzního vstupu bloku dvouvstupových multi plexorů a vstupu a výstupu bloku invertorů v počtu N, je pátý vnější vstup, první vstup nižších řádů, druhý vstup nižších řádů a výstup nižších součtů paralelní dvojkové sčítačky a vý stup nižších multiplexorů bloku dvouvstupových multiplexorů v počtu N-lo Když je sedmý vnější vstup 507, přímý .vstup 41, inverzní vstup 42, vstup 31 a výstup 32 realizován N krát, pak je pátý vnější vstup 505, první vstup nižších řádů 23, druhý vstup nižších řádů 24, výstup nižších součtů 29, šestý vnější výstup 514 a výstup nižších multiplexorů 45 realizován N-l krát.
Uspořádáním modulového řezu dvojkové děličky podle vynálezu tak, že je sestaven z bloku nonekvivalence, paralelní dvojkové sčítačky, bloku invertorů a bloku dvouvstupových mul tiplexorů se zajistí, že lze z modulových řezů dvojkové dělič ky podle vynálezu sestavovat jednoduše dvojkové děličky pro libovolnou šířku dělence, dělitele i podílu zobrazeného buč vpřímém dvojkovém kódu a nebo ve dvojkovém doplňkovém kódu do dvou. Tím se zajistí, že operace dělení proběhne asynchron ně v děličce realizované technickými prostředky, a to bez zby tečných zdržení, která jsou funkční při dělení řešeném mikroprogramovým nebo programovým způsobem. Tak je dosaženo další zrychlení činnosti číslicových zařízení pro automatické zpracování údajů a modularity při realizaci dvojkových děliček technickými prostředky.
Modulový řez dvojkové děličky podle vynálezu lze upravit pro využití ve dvojkových násobičkách realizovaných technický mi prostředky pro zobrazení násobence i násobitele v přímém kódu nebo ve dvojkovém doplňkovém kódu do dvou úpravou bloku dvouvstupových multiplexorů s jedním adresovým vstupem na blok čtyřvstupových multiplexorů se dvěma adresovými vstupy. Možnost využití upraveného modulového řezu pro dvojkové dělič ky realizované technickými prostředky zůstane zachována.
Claims (1)
- Modulový řez dvojkové děličky, vyznačený tím, že blok nonekvivalence /1/ je připojen prvním vstupem /11/ na první vnější vstup /501/, druhým vstupem /12/ na druhý vnější vstup r /502/, nonekvivalentním výstupem /13/ na první vnější výstup /509/ a ekvivalentním výstupem /14/ na druhý vnější výstup /510/, zatímco paralelní dvojková sčítačka /2/ je připojena prvním vstupem nejvyššího řádu /21/ na třetí vnější vstup /503/, druhým vstupem nejvyššího řádu /22/ na čtvrtý vnější vstup /504/, prvním vstupem nižších řádů /23/ na pátý vnější vstup /505/, druhým vstupem nižších řádů /24/ na výstup nižších multiplexorů /45/ bloku dvouvstupových multiplexorů /4/, vstupem přenosu nejnižšího řádu /25/ na šestý vnější vstup /506/, výstupem přenosu nejvyššího řádu /26/ na třetí vnější výstup /511/, výstupem nejvyššího součtu /27/ na čtvrtý vnější výstup /512/, výstupem negovaného nejvyššího součtu /28/ na pátý vnější výstup /513/ a výstupem nižších součtů /29/ na šestý vnější výstup /514/, přičemž blok invertorů /3/ je připojen vstupem /31/ na sedmý vnější vstup /507/ a výstupem /32/ na inverzní vstup /42/ bloku dvouvstupových multiplexorů /4/, zatímco blok dvouvstupových multiplexorů /4/ je připojen přímým vstupem /41/ na sedmý vnější vstup /507/, inverzním vstupem /42/ na výstup /32/ bloku invertorů /3/, adresovým vstupem /43/ na osmý vnější vstup /508/, výstupem nejvyššího multiplexorů /44/ na sedmý vnější výstup /515/ a výstupem nižších multiplexorů /45/ na druhý vstup nižších řádů /24/ paralelní dvojkové sčítačky /2/ o
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS587883A CS233922B1 (cs) | 1983-08-10 | 1983-08-10 | Modulový řez dvojkové déliěky |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS587883A CS233922B1 (cs) | 1983-08-10 | 1983-08-10 | Modulový řez dvojkové déliěky |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS233922B1 true CS233922B1 (cs) | 1985-03-14 |
Family
ID=5404561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS587883A CS233922B1 (cs) | 1983-08-10 | 1983-08-10 | Modulový řez dvojkové déliěky |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS233922B1 (cs) |
-
1983
- 1983-08-10 CS CS587883A patent/CS233922B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10318241B2 (en) | Fixed-point and floating-point arithmetic operator circuits in specialized processing blocks | |
| US6066960A (en) | Programmable logic device having combinational logic at inputs to logic elements within logic array blocks | |
| US4811269A (en) | Bit slice multiplication circuit | |
| US5898602A (en) | Carry chain circuit with flexible carry function for implementing arithmetic and logical functions | |
| US5040139A (en) | Transmission gate multiplexer (TGM) logic circuits and multiplier architectures | |
| US3316393A (en) | Conditional sum and/or carry adder | |
| JPH07200260A (ja) | 単一プロセッサにおける並列データ処理 | |
| US3515344A (en) | Apparatus for accumulating the sum of a plurality of operands | |
| US3670956A (en) | Digital binary multiplier employing sum of cross products technique | |
| EP0040279B1 (en) | Binary divider | |
| JPS6055438A (ja) | ２入力加算器 | |
| US4454589A (en) | Programmable arithmetic logic unit | |
| Miller et al. | A reconfigurable integrated circuit for high performance computer arithmetic | |
| US20140358979A1 (en) | GENERATING A FAST 3x MULTIPLAND TERM FOR RADIX-8 BOOTH MULTIPLICATION | |
| US4556948A (en) | Multiplier speed improvement by skipping carry save adders | |
| Li et al. | Design a pocket multi-bit multiplier in FPGA | |
| EP0241181A1 (en) | Pipeline arithmetic unit | |
| US4799182A (en) | Cellular floating-point serial pipelined multiplier | |
| Walters | Partial-product generation and addition for multiplication in FPGAs with 6-input LUTs | |
| US20030140080A1 (en) | Wide adder with critical path of three gates | |
| JPS595349A (ja) | 加算器 | |
| CS233922B1 (cs) | Modulový řez dvojkové déliěky | |
| EP0643352A1 (en) | Self-checking complementary adder unit | |
| US4809211A (en) | High speed parallel binary multiplier | |
| US3081032A (en) | Parallel digital adder system |