CS231128B1 - Zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu - Google Patents

Abstract

Zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu, sestávajícího ze základního modulu univerzálního děliče a z modulu vytvářejícího zlomkový dělicí poměr. Základní modul sestává z programovatelného předděliče kmitočtu typu ng; (no + 1)/1 připojeného svým výstupem k děliči kmitočtu 10/1, jehož výstupy jsou připojeny ke komparátoru dvou binárních čísel Xj<Xi, ke kterému je svými výstupy připojena úplná sčítačka i . Dělič kmitočtu 10/1 je připojen ku programovatelnému děliči kmitočtu M/l modulu vytvářejícího zlomkový dělicí poměr. Další prvky modulu vytvářejícího zlomkový dělicí poměr jsou elektronický přepínač, součinnové hradlo„ blokovací obvod a komparátor dvou čtyřbitovýoh čísel X< X.

Description

Vynález se týká programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu, sestávajícího ze základního modulu univerzálního děliče a z modulu vytvářejícího zlomkový dělicí poměr, přičemž základní modul univerzálního děliče sestává z programovatelného předdeliče kmitočtu typu n^; (n₂+1)/1, který je připojen svým výstupem k děliči kmitočtu 10/1, jehož výstupy, generující sérii impulzů, jsou připojeny ke komparátoru dvou binárních čísel ke kterému je svými výstupy připojena úplná sčítačka přičemž výstup děliče kmitočtu 10/1 je připojen ku programovatelnému děliči kmitočtu M/1 modulu vytvářejícího zlomkový dělicí poměr.

V současné době je vyráběn obvod (HEP 4751) - univerzální dělič kmitočtu, jehož funkce je podrobně popsána v práci Gileseho Versatile LSI frequency synthesiser systém” - Electro nic components and applicč. 2,1980. Blokové uspořádání programovatelného modulu pro vytvoření zlomkového dělicího poměru podle Gileseho je na obr. 1. Pro snazší orientaci je na obr. 1 navíc blokové uspořádání základního modulu programovatelného děliče a jeho připojení na modul vytvářející zlomkový dělicí poměr. Základní modul podle Gileseho se skládá z programovatelného předděliče typu n₂? (n₂+1)/1, z děliče 10/1 a z rychlostního selektoru RS^. Dělič 10/1 je čtyřbitový dělič kmitočtu upravený tak, že na výstupech 1, 2, 4 a 8 se generují série impulzů o 1, 2, 4 a 8 impulzech v rámci jedné periody signálu f . Rychlostní selektor RS^ zpracovává signály z děliče 10/1 tak, aby se ná jeho výstupu pro řízení předděliče generoval sled impulzů závislý na nastavení čísla n^ a vstupního přenosu

231 128 ^in1* Zapojení podle obr. i pracuje v BCD kódu, takže číslo n^ musí být nastavitelné v intervalu celých čísel 0 až 9.

Číslo n«j = 0 se realizuje trvalým zařazením dělicího poměru η^ v děliči η^; (ng+1)/1, číslo n^ = 1 se realizuje odmazáním jednoho vstupního impulzu, to je v rámci deseti podperiod, které vytváří dělič 10/1, je na předděliči nastaven dělicí poměr (ng+1) v jedné podperiodě atd. až Šišlo = 9 se realizuje odmazáním devíti vstupních impulzů, to je v devíti podperiodách. Z uvedeného vyplývá, že minimálně jedna podperioda z deseti je volná, lze v ní zařadit na předděliči dělicí poměr (ng+1) a tím realizovat číslo· ηθ z nižšího digítu.

Modul vytvářející zlomkový dělicí poměr je podle Gileseho složen z programovatelného předděliče kmitočtu M/1 (M je nastavitelné v rozsahu celých čísel 1 až 16) a z rychlostního selektoru RSq. Předdělič kmitočtu M/1 a rychlostní selektor RSq v modulu pro zlomkový dělicí poměr podle obr. 1 pracují na stejném principu jako dělič kmitočtu 10/1 a rychlostní selektor RS^ v základním modulu, takže na výstupu 3?_ouq rychlostního selektoru RSq je generován sled impulzů definovaný nastaveným číslem ηθ a vstupním přenosem P_inQ podle vztahu

Rychlostní selektor dále zpracovává tento signál tak,že na jeho výstupu pro řízení dělicího poměru předděliče je generován sled impulzů definovaných vztahem ^fzv1 ^{= n}1^ⁿ0^+řin0^^M * ^fou2 * ^{kde n}1 ^{a n}0 ^^sou nastavitelné v rozsahu celých čísel 0 až 9 a Ρ^θ je vstupní přenos do rychlostního selektoru RSq z následujících modulů a je roven 1 nebo 0.

Nevýhodou řešení podle obr. 1 jsou složité logické struktury v programovatelném předděliči M/1 a v rychlostním selektoru RSq. Navíc z důvodů, že programovatelný předdělič kmitočtu M/1 musí na výstupech 1, 2, 4 a 8 generovat příslušné sledy impulzů, ί nelze na této pozici použít běžného programovatelného čitače v binárním nebo BCD kédu.

- 3 231 128

Uvedené nevýhody zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu odstraňuje zapojení podle vynálezu, jehož schéma zapojení je vyznačeno na ohr. 3 a jehož funkce je vysvětlena podle schéma zapojení vyznačeného na obr. 2, jenž sestává ze základního modulu univerzálního děliče a z modulu vytvářející zlomkový dělicí poměr, přičemž základní modul univerzálního modulu sestává z programovatelného předděliče kmitočtu typu n^; (ng+1)/1, který je připojen svým výstupem k děliči kmitočtu 10/1, jehož výstupy generující sérii impulzů jsou připojeny ke komparátoru dvou binárních čísel X«|<Y.j, ke kterému je svými výstupy připojena úplný sčítačka Xp přičemž výstup děliče 10/1 je připojen ku programovatelnému děliči kmitočtu W1 modulu vytvářejícího zlomkový dšlicí<poměr,vyznačené tím, že první vstup programovatelného děliče kmitočtu 20/1 ja připojen na druhý vstup elektronického přepínače, jehož třetí vstup je připojen na výstup součinového hradla, přičemž výstup elektronického přepínače je připojen na výstup modulu pro vytvoření zlomkového dělicího poměru a první vstup elektronického přepínače je připojen na k-plusprvní vstup blokovacího obvodu a na první výstup programovatelného děliče kmitočtu 13/1, jehož první datový vstup, druhý datový vstup až k-tý datový vstup je připojen na první vstup, druhý vstup až k-tý vstup součinnového hradla a na druhý vstup, třetí vstup až p-tý vstup úplné sčítačky, na jejíž první vstup je připojen vstup pro přenos P_inQ, přičemž druhý výstup, třetí výstup až r-tý výstup úplné sčítačky je připojen na k-plusprvní vstup, k-plusdruhý vstup až na k-plusentý vstup komparátoru čtyřbitovýeh čísel, jehož první vstup, druhý vstup až k-tý vstup je připojen k prvnímu výstupu, druhému výstupu až ke k-tému výstupu blokovacího obvodu, přičemž jeho druhý vstup, třetí vstup až jeho s-tý vstup je připojen k druhému výstupu, třetímu výstupu až k m-tému výstupu programovatelného děliče kmitočtu 10/1, přičemž výstup komparátoru dvou čtyřbitovýeh čísel je připojen na první vstup součtového hradla, jehož výstup je připojen k výstupu pro přenos ^ouO» ^{a na druh}Ý vstup součtového hradla je připojen první výstup

231 128 úplné sčítačky2, na jejíž k-plusprvní vstup, k-plusdruhý vstup až na k-plusentý vstup jsou připojeny datové vstupy.

Novost zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu podle vynálezu spočívá v tom, že rychlostní selektor RSq, obr. 1, je nahrazen komparátorem dvou binárních čísel X<Y 2,· Tím se výrazně zjednoduší logická struktura děliče kmitočtu M/1 Ί a lze na této pozici použít běžného čitače doplněného porgramováním i dělicího poměru M 1. Další výhodou řešení modulu podle vynálezu je tvar signálu výstupního přenosu J_ouq® Tento signál na výstupu 73 součtového hradla 2 má v rámci jedné periody výstupního signálu £ tvar jediného impulzu, jehož šířka se mění v závislosti na nastavení čísla n_Q a vstupního přenosu £^_ηθ· To opravňuje k předpokladu, že mezní kmitočet modulu podle obr. 3 (z hlediska řízení předdděličů) je vyšší než mezní kmitočet modulu podle obr. 1, kde signál na výstupu 3?_ou0 je ve formě sledu impulzů, jejichž počet je určen nastavením čísla ηθ a vstupního přenosu Zj_nO.

Vynález bude nyní blíže vysvětlen na příkladu zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu, který sestává ze základního modulu univerzálního děliče kmitočtu a z modulu vytvářejícího zlomkový dělicí poměr. Základní modul univerzálního děliče, obr· 2, sestává z programovatelného přědděliče n^j (ng+1 )/1, který je připojen k děliči kmitočtu 10/1, jehož výstupy X«j jsou připojeny ke komparátorů dvou binárních čísel X^<Yp který je připojen svým výstupem k programovatelnému předděliči ngj (n₂+1)/1. Ke komparátorů dvou binárních šišel X^< Yj svými výstupy Y^ připojena sčítačka Σ^ se vstupy dat n«|· Výstup děliče kmitočtu 10/1 je svým výstupem připojen k programovatelnému děliči M/1 modulu vytvářejícího zlomkový dělicí poměr. Podle vynálezu je tento programovatelný dělič kmitočtu M/1 připojen svými výstupy Χθ ke komparátorů dvou binárních čísel Χθ^ Υθ , ke kterému je připojena sčítačkaΣθ svými výstupy Υθ. Výstupy této sčítačky jsou připojeny

- 5 231 128 k programovatelnému děliči kmitočtu M/1. Výstupy jak komparátoru dvou binárních čísel Χθ<ΓΥ₀ , tak i sčítačky jsou připojeny k součtovému hradlu.

Zapojeni programovatelného modulu vytvářejícího zlomkový dělicí poměr podle vynálezu, obr. 3» je následující:

První vstup 111 programovatelného děliče kmitočtu M/1 J je připojen na druhý vstup 32 elektronického přepínače 2· Třetí vstup 33 elektronického přepínače 2 je připojen na výstup 2k-1 součinového hradla 2 a výstup 34 elektronického přepínače 3 je připojen na výstup modulu pro vytvoření zlomkového dělicího poměru. První vstup 31 elektronického přepínače 2 na k-plusprvní vstup 4k-1 blokovacího obvodu J a na první výstup 1k-1 programovatelného děliče kmitočtu M/1 J. První datový vstup 12, druhý datový vstup 13 až k-tý datový vstup 1k+1 programovatelného děliče kmitočtu M/1 J je připojen na první vstup 21. na druhý vstup 22 až na k-tý vstup 2k součinnového hradla 2 a na druhý vstup £2» ^na třetí vstup 64 až na p-tý vstup 6k+1 úplné sčítačky 6, na jejíž první vstup 61 je připojen vstup pro přenos Druhý výstup 6k+n+1. třetí výstup

6k-Ha+2 až r-tý výstup 6k+n+p úplné sčítačky 6 je připojen na k-plusprvní vstup 5k+1. na k-plusdruhý vstup 5k+2 až na k-plusentý vstup 5k-tid komparátoru dvou čtyřbitových čísel X<Y 2· £*vní vstup 51. druhý vstup 52 až k-tý vstup komparátoru dvou čtyřbitových čísel X<Y £ je připojen k prvnímu výstupu JJ, k druhému výstupu 42 až ke k-tému výstupu 4k blokovacího obvodu J.

Druhý vstup 4k+2. třetí vstup 4k+3 až s-tý vstup 4k+n blokovacího obvodu J je připojen k druhému výstupu 1k+2. k třetímu výstupu 1k+3 až k m-tému výstupu JJyax programovatelného děliče M/1 J. Výstup 5k+n+1 komparátoru dvou čtyřbitových čísel 2 je připojen na první vstup 71 součtového hradla 2, jehož výstup je připojen k výstupu pro přenos P_QU . Na druhý vstup 72 součtového hradla 2 je připojen první výstup 62 úplné sčítačky 6, na jejíž k-plusprvní vstup 6k+1, k-plusdruhý vstup 6k+2 až k-plusentý vstup 6k+n jsou připojeny datové vstupy Uq.

231 128

Punkcé modulu pro vytvoření zlomkového dělicího poměru bude dále vysvětlena v zapojení programovatelného děliče kmitočtu podle obr. 2, které vyhovuje BCD kódu za předpokladu, že programovatelný předdělič h| (n+l)/l je nastavitelný pro η^ e 1 až 9, v děliči kmitočtu základního modulu je nastaven dělicí poměr 10 a komparátory dvou binárních čísel X<Y RS^ a RSq se zjednodušily na komparátory dvou čtyřbitových čísel X«j<Y^ a Xq<Yq - viz obr. 2. Dělič kmitočtu 10/1 rozděluje periodu signálu f na deset podperiod, ve kterých je ne děliči kmitočtu typu ngj (ng+1)/1 zařazen dělicí poměr (ng+1) pro n^ podperiod a pro zbytek, to-je (10-n.j) podperiod, je zařazen dělicí poměr ng. Dělicí poměr N základního modulu podle obr. 2 se může vyjádřit ve tvaru

N ⁼ n^ · (ng + 1) + ( 10 — n^) · ng , který lze jednoduchou úpravou převést na tvar

R = 10 . ng +

Z této rovnice je vidět, že základní modul děliče kmitočtu podle obr. 2 představuje programovatelný dělič kmitočtu nastavitelný BCD kódem v rozsahu dělicích poměrů 10 až 99. Pro realizaci čísla n₁ v rozsahu celých čísel 0 až 9 je třeba nejvýše devíti podperiod generovaných děličem 10/1, poslední desátá je vždy volná a proto ji lze využít při vytváření nižšího digitu, to je čísla ηθ. V modulu pro vytvoření zlomkového dělicího poměru podle obr. 2 rozděluje programovatelný dělič M/1, podobně jako dělič 10/1 v základním modulu, podperiodu výstupního signálu f_QU^ na M podperiod, z nichž v ηθ podperiodách bude navíc v každé desáté podperiodě (při n^ « 9) děliče 10/1 zařazen dělicí poměr ng+1 v předdeliči typu ng$ (ng+1)/1. Je-li n«j 9, není nutné čekat až na desátou podperiodu děliče 10/1. Realizace čísla n_n se může vložit do čitací sekvence následující ihned za vytvořením čísla n^. To velmi jednoduše umožňuje sčítačka <.j, obr. 2. V ηθ podperiodách bude na děličích v obr. 2 zařazen dělicí poměr

A * n₁ . (n₂ + 1) + (9 - np . ng + n_g + 1

- 7 231 128 a pro zbytek podperiod, to je (Μ - ηθ) bude zařazen dělicí poměr

B = n₁ · + 1) + (9 - np . η^ + ng

Celkový dělicí poměr děliče podle obr. 2 je pak dán vztahem ^Hfou1 = ”0 ’ ^{A +} ~ “0) . B .

Dosazením za A a B a úpravou nakonec se získá rovnice ^Hfou1 · ng + Μ · n^ + ηθ ·

Položí-li se v této rovnici M = 10, pak dělič podle obr. 2 se může bez problému rozšiřovat o další děliče M/1 a tím libovolně zvětšovat dělicí poměr řízeného děliče. Nastavení dělicího poměru přitom zůstává v BCD kódu. Realizace nedekadického kmitočtového rastru v nejnižší váze je závislá pouze na velikosti dělicího poměru M děliče M/1 např. kmitočtový rastr 25 kHz je nutno volit M » 4» které je nastavováno v doplňku. To umožňuje výhodné předřazení několika stejných předděličů typu 10? (11)/1.

Úpravou poslední rovnice na tvar N_fou1 = 10.ng+n^+ηθ/Μ) se získá přehlednější výraz k vysvětlení tak zvaného zlomkového dělicího poměru. Za předpokladu, že výstupní signál děliče podle obr. a Je na výstupu^. Mezi kmitočty f_Qu1 a ί_θη2 musí platit vztahs ^fou2‘ ou1 ^Sfou1^/řNfou2 kde H_fou1 a N_foug jsou dělicí poměry f’in/f_ou1 a f’in/f_ou2 . Pro dělicí poměr ^^Tf_0U2 «3® možno pak napsat rovnici ^fou2 ^{= N}foul/^M “ ¹⁰ * ⁿ2 ^{+ n}1 ⁺ *

Je vidět, že na výstupu f_QUg je I/jkrát vyšší kmitočet než na výstupu ^fou1 a toho se může využít pro zvýšení srovnávacího kmitočtu ve fázovém závěsu. Je nutné si však uvědomit, že při nastavení kmitočtů jež odpovídají ηθ / 0, je signál f_Ottj> modulován parazitní fázovou modulací, která musí být dodatečně potlačena filtrem smyčky.

- 8 231 128

Zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu v součinnosti se zapojením základhího modulu programovatelného děliče kmitočtu AO 231126 a se zapojením programovatelného předděliče kmitočtu typu n; (n+1)/1 AO 231127· lze sestavit univerzální programovatelný dělič kmitočtu s vícenásobnou zpětnou vazbou.

Toto zapojení základního modulu programovatelného děliče kmitočtu podle vynálezu umožňuje předřazení několika programovatelných předděličů typu 10; (11)/1 (data v BCD kódu), nebo typu 16; (17)/1 (data v binárním kódu). Typ programovatelného předděliče je přitom nezávislý na rozdělení digitu s nejnižší váhou, čemuž odpovídá určitý kmitočtový rastr výstupního kmitočtu syntezátoru, čímž se umožňuje velmi jednoduché programování nejnižsího digitu bez zásahu do programování vyšších digitů. Proto lze systém děliče kmitočtu s vícenásobnou zpětnou vazbou považovat za nejmodernější a současně rovněž i nejuniverzálnější v celosvětovém měřítku.

Claims (1)

1. Zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu, sestávajícího ze základního modulu univerzálního děliče a z modulu vytvářejícího zlomkový dělicí poměr, přičemž základní modul univerzálního děliče sestává z programovatelného předděliče kmitočtu typu ngj (n^+D/l, který je připojen svým výstupem k děliči kmitočtu 10/1, jehož výstupy generující sérii impulzů jsou připojeny ke komparátoru dvou binárních čísel X^<Y^ , ke kterému je svými výstupy připojena úplná sčítačkaZ^ , přičemž výstup děliče kmitočtu 10/1 je připojen ku programovatelnému děliči kmitočtu M/1 modulu vytvářejícího zlomkový dělicí poměr, vyznačené tím, že první vstup (11) programovatelného děliče kmitočtu (1) je připojen na druhý vstup (32) elektronického přepínače (3), jehož třetí vstup (33) je připojen na výstup (2k+1) součinnového hradla (2), přičemž výstup (34) elektronického přepíúače (3) je připojen na výstup (f_QU) modulu pro vytvoření zlomkového dělicího poměru a první vstup (31) elektronického přepínače (3) je připojen na k-plusprvní vstup (4k+l) blokovacího obvodu (4) a na první výstup (lk+1) programovatelného děliče kmitočtu M/1 (1), jehož první datový vstup (12), druhy datový vstup (13) až k-tý datový vstup (lk+1) je připojen na první vstup (21), druhý vstup (22) až na k-tý vstup (2k) součinnového hradla (2) a na druhý vstup (63), třetí vstup (64) až na p-tý vstup (6k+1) úplné sčítačky (6), na jejíž první vstup (61) je připojen vstup pro přenos P_inQ , přičemž druhý výstup (6k+n+J), třetí výstup (6k+n+2) až r-tý výstup (6k+n+p) úplné sčítačky (6) je připojen na k-plusprvní vstup (5k+1), k-plusdruhý vstup (5k+2) až na k-plusentý vstup (5k+n) komparátoru dvou čtyřbitových čísel (5), jehož první vstup (51), druhý vstup (52) až k-tý vstup (5k) je připojen k prvnímu výstupu (41), druhému výstupu (42) až ke k-tému výstupu (4k) blokovacího obvodu (4), přičemž jeho druhý vstup (4k+2), třetí vstup (4k+3) až jeho s-tý vstup (4k+n) je připojen k druhému

   10 231 128 výstupu (lk+2), třetímu výstupu (lk+3) až k m-tému výstupu (Ik-Hi) programovatelného děliče kmitočtu M/1 (1), přičemž výstup (5k-w+l) komparátoru dvou čtyřbitových čísel (5) je připojen na první vstup (71) součtového hradla (7), jehož výstup je připojen k výstupu pro přenos P_Qu0 a na druhý vstup (72) součtového hradla (7) je připojen první výstup (62) úplné sčítačky (6), na jejíž k-plusprvní vstup (6k+l), k-plusdruhý vstup (6k+2) až na k-plusentý vstup (6k+n) jsou připbjeny datové vstupy (ηθ).